KR20080089789A - 반도체 소자의 저장 캐패시터 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 저장 캐패시터(Reservoir Capacitor) 및 그의 형성 방법에 관한 것으로, 반도체 소자가 고집적화 되면서 저장 캐패시터의 용량이 감소되고 주변부에 구비되는 구동 회로에서 전원 전압이 안정화되지 못하는 문제를 해결하기 위하여, 저장 캐패시터를 두 층에 적층된 형태로 형성함으로써, 반도체 소자의 크기가 감소되는 것에 영향을 받지 않고 용이하게 저장 캐패시터의 용량을 증가시킬 수 있는 발명에 관한 것이다.
Description
도 1은 본 발명에 따른 반도체 소자의 저장 캐패시터를 도시한 평면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 저장 캐패시터 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 저장 캐패시터(Reservoir Capacitor) 및 그의 형성 방법에 관한 것으로, 반도체 소자가 고집적화 되면서 저장 캐패시터의 용량이 감소되고 주변부에 구비되는 구동 회로에서 전원 전압이 안정화되지 못하는 문제를 해결하기 위하여, 저장 캐패시터를 두 층에 적층된 형태로 형성함으로써, 반도체 소자의 크기가 감소되는 것에 영향을 받지 않고 용이하게 저장 캐패시터의 용량을 증가시킬 수 있는 발명에 관한 것이다.
저장 캐패시터는 반도체 소자의 주변부 구동 회로에 구비되어 반도체 소자 내부에서 생성된 각종 전압들(Vpp, Vblp, Vbb, Vint)의 전하량을 보관하여 반도체 소자 내에 안정적인 전원이 공급되도록 도와주는 역할을 한다. 이러한 저장 캐패시 터는 그 용량은 클수록 좋다.
여기서, 캐패시터의 용량은 캐패시터의 전극 면적에 비례한다. 특히, MOS 형의 저장 캐패시터는 반도체 기판인 실리콘과 폴리실리콘층에 의해서 형성되고, 셀 영역을 제외한 주변부의 빈 영역 내에 형성된다.
그러나, 반도체 소자가 고집적화 되면서 저장 캐패시터를 형성하기 위한 영역이 감소하여 저장 캐패시터의 용량이 줄어들게 되었다. 이에 따라, 반도체 소자의 내부에 안정적인 전원 공급을 하지 못하는 문제가 있다.
본 발명은 저장 캐패시터의 면적을 증가시키지 않고 저장 캐패시터를 이중으로 적층된 구조로 형성하되 이들을 병렬 연결하여 용량을 증가되도록 한다. 적층구조의 형성하기 위한 방법으로 셀 영역의 게이트 형성 공정을 이용하여 MOS 형태의 제 1 저장 캐패시터를 먼저 형성하고, 그 상부에 셀 영역의 캐패시터 형성 공정을 이용하여 실린더 형태의 제 2 저장 캐패시터를 형성하는 방법을 이용함으로써, 반도체 소자의 크기가 감소되는 것에 영향을 받지 않고 용이하게 저장 캐패시터의 용량을 증가시킬 수 있도록 하는 반도체 소자의 저장 캐패시터 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 저장 캐패시터는
반도체 기판의 주변회로 영역에 구비되는 저장 캐패시터(Reservoir Capacitor)에 있어서,
반도체 기판 상에 구비되는 MOS형 제 1 저장 캐패시터와,
상기 제 1 저장 캐패시터 상부에 구비되는 실린더형 제 2 저장 캐패시터들와,
상기 제 1 저장 캐패시터 및 제 2 저장 캐패시터들의 하부 전극을 공통 연결하는 제 1 콘택라인 및
상기 제 1 저장 캐패시터 및 제 2 저장 캐패시터들의 상부 전극을 병렬로 연결하는 제 2 콘택라인을 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 저장 캐패시터는 반도체 기판 상에 구비되는 게이트 산화막과, 상기 게이트 산화막 상부에 구비되는 게이트 전극층 및 상기 게이트 산화막 하부에 구비되는 불순물 접합영역을 포함하는 것을 특징으로 하고, 상기 제 2 저장 캐패시터는 실린더형 하부 전극과, 상기 실린더형의 하부 전극 표면에 구비되는 유전층 및 상기 유전층 상부에 구비되는 상부전극층을 포함하는 것을 특징으로 하고, 상기 실린더형 제 2 저장 캐패시터는 셀 영역의 캐패시터와 동일한 크기로 형성되는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 저장 캐패시터 형성 방법은
반도체 기판의 셀 영역에 소자분리막을 형성하는 공정을 이용하여 주변회로 영역에 저장 캐패시터(Reservoir Capacitor) 형성을 위한 활성영역을 정의하는 단계와,
상기 활성영역 상부에 게이트 구조의 제 1 저장 캐패시터를 형성하는 단계와,
상기 제 1 저장 캐패시터를 포함하는 반도체 기판 전면에 제 1 층간절연막을 형성하는 단계와,
상기 제 1 층간절연막을 부분 식각한 후 식각 영역에 플러그 물질을 매립하여 상기 활성영역과 연결되는 제 1 저장전극 콘택 플러그 및 상기 게이트와 연결되는 비트라인 콘택 플러그를 형성하는 단계와,
상기 제 1 층간절연막 상부에 상기 비트라인 콘택 플러그와 접속되는 비트 라인 및 상기 비트라인 콘택 플러그와 비 접속되는 더미 비트라인을 형성하는 단계와,
상기 비트라인 사이의 영역을 매립하는 제 2 층간절연막을 형성하는 단계와,
상기 제 2 층간절연막의 소정 부분을 식각하여 상기 제 1 저장전극 콘택 플러그를 노출시키는 단계와,
상기 식각 영역 내에 플러그 물질을 매립하여 제 1 저장전극 콘택 플러그와 연결되는 제 2 저장전극 콘택 플러그를 형성하는 단계와,
상기 제 2 층간절연막 및 제 2 저장전극 콘택 플러그 상부에 제 3 층간절연막을 형성하는 단계와,
상기 제 3 층간절연막의 소정 부분을 식각하여 상기 제 2 저장전극 콘택 플러그 및 더미 비트라인 영역을 노출시키는 단계와,
상기 식각 영역에 플러그 물질을 매립하여 상기 제 2 저장전극 콘택 플러그와 연결되고, 상기 제 1 저장 캐패시터와 오버랩되는 형태의 제 3 저장전극 콘택 플러그를 형성하는 단계와,
상기 셀 영역의 캐패시터 형성 공정을 이용하여 상기 제 3 저장전극 콘택 플러그 상부에 실린더형 제 2 저장 캐패시터를 형성하는 단계 및
상기 제 2 저장 캐패시터의 상부 전극과 연결되는 캐패시터용 금속배선 플러그 및 상기 비트라인과 연결되는 비트라인용 금속배선 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 저장 캐패시터는 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 게이트 전극층 및 게이트 하드마스크층을 형성하는 단계 및 상기 게이트 산화막 하부에 불순물 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제 1 저장전극 콘택 플러그 및 상기 게이트와 연결되는 비트라인 콘택 플러그는 상기 셀 영역에 랜딩플러그를 형성 공정을 이용하여 형성하는 것을 특징으로 하고, 상기 제 2 저장 캐패시터는 실린더형 하부 전극을 형성하는 단계와, 상기 실린더형의 하부 전극 표면에 유전층을 형성하는 단계 및 상기 유전층 상부에 상부전극층을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제 1 저장전극 콘택 플러그, 제 2 저장전극 콘택 플러그 및 제 3 저장전극 콘택 플러그는 제 1 콘택라인인 것을 특징으로 하고, 상기 캐패시터용 금속배선 플러그 및 상기 비트라인용 금속배선 플러그를 연결하는 제 2 콘택라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 저장 캐패시터 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 소자의 저장 캐패시터를 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(100)의 주변회로 영역에 활성영역(120)이 구비되고, 활성영역(120)의 상부에 MOS형 제 1 저장 캐패시터(150)가 구비된다.
다음에는, 제 1 저장 캐패시터(150) 상부에 셀 영역의 저장 전극과 동일한 크기로 형성되는 실린더형 제 2 저장 캐패시터들(260)이 구비된다.
이때, 제 1 저장 캐패시터(150) 및 제 2 저장 캐패시터(260)의 하부 전극은 제 1 저장전극 콘택 플러그(165), 제 2 저장전극 콘택 플러그(미도시) 및 제 3 저장전극 콘택 플러그(210)를 포함하는 제 1 콘택라인(미도시)에 의해서 공통 연결되고, 상부 전극은 캐패시터용 금속배선 플러그(270) 및 비트라인(180)과 연결되는 비트라인용 금속배선 플러그(275)를 포함하는 제 1 금속 배선(280)에 의해서 공통 연결된다. 따라서, 제 1 저장 캐패시터(150)와 제 2 저장 캐패시터들(260)은 모두 병렬 연결된다. 이와 같이 하나의 저장 캐패시터를 형성할 영역에 수직으로 적층되는 캐패시터들이 서로 병렬 연결되도록 구비함으로써 저장 캐패시터의 용량을 극대화시킬 수 있다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 저장 캐패시터 형성 방법을 도시한 단면도들로, 상기 도 1의 XX' 방향에 따른 단면을 도시한 것이다.
본 발명에 따른 저장 캐패시터 형성 공정은 셀 영역에 게이트, 비트라인 및 캐패시터를 형성하는 공정을 이용하여 그 효율을 증가시킬 수 있다.
도 2a를 참조하면, 반도체 기판(100)의 셀 영역(미도시)에 소자분리막(130)을 형성하는 공정을 이용하여 주변회로 영역에 저장 캐패시터(Reservoir Capacitor) 형성을 위한 활성영역(120)을 정의한다.
이때, 활성영역(120)은 예정된 저장 캐패시터의 크기 보다 110 ~ 120% 더 크게 형성한다. 이는 후속에 형성되는 제 1 저장전극 콘택 플러그 영역을 고려하여 크기를 결정하는 것이 바람직하다.
다음에는, 활성영역(120) 상부에 게이트 구조의 제 1 저장 캐패시터(150)를 형성한다. 이때, 제 1 저장 캐패시터(150)는 후속에 형성되는 제 1 저장전극 콘택 플러그 영역을 고려하여 활성영역(120)의 일측에 위치하도록 형성하는 것이 바람직하다.
또한, 제 1 저장 캐패시터(150)는 게이트 산화막(142), 게이트 전극층(144) 및 게이트 하드마스크층(146)으로 구비되는 게이트 패턴을 형성한 후 게이트 패턴의 측벽에 질화막 스페이서(148)를 형성하고, 활성영역(120) 내에 불순물 이온 주입 영역(미도시)을 형성하여 완성한다. 여기서, 불순물 이온 주입 영역이 형성된 활성영역(120) 부분이 제 1 저장 캐패시터(150)의 하부 전극이 되고, 게이트 산화막(142)이 유전층이되고, 게이트 전극층(144)이 상부 전극이 된다.
그 다음에는, 제 1 저장 캐패시터(150)를 포함하는 반도체 기판(100) 전면에 제 1 층간절연막(160)을 형성한다. 다음에는, 셀 영역에서 수행하는 랜딩 플러그 형성 공정을 이용하여 활성영역(120)과 연결되는 제 1 저장전극 콘택 플러그(165) 및 게이트 전극(144)과 연결되는 비트라인 콘택 플러그(170)를 형성한다.
그 다음에는, 제 1 층간절연막(160) 상부에 비트라인 콘택 플러그(170)와 연결되는 비트 라인(180) 및 비트라인 콘택 플러그와 연결되지 않는 더미 비트라인(185)을 형성한다. 이때, 비트 라인(180) 및 더미 비트라인(185)은 비트라인 전 극층(172) 및 비트라인 하드마스크(174)의 적층구조와 그 측벽에 구비되는 비트라인 스페이서(176)로 형성하는 것이 바람직하다.
그 다음에는, 비트라인(180) 및 더미 비트라인(185) 사이의 영역을 매립하는 제 2 층간절연막(190)을 형성한다.
그 다음에는, 제 2 층간절연막(190)을 부분식각하고 식각 영역에 플러그 물질을 매립하여, 제 1 저장전극 콘택 플러그(165)와 연결되는 제 2 저장전극콘택플러그(195)를 형성한다.
도 2b를 참조하면, 제 2 층간절연막(190) 상부에 제 3 층간절연막(200)을 형성한다.
다음에는, 제 3 층간절연막(200)과 활성영역(120)이 오버랩되는 영역 중에서 비트라인(180)이 오버랩되는 영역을 제외한 영역에 해당되는 제 3 층간절연막(200)을 제거한다. 따라서, 더미 비트라인(185) 및 제 2 저장전극 콘택 플러그(195)가 노출되도록 한다.
그 다음에는, 식각된 영역에 플러그 물질을 매립하여 제 3 저장전극 콘택 플러그(210)를 형성한다. 이와 같이 형성된 제 1 내지 제 3 저장전극 콘택 플러그(165, 195, 210)는 후속 공정에서 형성되는 제 2 저장 캐패시터의 하부 전극과 제 1 저장 캐패시터의 하부 전극을 병렬로 연결해 주는 제 1 콘택라인이 된다.
도 2c를 참조하면, 전체 구조물 표면에 배리어막(220)을 형성하고 셀 영역에서 수행되는 캐패시터 형성 공정을 이용하여 제 3 저장전극 콘택 플러그(210) 상부에 제 2 저장 캐패시터(260)를 형성한다.
여기서, 제 2 저장 캐패시터(260) 형성 공정으로 먼저 배리어막(220) 상부에 희생산화막(미도시)을 형성하고, 제 3 저장전극 콘택 플러그(210)와 오버랩되는 영역에 원형의 저장전극 영역이 정의된 마스크를 이용하여 희생산화막을 식각한다.
다음에는, 식각영역의 표면에 도전막을 형성하여 하부 전극인 저장 전극(230)을 형성한다.
그 다음에는, 저장 전극(230)의 표면에 유전층(240)을 형성하고, 전체 구조물 표면에 상부 전극(250)을 형성한다.
그 다음에는, 희생산화막을 제거하고 전면에 제 4 층간절연막(미도시)을 형성한다.
그 다음에는, 제 4 층간절연막을 부분 식각한 후 플러그 물질을 매립하여 상부 전극(250)과 연결되는 캐패시터용 금속배선 플러그(270) 및 비트라인(180)의 비트라인 전극층(172)과 연결되는 비트라인용 금속배선 플러그(275)을 형성한다.
그 다음에는, 제 4 층간절연막 상부에 캐패시터용 금속배선 플러그(270) 및 비트라인용 금속배선 플러그(275)을 연결하는 제 1 금속 배선(280)을 형성한다.
여기서, 캐패시터용 금속배선 플러그(270), 비트라인용 금속배선 플러그(275) 및 제 1 금속 배선은 제 1 저장 캐패시터(150)의 상부 전극인 게이트 전극층(144)과 실린더형 제 2 저장 캐패시터(260)의 상부 전극(250)을 연결시키는 제 2 콘택라인이 된다.
상술한 바와 같이, 본 발명은 저장 캐패시터의 용량을 증가시키기 위하여 저장 캐패시터의 면적을 증가시키지 않고 저장 캐패시터를 이중으로 적층된 구조로 형성하되 이들을 병렬 연결하여 용량을 증가되도록 한다. 이를 형성하기 위한 방법으로 셀 영역의 게이트 형성 공정을 이용하여 MOS 형태의 제 1 저장 캐패시터를 형성하고, 셀 영역의 캐패시터 형성 공정을 이용하여 실린더 형태의 제 2 저장 캐패시터를 형성하는 방법을 이용한다. 이와 같은 저장 캐패시터 형성 방법은 디램 메모리 소자 이외에 임베디드 고속 메모리 소자 또는 셀 영역의 응용 소자에도 적용될 수 있다.
본 발명은 반도체 소자의 주변부 구동 회로에서 전원 전압의 안정화를 위하여 형성하는 저장 캐패시터를 두 층에 적층된 형태로 형성함으로써, 반도체 소자의 크기가 감소되는 것에 영향을 받지 않고 용이하게 저장 캐패시터의 용량을 증가시킬 수 있다. 따라서, 반도체 소자의 형성 공정 수율을 증가시킬 수 있고, 캐패시터의 용량 상승에 따른 전원 전압의 안정화 능력을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 반도체 기판의 주변회로 영역에 구비되는 저장 캐패시터(Reservoir Capacitor)에 있어서,반도체 기판 상에 구비되는 MOS형 제 1 저장 캐패시터;상기 제 1 저장 캐패시터 상부에 구비되는 실린더형 제 2 저장 캐패시터들;상기 제 1 저장 캐패시터 및 제 2 저장 캐패시터들의 하부 전극을 공통 연결하는 제 1 콘택라인; 및상기 제 1 저장 캐패시터 및 제 2 저장 캐패시터들의 상부 전극을 병렬로 연결하는 제 2 콘택라인을 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터.
- 제 1 항에 있어서,상기 제 1 저장 캐패시터는 반도체 기판 상에 구비되는 게이트 산화막;상기 게이트 산화막 상부에 구비되는 게이트 전극층; 및상기 게이트 산화막 하부에 구비되는 불순물 접합영역을 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터.
- 제 1 항에 있어서,상기 제 2 저장 캐패시터는 실린더형 하부 전극;상기 실린더형의 하부 전극 표면에 구비되는 유전층; 및상기 유전층 상부에 구비되는 상부전극층을 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터.
- 제 1 항에 있어서,상기 실린더형 제 2 저장 캐패시터는 셀 영역의 캐패시터와 동일한 크기로 형성되는 것을 특징으로 하는 반도체 소자의 저장 캐패시터.
- 반도체 기판의 셀 영역에 소자분리막을 형성하는 공정을 이용하여 주변회로 영역에 저장 캐패시터(Reservoir Capacitor) 형성을 위한 활성영역을 정의하는 단계;상기 활성영역 상부에 게이트 구조의 제 1 저장 캐패시터를 형성하는 단계;상기 제 1 저장 캐패시터를 포함하는 반도체 기판 전면에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 부분 식각한 후 식각 영역에 플러그 물질을 매립하여 상기 활성영역과 연결되는 제 1 저장전극 콘택 플러그 및 상기 게이트와 연결되는 비트라인 콘택 플러그를 형성하는 단계;상기 제 1 층간절연막 상부에 상기 비트라인 콘택 플러그와 접속되는 비트 라인 및 상기 비트라인 콘택 플러그와 비 접속되는 더미 비트라인을 형성하는 단계;상기 비트라인 사이의 영역을 매립하는 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막의 소정 부분을 식각하여 상기 제 1 저장전극 콘택 플러그를 노출시키는 단계;상기 식각 영역 내에 플러그 물질을 매립하여 제 1 저장전극 콘택 플러그와 연결되는 제 2 저장전극 콘택 플러그를 형성하는 단계;상기 제 2 층간절연막 및 제 2 저장전극 콘택 플러그 상부에 제 3 층간절연막을 형성하는 단계;상기 제 3 층간절연막의 소정 부분을 식각하여 상기 제 2 저장전극 콘택 플러그 및 더미 비트라인 영역을 노출시키는 단계;상기 식각 영역에 플러그 물질을 매립하여 상기 제 2 저장전극 콘택 플러그와 연결되고, 상기 제 1 저장 캐패시터와 오버랩되는 형태의 제 3 저장전극 콘택 플러그를 형성하는 단계;상기 셀 영역의 캐패시터 형성 공정을 이용하여 상기 제 3 저장전극 콘택 플러그 상부에 실린더형 제 2 저장 캐패시터를 형성하는 단계; 및상기 제 2 저장 캐패시터의 상부 전극과 연결되는 캐패시터용 금속배선 플러그 및 상기 비트라인과 연결되는 비트라인용 금속배선 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 5 항에 있어서,상기 제 1 저장 캐패시터는 반도체 기판 상에 게이트 산화막을 형성하는 단 계;상기 게이트 산화막 상부에 게이트 전극층 및 게이트 하드마스크층을 형성하는 단계; 및상기 게이트 산화막 하부에 불순물 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 5 항에 있어서,상기 제 1 저장전극 콘택 플러그 및 상기 게이트와 연결되는 비트라인 콘택 플러그는 상기 셀 영역에 랜딩플러그를 형성 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 5 항에 있어서,상기 제 2 저장 캐패시터는 실린더형 하부 전극을 형성하는 단계;상기 실린더형의 하부 전극 표면에 유전층을 형성하는 단계; 및상기 유전층 상부에 상부전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
- 제 5 항에 있어서,상기 제 1 저장전극 콘택 플러그, 제 2 저장전극 콘택 플러그 및 제 3 저장전극 콘택 플러그는 제 1 콘택라인인 것을 특징으로 하는 반도체 소자의 저장 캐패 시터 형성 방법.
- 제 5 항에 있어서,상기 캐패시터용 금속배선 플러그 및 상기 비트라인용 금속배선 플러그를 연결하는 제 2 콘택라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 저장 캐패시터 형성 방법.
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