KR20080088988A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은, 낮은 지역과 높은 지역을 포함하는 식각대상층이 형성된 반도체 기판 상에 하드마스크막과 제1반사방지막 및 제2반사방지막을 차례로 형성하는 단계와, 상기 제2반사방지막 상에 낮은 지역은 가리면서 높은 지역의 상기 제2반사방지막의 일부분을 노출시키는 개구부를 갖는 제1감광막패턴을 형성하는 단계와, 상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 높은 지역의 식각대상층의 일부분을 노출시키는 단계와, 상기 식각된 하드마스크막을 식각마스크로 이용해서 노출된 식각대상층 부분을 식각하여 제1패턴을 형성하는 단계와, 상기 제1패턴 및 낮은 지역의 제2반사방지막 상에 상기 제1패턴을 가리면서 상기 낮은 지역의 제2반사방지막의 일부분을 노출시키는 개구부를 갖는 제2감광막패턴을 형성하는 단계와, 상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 낮은 지역의 식각대상층의 일부분을 노출시키는 단계와, 상기 낮은 지역의 식각된 하드마스크막의 측벽을 포함하는 기판 상에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 식각된 하드마스크막을 식각마스크로 이용해서 낮은 지역의 노출된 식각대상층 부분을 식각하여 제2패턴을 형성하는 단계와, 상기 하드마스크막을 제거하는 단계를 포함한다.
Description
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 식각대상층
104 : 하드마스크막 106 : 제1반사방지막
108 : 제2반사방지막 110 : 제1감광막패턴
112 : 스페이서막 114 : 제2감광막패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 반도체 소자의 제조공정 중 패터닝 및 식각공정에서 선폭(Critical Dimension : CD)의 균일화를 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 콘택홀을 포함한 각종 패턴들은 포토리소그라피(Photolithography) 공정을 통해 형성된다.
이러한 포토리소그라피 공정은, 주지된 바와 같이, 레지스트 패턴을 형성하 는 공정과 상기 레지스트 패턴을 마스크로해서 피식각층을 식각하는 공정을 포함한다.
여기서, 레지스트 패턴을 형성하는 공정은 피식각층 상에 레지스트를 도포하는 공정과, 특정 노광 마스크를 이용하여 상기 레지스트를 선택적으로 노광하는 공정, 및 소정의 화학용액으로 노광되거나, 또는, 노광되지 않은 레지스트 부분을 제거하는 현상 공정을 포함한다.
한편, 포토리소그라피 공정으로 구현할 수 있는 패턴의 임계 치수(Critical Demension)는 상기한 레지스트 노광 공정에서 어떤 파장의 광원을 사용하는냐에 크게 좌우된다. 이것은 노광 공정을 통해 구현할 수 있는 감광막 패턴의 폭에 따라 실제 패턴의 임계 치수가 결정되기 때문이다.
따라서, 종래의 미세 패턴 형성방법은 단순히 축소 노광 장치에서 사용되는 광원을 짧은 파장의 것을 선택하는 방식으로 진행되어 왔다.
즉, 종래에는 G-line(λ=435㎚) 또는 I-line(λ=365㎚)의 광원이 주로 사용되어 왔는데, 이러한 광원들로는 고집적 소자에서 요구되는 미세 선폭의 패턴을 얻기가 어려워지고 있다.
이에, 상기 광원들 보다 더 짧은 파장의 KrF(λ=248㎚)를 광원으로 이용하게 되었고, 현재 대부분의 반도체 제조 공정에서 상기 KrF를 광원으로 이용한 DUV(Deep UV) 공정이 수행되고 있다.
더 나아가, 상기 KrF 보다 더 짧은 파장을 갖는 ArF(λ=193㎚) 및 전자빔, 이온빔, X-ray 등과 같은 비광학적 광원의 이용도 적극 검토되고 있다.
또한, 향후 반도체 소자의 집적화에 따라 70nm급 이하 반도체 소자에서의 ArF 스캐너(Scanner) 적용시 감광막 패턴의 두께 상향에 따른 문제점을 해결하기 위해 하드마스크 역할을 대신할 선택비가 종래의 그것보다 더 우수한 진보된 패터닝 필름이 요구되고 있는 실정이다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 단차가 있는 경우의 노광 공정시에는 반사방지막으로 형성되는 BARC(Bottom Anti-Reflective Coating)막의 두께가 상기 단차에 의해 단차가 형성된 영역과 단차가 형성되지 않은 영역 간에 차이가 발생하게 된다.
이와 같은 BARC막의 두께 차이로 인해 후속의 식각 공정시, 단차 형성되지 않은 영역의 BARC막을 식각하기 위해 식각 소요시간이 길어짐에 따라서 단차가 형성된 영역에서의 얇은 두께를 갖는 BARC막의 과도식각으로 인해 단차가 형성된 영역의 선폭이 증가하게 된다.
따라서, 상기와 같이 단차가 형성된 영역된 영역과 단차가 형성되지 않은 영역과의 두께 차이로 유발된 선폭의 차이는 반도체 소자의 전기적 특성을 저하시키게 된다.
따라서, 본 발명은, 반도체 소자의 패터닝 공정 중 선폭(Critical Dimension : CD)을 조절하여 선폭의 균일화를 얻을 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 선폭의 차이를 최소화시켜 반도체 소자의 전기적 특성을 향 상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 낮은 지역과 높은 지역을 포함하는 식각대상층이 형성된 반도체 기판 상에 하드마스크막과 제1반사방지막 및 제2반사방지막을 차례로 형성하는 단계; 상기 제2반사방지막 상에 낮은 지역은 가리면서 높은 지역의 상기 제2반사방지막의 일부분을 노출시키는 개구부를 갖는 제1감광막패턴을 형성하는 단계; 상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 높은 지역의 식각대상층의 일부분을 노출시키는 단계; 상기 식각된 하드마스크막을 식각마스크로 이용해서 노출된 식각대상층 부분을 식각하여 제1패턴을 형성하는 단계; 상기 제1패턴 및 낮은 지역의 제2반사방지막 상에 상기 제1패턴을 가리면서 상기 낮은 지역의 제2반사방지막의 일부분을 노출시키는 개구부를 갖는 제2감광막패턴을 형성하는 단계; 상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 낮은 지역의 식각대상층의 일부분을 노출시키는 단계; 상기 낮은 지역의 식각된 하드마스크막의 측벽을 포함하는 기판 상에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 식각된 하드마스크막을 식각마스크로 이용해서 낮은 지역의 노출된 식각대상층 부분을 식각하여 제2패턴을 형성하는 단계; 및 상기 하드마스크막을 제거하는 단계;를 포함한다.
상기 제1반사방지막은 SiON막으로 형성한다.
상기 제2반사방지막은 BARC(Bottom Anti-Reflective Coating)막으로 형성한 다.
상기 하드마스크막과 제1반사방지막은 상기 식각대상층의 표면 프로파일을 따라 형성한다.
상기 제2방사방지막 상에 표면 평탄화가 이루어지도록 형성한다.
상기 하드마스크막은 비정질 카본막으로 형성한다.
상기 비정질 카본막은 PECVD 또는 코팅 방식으로 형성한다.
상기 제1감광막패턴은 상기 높은 지역의 제2반사방지막과 제1반사방지막 및 하드마스크막 식각시 함께 식각되어 제거되는 것을 특징으로 한다.
상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 높은 지역의 식각대상층의 일부분을 노출시키는 단계 후, 그리고, 상기 식각된 하드마스크막을 식각마스크로 이용해서 노출된 식각대상층 부분을 식각하여 제1패턴을 형성하는 단계 전, 상기 높은 지역의 제2반사방지막 및 제1반사방지막을 제거하는 단계;를 더 포함한다.
상기 스페이서는 비정질 카본막 또는 폴리실리콘막으로 형성한다.
상기 비정질 카본막은 200∼400℃의 저온 공정으로 형성한다.
상기 비정질 카본막은 아르곤, 헬륨 및 프로필린 가스를 첨가하여 형성한다.
상기 비정질 카본막은 밀도가 향상되도록 아르곤 가스를 첨가하거나 또는, 프로필린 가스의 양을 줄여서 형성한다.
상기 제2감광막패턴은 상기 낮은 지역의 상기 제2반사방지막과 제1반사방지막 및 하드마스크막 식각시 함께 식각되어 제거되는 것을 특징으로 한다.
상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 낮은 지역의 식각대상층의 일부분을 노출시키는 단계 후, 그리고, 상기 낮은 지역의 식각된 하드마스크막의 측벽을 포함하는 기판 상에 스페이서를 형성하는 단계 전, 상기 낮은 지역의 제2반사방지막 및 제1반사방지막을 제거하는 단계;를 더 포함한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 낮은 지역과 높은 지역이 구비된 단차진 식각대상층을 포함한 반도체 기판 상에 하드마스크막과 반사방지막을 차례로 형성하고 이들을 식각한 후에 비정질 카본막을 스페이서 방식으로 추가로 증착한 다음, 상기 단차진 식각대상층을 식각하기 위한 상기 노광 공정을 수행한다.
이렇게 하면, 상기와 같이 비정질 카본막을 스페이서 방식으로 증착한 다음 식각 공정을 수행함으로써, 식각대상층에 대한 후속의 식각 공정시 상기 비정질 카본막에 의해, 상기 낮은 지역의 두꺼운 반사방지막을 식각하기 위해 식각 시간이 길어짐에 따른 과도식각으로 인해 상기 낮은 지역의 식각대상층의 선폭(Critical Dimension : CD)이 증가하는 것을 방지할 수 있다.
또한, 상기와 같이 스페이서 방식으로 증착된 비정질 카본막에 의해 낮은 지역의 식각대상층의 선폭이 증가하는 것을 방지함으로써, 그에 따른 선폭의 조절을 용이하게 할 수 있어, 반도체 소자의 고집적화에 따른 더 작은 크기의 선폭 조 절이 가능하다.
그 결과, 낮은 지역 및 높은 지역이 구비된 단차를 갖는 반도체 기판의 식각대상층이 상기 단차에 의해 발생되는 반사방지막의 두께 차이에 의한 선폭의 차이를 최소화시킬 수 있음으로써, 그에 따른 반도체 소자의 선폭의 불균일도를 최소화시킬 수 있다.
자세하게, 도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 낮은 지역과 높은 지역이 구비된 단차를 포함하는 식각대상층(102)이 형성된 반도체 기판(100) 상에 하드마스크막(104), 제1 및 제2반사방지막(106, 108)을 차례로 형성한다.
여기서, 상기 하드마스크막(104) 및 제1반사방지막(106)은 상기 식각대상층(102)의 표면 프로파일을 따라 형성하며, 상기 제2반사방지막(108)은 상기 제1반사방지막(106) 상에 형성 후, 표면 평탄화를 수행하도록 한다.
이때, 상기 하드마스크막(104)은 PECVD(Plasma Enganced Chemical Vapor Deposition)의 방식 또는 코팅(Coating) 방식으로 비정질 카본막을 형성하도록 한다.
또한, 상기 제1 및 제2반사방지막(106, 108)은 각각 ARC(Anti-Reflective Coating)-SiON막 및 BARC(Bottom Anti-Reflective Coating)막으로 형성하도록 한다.
도 1b를 참조하면, 상기 제2반사방지막(108) 상에 낮은 지역을 제외한 나머 지 높은 지역을 노출시키는 개구부를 갖는 제1감광막패턴(110)을 형성한다.
도 1c를 참조하면, 개구부에 의해 노출된 제2반사방지막(108) 부분 및 그 아래의 제1반사방지막(106)을 식각하여 상기 하드마스크막(104)의 일부가 노출되도록 한다.
이때, 상기 높은 제2반사방지막(108) 및 제1반사방지막(106) 식각시 상기 제1감광막패턴(110)도 함께 제거된다.
도 1d를 참조하면, 상기 잔류한 제2반사방지막(106) 및 제1반사방지막(106)을 식각마스크로 이용해서 노출된 하드마스크막(104)을 상기 반도체 기판(100)의 식각대상층(102)의 일 부분이 노출될때까지 식각한다.
도 1e를 참조하면, 상기 일부 노출된 반도체 기판(100)의 식각대상층(102) 상에 잔류한 하드마스크막(104)을 식각마스크로 이용하여 상기 식각대상층(102)을 소망하는 깊이만큼 식각하여 제1패턴을 형성한다.
도 1f를 참조하면, 상기 제1패턴 및 낮은 지역의 제2반사방지막(108) 상에 상기 제1패턴을 가리면서 상기 낮은 지역의 제2반사방지막(108)의 일부분을 노출시키는 개구부를 갖는 제2감광막패턴(114)을 형성한다.
이때, 상기 제1패턴은 제2감광막패턴(114)으로 매립되어도 무방하다.
그런 다음, 상기 노출된 제2반사방지막(108) 부분 및 그 아래의 제1반사방지막(106)을 식각하여 낮은 지역의 하드마스크막(104)을 노출시킨다.
이때, 상기 낮은 지역의 제2반사방지막(108) 및 제1반사방지막(106) 식각시 상기 제2반사방지막(108) 상에 형성된 제2감광막패턴(114)도 함께 제거된다.
도 1g를 참조하면, 상기 제2반사방지막(108) 및 제1반사방지막(106)을 식각마스크로 이용하여 낮은 지역의 반도체 기판(100) 식각대상층(102)의 일부분을 노출시키고, 이어서 상기 제2반사방지막(108) 및 제1반사방지막(106)을 제거한다.
도 1h를 참조하면, 상기 낮은 지역의 식각된 하드마스크막(104)을 포함한 반도체 기판(100) 전면 상에 스페이서용 절연막을 증착한 후, 상기 스페이서용 절연막을 식각하여 상기 하드마스크막(104)의 표면에 스페이서막(112)을 형성한다.
여기서, 상기 스페이서막(112)은 200∼400℃ 정도의 저온에서 비정질 카본막 또는 폴리실리콘막으로 형성하도록 한다.
이때, 상기 비정질 카본막은 아르곤, 헬륨 및 프로필린 가스를 첨가하여 형성하며, 한편, 상기 비정질 카본막의 밀도가 향상되도록 아르곤 가스를 첨가하거나, 또는, 프로필린 가스의 양을 줄여서 형성할 수 있다.
도 1i를 참조하면, 상기 스페이서막(112)을 포함한 식각된 하드마스크막(104)을 식각마스크로 이용해서 낮은 지역의 노출된 반도체 기판(100)의 식각대상층(102) 부분을 식각하여 제2패턴을 형성한다.
도 1j를 참조하면, 상기 식각대상층(100) 상에 잔류한 하드마스크막(104) 및 상기 제1패턴에 형성된 스페이서막(112) 및 제2감광막패턴(108)을 제거하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이 경우, 본 발명은 상기와 같이 비정질 카본막을 스페이서 방식으로 증착한 다음 식각 공정을 수행함으로써, 식각대상층에 대한 후속의 식각 공정시 상기 비정질 카본막에 의해, 상기 낮은 지역의 두꺼운 반사방지막을 식각하기 위해 식각 시 간이 길어짐에 따른 과도식각으로 인해 상기 낮은 지역의 식각대상층의 선폭이 증가하는 것을 방지할 수 있다.
또한, 상기와 같이 스페이서 방식으로 증착된 비정질 카본막에 의해 낮은 지역의 식각대상층의 선폭이 증가하는 것을 방지함으로써, 그에 따른 선폭의 조절을 용이하게 할 수 있어, 반도체 소자의 고집적화에 따른 더 작은 크기의 선폭 조절이 가능하다.
그 결과, 낮은 지역 및 높은 지역이 구비된 단차를 갖는 반도체 기판의 식각대상층이 상기 단차에 의해 발생되는 반사방지막의 두께 차이에 의한 선폭의 차이를 최소화시킬 수 있음으로써, 그에 따른 반도체 소자의 선폭의 불균일도를 최소화시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 상기와 같이 비정질 카본막을 스페이서 방식으로 증착한 다음 식각 공정을 수행함으로써, 식각대상층에 대한 후속의 식각 공정시 상기 비정질 카본막에 의해, 상기 낮은 지역의 두꺼운 반사방지막을 식각하기 위해 식각 시간이 길어짐에 따른 과도식각으로 인해 상기 낮은 지역의 식각대상층의 선폭(Critical Dimension : CD)이 증가하는 것을 방지할 수 있다.
또한, 본 발명은 상기와 같이 스페이서 방식으로 증착된 비정질 카본막에 의해 낮은 지역의 식각대상층의 선폭이 증가하는 것을 방지함으로써, 그에 따른 선폭의 조절을 용이하게 할 수 있어, 반도체 소자의 고집적화에 따른 더 작은 크기의 선폭 조절이 가능하다.
그 결과, 본 발명은 낮은 지역 및 높은 지역이 구비된 단차를 갖는 반도체 기판의 식각대상층이 상기 단차에 의해 발생되는 반사방지막의 두께 차이에 의한 선폭의 차이를 최소화시킬 수 있음으로써, 그에 따른 반도체 소자의 선폭의 불균일도를 최소화시킬 수 있다.
Claims (15)
- 낮은 지역과 높은 지역을 포함하는 식각대상층이 형성된 반도체 기판 상에 하드마스크막과 제1반사방지막 및 제2반사방지막을 차례로 형성하는 단계;상기 제2반사방지막 상에 낮은 지역은 가리면서 높은 지역의 상기 제2반사방지막의 일부분을 노출시키는 개구부를 갖는 제1감광막패턴을 형성하는 단계;상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 높은 지역의 식각대상층의 일부분을 노출시키는 단계;상기 식각된 하드마스크막을 식각마스크로 이용해서 노출된 식각대상층 부분을 식각하여 제1패턴을 형성하는 단계;상기 제1패턴 및 낮은 지역의 제2반사방지막 상에 상기 제1패턴을 가리면서 상기 낮은 지역의 제2반사방지막의 일부분을 노출시키는 개구부를 갖는 제2감광막패턴을 형성하는 단계;상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 낮은 지역의 식각대상층의 일부분을 노출시키는 단계;상기 낮은 지역의 식각된 하드마스크막의 측벽을 포함하는 기판 상에 스페이서를 형성하는 단계;상기 스페이서를 포함한 식각된 하드마스크막을 식각마스크로 이용해서 낮은 지역의 노출된 식각대상층 부분을 식각하여 제2패턴을 형성하는 단계; 및상기 하드마스크막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1반사방지막은 SiON막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2반사방지막은 BARC(Bottom Anti-Reflective Coating)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크막과 제1반사방지막은 상기 식각대상층의 표면 프로파일을 따라 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2방사방지막 상에 표면 평탄화가 이루어지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크막은 비정질 카본막으로 형성하는 것을 특징으로 하는 반도 체 소자의 제조방법.
- 제 6 항에 있어서,상기 비정질 카본막은 PECVD 또는 코팅 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1감광막패턴은 상기 높은 지역의 제2반사방지막과 제1반사방지막 및 하드마스크막 식각시 함께 식각되어 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 높은 지역의 식각대상층의 일부분을 노출시키는 단계 후, 그리고, 상기 식각된 하드마스크막을 식각마스크로 이용해서 노출된 식각대상층 부분을 식각하여 제1패턴을 형성하는 단계 전,상기 높은 지역의 제2반사방지막 및 제1반사방지막을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 비정질 카본막 또는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 비정질 카본막은 200∼400℃의 저온 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 비정질 카본막은 아르곤, 헬륨 및 프로필린 가스를 첨가하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항 또는 제 12 항에 있어서,상기 비정질 카본막은 밀도가 향상되도록 아르곤 가스를 첨가하거나 또는, 프로필린 가스의 양을 줄여서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2감광막패턴은 상기 낮은 지역의 상기 제2반사방지막과 제1반사방지막 및 하드마스크막 식각시 함께 식각되어 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 노출된 제2반사방지막 부분 및 그 아래의 제1반사방지막과 하드마스크막을 식각하여 낮은 지역의 식각대상층의 일부분을 노출시키는 단계 후, 그리고, 상기 낮은 지역의 식각된 하드마스크막의 측벽을 포함하는 기판 상에 스페이서를 형성하는 단계 전,상기 낮은 지역의 제2반사방지막 및 제1반사방지막을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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