KR20080087722A - 반도체장치의 제작 방법 - Google Patents

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KR20080087722A
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순페이 야마자키
이쿠코 카와마타
야수유키 아라이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

대면적 기판에, 고성능의 반도체소자, 및 집적회로를 고 스루풋으로 생산성 좋게 제작하는 것을 목적으로 한다. 단결정 반도체 기판(본드 웨이퍼)으로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기에 복수로 분할된 단결정 반도체층을, 이종기판(베이스 기판)에 전치한다. 따라서, 베이스 기판에는, 복수의 섬 형상의 단결정 반도체층(SOI층)들에게, 베이스 기판 위에 형성된 단결정 반도체층에 대하여, 에칭을 행하고, SOI층의 형상을 수정해 정밀하게 제어한다.
반도체소자, 단결정 반도체 기판, 홈 가공.

Description

반도체장치의 제작 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 절연 표면에 반도체층이 설치된 소위 SOI(Silicon on Insulator)구조를 가지는 반도체장치의 제작 방법에 관한 것이다.
단결정 반도체의 잉곳(ingot)을 얇게 슬라이스해서 제작되는 실리콘 웨이퍼를 대신하고, 절연 표면에 얇은 단결정 반도체층을 설치한 실리콘·온·인슈레이터(이하, 「SOI」라고도 한다)라고 불리는 반도체 기판을 사용한 집적회로가 개발되어 있다. SOI 기판을 사용한 집적회로는, 트랜지스터의 드레인과 기판간에 있어서의 기생 용량을 저감하고, 반도체 집적회로의 성능을 향상시키는 것으로서 주목을 모으고 있다.
SOI 기판의 제조 방법은 여러가지 방법이 있지만, SOI층의 품질과 생산하기 용이함(스루풋)을 양립시킨 것으로서, 스마트 커트(등록상표)라고 불리는 SOI기판이 알려져 있다. 이 SOI기판은, 실리콘층의 웨이퍼(본드 웨이퍼)에 수소 이온을 주입하고, 별도의 베이스가 되는 베이스 웨이퍼와 접합시킨다. 베이스 웨이퍼와 접합된 실리콘층은, 500℃정도의 온도로 열처리 함으로써 본드 웨이퍼로부터 박리된다.
이러한 SOI기판을 사용한 반도체장치의 일례로서, 본 출원인에 의한 것이 알려져 있다(특허문헌1 참조.).
[특허문헌1] 일본국 공개특허공보 특개2000-012864호
이와 같이 종래부터 SOI기술은 있었지만, SOI 기판의 면적이, 실리콘 웨이퍼의 사이즈로 결정되어 있었다. 따라서, 대면적 기판을 사용하고, 스루풋을 향상시킬 수 없었다. 한편, 성막법에 의해 형성된 비정질 실리콘층을 레이저 아닐 등에 의해 결정화시켜, 결정성 실리콘층을 기판 위에 형성하는 방법이 있지만, 단결정 실리콘층을 얻을 수는 없고, 또 실리콘층의 배향제어 등도 곤란했다.
그래서, 본 발명은, 대면적 기판에, 고성능의 반도체소자, 및 집적회로를 고 스루풋으로 생산성 좋게 제작하는 것을 목적으로 한다.
본 발명은, 단결정 반도체 기판(본드 웨이퍼)으로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기에 복수로 분할된 단결정 반도체층을, 이종기판(베이스 기판)에 전치한다. 따라서, 베이스 기판에는, 복수의 섬 형상의 단결정 반도체층(SOI층)을 형성할 수 있다. 미리, 소자 사이즈의 단결정 반도체층에 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상에 제한을 받지 않는다. 그 때문에 대형의 베이스 기판에의 단결 정 반도체층의 전치가 보다 효율적으로 행할 수 있다. 또한, 소자분리영역도 형성하지 않고 좋기 때문에, 제작 공정을 간략화 할 수 있다. 또한, 본 명세서에서는 베이스 기판에 전치된 단결정 반도체층을 SOI층이라고 한다.
한층 더, 본 발명에서는, 베이스 기판 위에 형성된 SOI층에 대하여, 에칭을 행하고, SOI층의 형상을 가공, 수정해 정밀하게 제어한다. 이에 따라, 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전치시의 접합 공정에 의한 위치 어긋남 등에 의한 SOI층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
본 명세서에 있어서, 본드 웨이퍼로부터 베이스 기판에 전치된 단결정 반도체층(SOI층)을 제1의 단결정 반도체층(제1의 SOI층), 제1의 단결정 반도체층(제1의 SOI층)을 에칭에 의해 가공한 단결정 반도체층(SOI층)을 제2의 단결정 반도체층(제2의 SOI층)이라고도 말한다.
따라서, 본 발명에 의해, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(SOI층)을, 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치를 고스루풋으로 생산성 좋게 제작할 수 있다.
또한, 본 발명에 있어서, 반도체장치란, 반도체특성을 이용함으로써 기능할 수 있는 장치를 가리킨다. 본 발명을 사용해서 반도체소자(트랜지스터, 메모리 소자나 다이오드 등)을 포함한 회로를 가지는 장치나, 프로세서 회로를 가지는 칩 등의 반도체장치를 제작할 수 있다.
본 발명의 반도체장치의 제작 방법의 하나의 형태는, 단결정 반도체 기판의 표면으로부터 일정한 깊이에 형성된 수소 및/또는 희가스 원소를 포함한 분리층과, 단결정 반도체 기판의 분리층보다도 깊게 형성된 세로홈에 의해 복수로 분할된 제1의 단결정 반도체층을 형성하고, 단결정 반도체 기판의 제1의 단결정 반도체층이 형성된 면과, 절연 표면을 가지는 기판의 절연 표면을 안을 향하여 대향시키고, 절연 표면에 제1의 단결정 반도체층을 접합시키고, 가열처리에 의해 단결정 반도체 기판과 제1의 단결정 반도체층을 분리시키고, 절연 표면을 가지는 기판의 절연 표면에 복수의 제1의 단결정 반도체층을 설치하고, 제1의 단결정 반도체층을 선택적으로 에칭하고, 제2의 단결정 반도체층을 형성한다.
본 발명의 반도체장치의 제작 방법의 하나의 형태는, 단결정 반도체 기판에 수소 및/또는 희가스 원소를 조사하고, 단결정 반도체 기판의 표면으로부터 일정한 깊이에 형성된 수소 및/또는 희가스 원소를 포함한 분리층과 분리층 위에 단결정 반도체막을 형성하고, 분리층 및 단결정 반도체막을 선택적으로 에칭하고, 분리층과 단결정 반도체 기판의 분리층보다도 깊게 형성된 세로홈에 의해 복수로 분할된 제1의 단결정 반도체층을 형성하고, 단결정 반도체 기판의 제1의 단결정 반도체층이 형성된 면과, 절연 표면을 가지는 기판의 절연 표면과를 안쪽을 향해 대향시켜서, 절연 표면에 제1의단결정 반도체층을 접합시키고, 가열처리에 의해 단결정 반도체 기판과 제1의 단결정 반도체층을 분리시키고, 절연 표면을 가지는 기판의 절연 표면에 복수의 제1의 단결정 반도체층을 설치하고, 제1의 단결정 반도체층을 선택적으로 에칭하고, 제2의 단결정 반도체층을 형성한다.
본 발명의 반도체장치의 제작 방법의 하나의 형태는, 단결정 반도체 기판을 선택적으로 에칭하고, 단결정 반도체 기판에 세로홈을 형성하고, 단결정 반도체 기판에 수소 및/또는 희가스 원소를 조사하고, 단결정 반도체 기판의 표면으로부터 일정한 깊이에 형성된 수소 및/또는 희가스 원소를 포함한 분리층과, 단결정 반도체 기판의 분리층보다도 깊게 형성된 세로홈에 의해 복수로 분할된 제1의 단결정 반도체층을 형성하고, 단결정 반도체 기판의 제1의 단결정 반도체층이 형성된 면과, 절연 표면을 가지는 기판의 절연 표면을 안쪽을 향해 대향시키고, 절연 표면에 제1의 단결정 반도체층을 접합시켜, 가열처리에 의해 단결정 반도체 기판과 제1의 단결정 반도체층과를 분리시키고, 절연 표면을 가지는 기판의 절연 표면에 복수의 제1의 단결정 반도체층을 설치하고, 제1의 단결정 반도체층을 선택적으로 에칭하고, 제2의 단결정 반도체층을 형성한다.
본 발명의 반도체장치의 제작 방법의 하나의 형태는, 단결정 반도체 기판 위에 산화 실리콘막 및 질화 실리콘막을 형성하고, 단결정 반도체 기판에 산화 실리콘막 및 질화 실리콘막을 거쳐서 수소 및/또는 희가스 원소를 조사하고, 단결정 반도체 기판의 표면으로부터 일정한 깊이에 형성된 수소 및/또는 희가스 원소를 포함한 분리층과 분리층 위에 단결정 반도체막을 형성하고, 산화 실리콘막 및 질화 실리콘막을 선택적으로 에칭하고, 산화 실리콘층 및 질화 실리콘층을 형성하고, 질화 실리콘층을 마스크로서 분리층 및 단결정 반도체막을 선택적으로 에칭하고, 분리층과 단결정 반도체 기판의 분리층보다도 깊게 형성된 세로홈에 의해 복수로 분할된 제1의 단결정 반도체층을 형성하고, 질화 실리콘층을 제거하고, 단결정 반도체 기 판의 제1의 단결정 반도체층 및 산화 실리콘층이 형성된 면과, 절연 표면을 가지는 기판의 절연 표면을 안쪽을 향해 대향시키고, 산화 실리콘층을 거쳐서 절연 표면에 제1의 단결정 반도체층을 접합시키고, 가열처리에 의해 단결정 반도체 기판과 제1의 단결정 반도체층 및 산화 실리콘층과를 분리시키고, 산화 실리콘층을 거쳐서 절연 표면을 가지는 기판의 절연 표면에 복수의 제1의 단결정 반도체층을 설치하고, 제1의 단결정 반도체층을 선택적으로 에칭하고, 제2의 단결정 반도체층을 형성한다.
본 발명의 반도체장치의 제작 방법의 하나의 형태는, 단결정 반도체 기판 위에 산화 실리콘막 및 질화 실리콘막을 형성하고, 산화 실리콘막 및 질화 실리콘막을 선택적으로 에칭하고, 산화 실리콘층 및 질화 실리콘층을 형성하고, 질화 실리콘층을 마스크로서 단결정 반도체 기판을 선택적으로 에칭하고, 단결정 반도체 기판에 세로홈을 형성하고, 단결정 반도체 기판에 산화 실리콘층 및 질화 실리콘층을 거쳐서 수소 및/또는 희가스 원소를 조사하고, 단결정 반도체 기판의 표면으로부터 일정한 깊이에 형성된 수소 및/또는 희가스 원소를 포함한 분리층과, 단결정 반도체 기판의 분리층보다도깊게 형성된 세로홈에 의해 복수로 분할된 제1의 단결정 반도체층을 형성하고, 단결정 반도체 기판의 제1의 단결정 반도체층 및 산화 실리콘층이 형성된 면과, 절연 표면을 가지는 기판의 절연 표면과를 안쪽을 향해 대향시키고, 산화 실리콘층을 거쳐서 절연 표면에 제1의 단결정 반도체층을 접합시키고, 가열처리에 의해 단결정 반도체 기판과 제1의 단결정 반도체층 및 산화 실리콘층과를 분리시키고, 산화 실리콘층을 거쳐서 절연 표면을 가지는 기판의 절연 표면에 복수의 제1의 단결정 반도체층을 설치하고, 제1의 단결정 반도체층을 선택적으로 에칭하고, 제2의 단결정 반도체층을 형성한다.
상기 구성에 있어서, 절연 표면을 가지는 기판인 베이스 기판에 형성되는 단결정 반도체층은 복수의 단결정 반도체 기판으로부터 전치할 수 있고, 원하는 반도체소자에 대응하여, 여러가지 크기나 형상의 섬 형상의 단결정 반도체층을 형성할 수 있다.
베이스 기판에 전치되어, 형상을 한층 더 에칭에 의해 정밀하게 제어된 단결정 반도체층을 사용하여, 보다 정밀하고 고성능의 여러가지 반도체소자, 기억소자, 집적회로 등을 제작할 수 있다.
따라서, 본 발명에 의해, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(SOI층)을 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치를 고 스루풋으로 생산성 좋게 제작할 수 있다.
본 발명의 실시예에 대해서, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 나타내는 실시예의 기재 내용에 한정해서 해석되는 것 은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면간에 공통하여 사용하고, 그 반복 설명은 생략한다.
(실시예1)
본 실시예는, 대면적 기판에, 고성능의 반도체소자(MIS(Metal Insulator Semiconductor)형 전계효과트랜지스터(이하, 「MISFET」라고도 한다)등의), 및 집적회로를 고 스루풋으로 생산성 좋게 제작하는 것을 목적으로 한 반도체장치의 제작 방법을 도1 내지 도3, 및 도5를 사용하여 설명한다. 상세하게는, 반도체소자를 구성하는 반도체층을, 단결정 반도체 기판 (이하, 「본드 웨이퍼」라고도 한다)으로부터, 이종기판(이하, 「베이스 기판」이라고도 한다)에 전치하는 형태에 관하여 설명한다.
본 발명을 사용하여 본 실시예는, 단결정 반도체 기판(본드 웨이퍼)로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기에 복수로 분할된 복수의 단결정 반도체층을, 이종기판(베이스 기판)에 전치한다. 따라서, 베이스 기판에는, 복수의 섬 형상의 단결정 반도체층(SOI층)을 형성할 수 있다. 미리, 소자 사이즈의 단결정 반도체층으로 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상에 제한을 받지 않는다. 그 때문에, 대형의 베이스 기판에의 단결정 반도체층의 전치를 보다 효율적으로 행할 수 있다. 또한, 소자분리영역도 형성하지 않고 좋기 때문에, 제작 공정을 간략화 할 수 있다.
한층 더, 본 발명에서는, 베이스 기판 위에 형성된 SOI층에 대하여, 에칭을 행하고, SOI층의 형상을 가공, 수정해 정밀하게 제어한다. 이에 따라, 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전치시의 접합공정에 의한 위치 어긋남 등에 의한 SOI층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
따라서, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(SOI층)을, 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치를 고 스루풋으로 생산성 좋게 제작할 수 있다.
도2a에 있어서, 본드 웨이퍼(100) 위에 산화 실리콘막(101)과 질화 실리콘막(102)이 형성된 상태를 보이고 있다. 본드 웨이퍼(100)로부터 단결정 반도체층을 추출하기 위해서, 본드 웨이퍼(100)에는 수소 이온을 고 도즈 조건으로 조사할 필요가 있다. 그 결과, 본드 웨이퍼(100)의 표면이 거칠어져 버려, 그 후의 접합공정으로 접합이 잘 될 수 없는 문제가 있다. 산화 실리콘막(101)은 본드 웨이퍼(100)의 표면을 보호하기 위해서 설치하는 것이 바람직하다. 산화 실리콘막(101)은 열산화에 의해 형성하는 것이 바람직하고, 예를 들면 수증기 분위기 하에서 900∼1100℃의 열처리에 의해 형성하면 좋다. 그 밖의 제법으로서, 산소 플라즈마처리에 의해 실리콘을 산화해서 형성해도 좋다. 또는, 산화 실리콘막(101)으로서, 기상성장법으로 산화 실리콘막을 퇴적하고, 그 표면을 산소 플라즈마처리로 치밀화해도 좋다.
산화 실리콘막(101) 위에는, 질화 실리콘막(102)을 형성한다. 질화 실리콘 막(102)은, 실란과 암모니아를 사용해서 기상성장법에 의해 퇴적시켜서 형성하면 좋다.
다음에, 수소 또는 희가스 원소, 또는 수소와 희가스 원소의 이온(111)을 조사하고, 본드 웨이퍼(100)의 전체면에 이온주입층인 분리층(104)을 형성한다(도2b 참조.).
본 발명에 있어서, 이온주입층이란, 단결정 반도체 기판에 이온을 조사하고, 이온에 의해 미소한 공동을 갖도록 취약화된 영역으로, 이하,「이온주입층」을 「분리층」이라고 한다. 이 분리층을, 후의 열처리에 의해 분단하므로, 단결정 반도체 기판으로부터 단결정 반도체층을 분리할 수 있다.
분리층은, 이온을 이온 도핑법이나 이온주입법에 의해 조사해서 단결정 반도체 기판내에 형성하면 좋다.
이온 도프법은, 질량분리하지 않고 이온화한 가스를 전계에서 가속해서 단결정 반도체 기판에 조사하는 방식을 말한다. 이온 도핑법은 이온 도핑 장치를 사용해서 행하면 좋다.
또한, 이온주입법이란, 이온주입장치에 의해 이온화한 가스를 질량분리해서 단결정 반도체 기판에 조사하는 방식을 말한다. 이온주입법을 사용하고, 이온화한 수소 가스를 질량분리하고, 선택적으로 가속해서 조사할 수 있다.
수소 이온의 조사는, 베이스 기판에 전치하는 단결정 반도체층의 두께를 고려해서 행해진다. 해당 단결정 반도체층의 두께는 10nm 내지 200nm, 바람직하게는 10nm 내지 50nm의 두께로 한다. 수소 이온을 조사할 때의 가속 전압은 이러한 두께 를 고려하여, 본드 웨이퍼(100)의 심부에 조사되도록 한다. 이 처리에 의해 본드 웨이퍼(100)의 표면으로부터 일정한 깊이의 영역에 분리층(104)이 형성된다. 이 분리층(104)은, 수소뿐만아니라 희가스 원소를 사용하여도 되고, 또는 양자를 혼합시켜서 사용해도 된다.
질화 실리콘막(102)은, 본드 웨이퍼(100)를 홈 가공할 때의 하드 마스크로서 사용한다. 홈 가공은, 반도체소자의 반도체층의 형상을 고려해서 행해진다. 즉, 반도체소자의 반도체층이 베이스 기판에 전치할 수 있게, 그 부위가 볼록한 모양부로서 잔존하도록 본드 웨이퍼(100)에 대하여 홈 가공을 행한다.
포토레지스트로 마스크(103a, 103b, 103c, 103d)를 형성한다. 마스크(103a, 103b, 103c, 103d)를 사용하여, 질화 실리콘막(102) 및 산화 실리콘막(101)을 에칭하고, 산화 실리콘층(112a, 112b, 112c, 112d), 및 질화실리콘층(113a, 113b, 113c, 113d)을 형성한다(도2c 참조.).
이어서, 질화 실리콘층(113a, 113b, 113c, 113d)을 하드 마스크로서 본드 웨이퍼(100)의 에칭을 행하고, 분리층(115a, 115b, 115c, 115d), 단결정 반도체층(116a, 116b, 116c, 116d)을 가지는 본드 웨이퍼(101)를 형성한다(도2d 참조.). 본 발명에서는, 분리층 및 홈 가공에 의해 볼록한 모양으로 가공된 본드 웨이퍼의 일부인 단결정 반도체 영역을 도2d와 같이 단결정 반도체층(116a, 116b, 116c, 116d)이라고 한다.
본드 웨이퍼(100)를 에칭하는 깊이는, 베이스 기판에 전치하는 단결정 반도체층의 두께를 고려해서 적절히 설정된다. 해당 단결정 반도체층의 두께는 수소 이 온을 조사하는 깊이에서 설정하는 것이 가능하다. 본드 웨이퍼(100)에 형성하는 홈의 깊이는, 분리층의 깊이보다도 깊어지도록 형성하는 것이 바람직하다. 이 홈 가공에 있어서, 홈의 깊이를 분리층(104)의 깊이보다도 깊게 가공함으로써 분리층(104)을 박리되는 단결정 반도체층의 영역에만 남길 수 있다. 또한, 도2d에 있어서는, 홈은 단면도에 있어서 사각형으로 되어 있는 예를 게시하지만, 그 형상에 한정되지 않고, 예를 들면 가공 수단으로서 웨트에칭을 사용하면 단면도에서 둥그스러운(곡률을 가짐)형상으로 할 수도 있다.
이온 조사의 공정을 행한 후, 표면의 질화 실리콘층(113a, 113b, 113c, 113d)을 제거한다(도2e 참조.). 그리고, 본드 웨이퍼(100)에 있어서의 산화 실리콘층(112a, 112b, 112c, 112d)의 표면과 베이스 기판(105)을 접합시킨다(도3a 참조.). 여기에서, 베이스 기판(105)은, 접합의 형성이 저온에서 가능하기 때문에 여러가지 것이 적용가능하다. 베이스 기판(105)의 재질로서는, 유리, 석영, 사파이어 등의 절연 기판, 실리콘, 갈륨 비소, 인듐인 등의 반도체 기판 등을 적용할 수 있다.
베이스 기판(105)의 표면에는, 질화 실리콘막(106)과 산화 실리콘막(107)이 형성되어 있다. 질화 실리콘막(106)은, 베이스 기판(105)으로부터 나트륨 이온 등의 불순물이 확산해서 단결정 반도체층을 오염하지 않도록 설치된다. 이 목적을 위해서는, 질화 실리콘막 대신에, 질화산화 실리콘막(그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, 러더포드 후방산란법(RBS:Rutherford Back scattering Spectrometry) 및 수소전방 산란법(HFS:Hydogen Forward Scattering)을 사용해서 측정한 경우에, 농도범위로서 산소가 5∼30원자％, 질소가 20∼55원자％, Si가 25∼35원자％, 수소가 10∼30원자％의 범위에서 포함되는 것을 말한다), 질화알루미늄막, 질소산화알루미늄막 등을 적용할 수 있다. 무엇보다, 베이스 기판(105)으로부터 단결정 반도체층에 악영향을 주는 불순물의 확산을 걱정할 필요가 없는 경우에는, 질화실리콘막(106)을 생략하는 것도 가능하다.
한편, 산화 실리콘막 107은, 산화 실리콘막 101과 접합을 형성하기 위해서 설치되어 있다. 이 경우, 산화 실리콘막 대신에, 산화 질화 실리콘막(그 조성으로서, 질소보다도 산소의 함유량이 많은 것이며, RBS 및 HFS를 사용해서 측정했을 경우에, 농도범위로서 산소가 50∼70원자％, 질소가 0.5 ∼15원자％, Si가 25∼35원자%, 수소가 0.1∼10원자％의 범위에서 포함되는 것을 말한다)을 적용할 수 있다. 단, 산화질화 실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%로 하였을 때, 질소, 산소, Si 및 수소의 함유비율이 상기의 범위내에 포함되는 것으로 한다.
접합은, 표면이 청정화된 본드 웨이퍼(100)측의 산화 실리콘층(112a, 112b, 112c, 112d)과, 베이스 기판(105)측의 산화 실리콘막(107)이 밀착하여 접착함에 의해 형성된다. 접합의 형성은 실온에서 행하는 것이 가능하다. 이 접합은 원자 레벨에서 행해지고, 팬·델·왈스카가 작용해서 실온에서 강고한 접합이 형성된다. 본드 웨이퍼(100)에는 홈 가공이 되어 있으므로, 단결정 반도체층을 형성하는 볼록한 모양부가 베이스 기판(105)과 접하게 된다.
본드 웨이퍼(100)와 베이스 기판(105)의 사이에서 접합을 형성한 후, 열처리 를 행함으로써, 도3b에서 도시한 바와 같이 본드 웨이퍼(100)로부터 단결정 반도체층(116a, 116b, 116c, 116d)을 박리해서 베이스 기판(105)에 고정할 수 있다. 단결정 반도체층의 박리는, 분리층(104)에 형성된 미소한 공동의 체적변화가 발생하고, 분리층(104)을 따라서 파단면을 발생시켜서 행한다. 그 후에, 접합을 한층 더 강고한 것으로 하기 위해서, 400℃ 내지 600℃의 열처리를 행하는 것이 바람직하다. 이렇게 하여, 절연 표면상에 단결정 반도체층(이하, 「SOI층」이라고도 한다)이 형성된다. 도3b에서는 SOI층(114a, 114b, 114c, 114d)이 베이스 기판(105) 위에 접합된 상태를 보이고 있다.
본드 웨이퍼(100)로부터 단결정 반도체층(116a, 116b, 116c, 116d)을 베이스 기판(105)에 전치하는 공정을 도1을 사용해서 나타낸다. 도1a에 있어서 원형(도1a에 있어서는 점선부)의 본드 웨이퍼로부터 잘라진 본드 웨이퍼(100)에 단결정 반도체층(116a, 116b, 116c, 116d)이 형성되어 있다. 또한, 도1a 내지 도1c의 선Ⅴ-Ⅹ의 단면도가 도2 내지 도3에 대응하고 있다.
베이스 기판(105)은 대형기판이며, 다른 복수의 본드 웨이퍼(151)로부터 각각 복수의 SOI층(152)이 전치되어 있다(도1a 참조.). 도1b와 같이 본드 웨이퍼(100)를 단결정 반도체층(116a, 116b, 116c, 116d)과 베이스 기판이 접합하도록 접합시킨다. 본드 웨이퍼(100)와 베이스 기판(105)의 사이에서 접합을 형성한 후, 열처리를 함으로써, 도1c에서 도시한 바와 같이 본드 웨이퍼(100)로부터 단결정 반도체층(116a, 116b, 116c, 116d)을 박리해서 베이스 기판(105)에 고정하고, SOI층(114a, 114b, 114c, 114d)을 형성할 수 있다.
본 발명은, 미리, 소자 사이즈의 단결정 반도체층에 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상에 제한을 받지 않는다. 따라서, 본드 웨이퍼상에서 여러가지 형상의 단결정 반도체층을 형성할 수 있다. 예를 들면, 에칭시에 사용하는 노광 장치의 마스크마다, 상기 마스크 패턴을 형성하기 위한 노광 장치가 갖는 스테퍼마다, 대형기판으로부터 잘라내는 반도체장치의 패널 또는 칩 사이즈마다, 자유롭게 단결정 반도체층을 형성할 수 있다.
본드 웨이퍼에 있어서의 복수의 단결정 반도체층의 제작 예를 도5a 내지 5c를 사용하여 설명한다. 도5a에 있어서, 원형의 본드 웨이퍼(420)로부터 복수의 본드 웨이퍼로 분할하고, 각각 본드 웨이퍼(421)위에 복수의 단결정 반도체층(422)을 형성한다. 도5b에 있어서, 원형의 본드 웨이퍼 430으로부터 복수의 크기의 다른 본드 웨이퍼로 분할하고, 각각 본드 웨이퍼 431a, 431b 위에 크기가 다른 복수의 단결정 반도체층(432a, 432b)을 형성한다. 도5c에 있어서, 원형의 본드 웨이퍼 44O으로부터 크기가 다른 본드 웨이퍼로 분할하고, 각각 본드 웨이퍼 441 위에 복수의 크기의 다른 단결정 반도체층(442a, 442b)을 형성한다.
이와 같이, 베이스 기판에 형성되는 단결정 반도체층은 복수의 단결정 반도체 기판으로부터 전치할 수 있고, 원하는 반도체소자에 대응하여, 여러가지 크기나 형상의 단결정 반도체층을 형성할 수 있다. 그 때문에, 대형의 베이스 기판에의 단결정 반도체층의 전치를 보다 효율적으로 행할 수 있다.
단결정 반도체층의 결정면 방위는 본드 웨이퍼의 면방위에 의해 제어할 수 있다. 형성하는 반도체소자에 의해, 적당하게 특정한 결정면 방위의 본드 웨이퍼를 사용하면 좋다.
전치된 SOI층(114a, 114b, 114c, 114d)에 대해서, 그 표면을 평탄화하기 위해서 화학적 기계적연마(Chemical Mechanical Polishing:CMP)를 행하는 것이 바람직하다. SOI층(114a, 114b, 114c, 114d)의 두께는 CMP에 의해 한층 더 박막화되어도 좋고, 바람직하게는 5nm 내지 25nm의 두께로 조정되어도 좋다.
본 발명에서는, 전치된 SOI층(114a, 114b, 114c, 114d)에 한층 더 에칭을 행하여, 형상을 가공한다. 전치된 SOI층의 가공에 대해서 도3c, 도3d 및 도28a, 도28b, 도28c를 사용하여 설명한다. 도28a, 도28b, 도28c는, 도3b, 3c, 3d의 평면도다. 도28에 있어서, SOI층(114a, 114b, 114c, 114d)은, 베이스 기판(105) 위에 설치되는 것을 알기 쉽게 나타내기 위해 베이스 기판(105)을 모식적으로 기재한다. SOI층(114a, 114b, 114c, 114d) 위에 마스크(117a, 117b, 117c, 117d)를 형성한다(도3c 및 도28b 참조.). 마스크(117a, 117b, 117c, 117d)는, SOI층(114a, 114b, 114c, 114d)의 불필요 부분인 주변부분을 노출해서 형성한다.
마스크(117a, 117b, 117c, 117d)를 사용하여, SOI층 114a, 114b, 114c, 114d를 에칭하고, SOI층 119a, 119b, 119c, 119d를 형성한다. 본 실시예에서는, SOI층 아래의 산화 실리콘층 112a, 112b, 112c, 112d도 SOI층과 함께 에칭하여, 산화 실리콘층 118a, 118b, 118c, 118d로 한다(도3d 및 도28c 참조.). 이렇게, 베이스 기판에 전치한 후 한층 더 형상을 가공하여서, 제작 공정으로 생긴 형성 영역의 어긋남이나, 형상 불량 등을 수정할 수 있다.
베이스 기판에 전치한 SOI층(제1의 SOI층)에 대한 에칭의 예를 도29에 나타낸다. 도29a에 있어서, 본드 웨이퍼로부터 베이스 기판에 전치한 SOI층(제1의 SOI층)은, 점선으로 나타내는 제1의 SOI층(460)이다. 제1의 SOI층(460)은, 본드 웨이퍼에서의 가공 공정(마스크 형성시의 노광 어긋남, 에칭 불량등)이나, 전치 공정(접합의 위치 오차)등의 제작 공정으로 생긴 형성 영역의 어긋남에 의해, 원하는 형상보다 기울어서 형성되어 있다. 이러한 제1의 SOI층에 마스크를 사용해서 에칭을 행하고, 형상을 가공하여, 제2의 SOI층(461)을 형성한다.
또한, 전치된 복수의 제1의 SOI층의 모두를 가공해도 좋고, 선택적으로 일부의 제1의 SOI층의 형상을 가공해도 좋다. 도29b와 같이, 베이스 기판에 전치된 제1의 SOI층 465, 466 중, 제1의 SOI층 465는 그대로 하고, 제1의 SOI층 466의 형상을, 제2의 SOI층 467a, 467b와 같이 가공한다. 또한, 도29c와 같이, 베이스 기판에 전치된 제1의 SOI층 468의 형상을, 제2의 SOI층 469와 같이 복잡한 형상으로 가공할 수도 있다.
이와 같이, 전치후의 SOI층에 대하여 한층 더 형상의 가공을 행함으로써, 보다 정밀하게 SOI층의 형상을 제어할 수 있다. 따라서, 보다, 정확하게 제어된 SOI층을 얻을 수 있기 때문에, 수율이 향상하여, 얻어지는 반도체장치의 신뢰성도 향상한다.
제1의 SOI층의 에칭은, 본드 웨이퍼를 에칭한 것과 마찬가지로 행하면 좋다. 예를 들면, 포토리소그래피법에 의해 마스크를 형성하고, 마스크를 사용해서 에칭을 행하면 좋다.
에칭 가공은, 플라즈마 에칭(드라이 에칭) 또는 습식 에칭 중 어느쪽을 채용해도 좋다. 대면적 기판을 처리하기 위해서는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3등의 불소계의 가스, 또는 C12, BC13등의 염소계의 가스를 사용하고, He이나 Ar등의 불활성가스를 적당하게 첨가해도 된다.
또한, 마스크를, 액적토출법과 같은 선택적으로 패턴을 형성할 수 있는 방법에 의해 형성해도 좋다. 액적토출(분출)법(그 방식에 따라서는, 잉크젯법이라고도 불린다.)은, 특정한 목적으로 조합된 조성물의 액적을 선택적으로 토출(분출)해서 소정의 패턴(도전층이나 절연층등)을 형성할 수 있다. 이때, 피형성 영역에 습윤성이나 밀착성을 제어하는 처리를 행해도 된다. 또한, 패턴을 전사 또는 묘사할 수 있는 방법, 예를 들면 인쇄법(스크린인쇄나 오프셋 등 패턴이 형성되는 방법)등도 사용할 수 있다.
마스크는, 에폭시 수지, 아크릴수지, 페놀수지, 노보락 수지, 멜라민수지, 우레탄 수지 등의 수지재료를 사용한다. 또한, 벤조시클로부텐, 파릴렌, 불화아릴렌에테르, 투과성을 가지는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 가능한 화합물재료 등을 사용할 수도 있다. 또는, 감광제를 포함한 시판의 레지스트 재료를 사용하여도 되고, 예를 들면 포지티브형 레지스트, 네가티브형 레지스트 등을 사용해도 된다. 액적토출법을 사용할 경우, 어느쪽의 재료를 사용한다고 하여도, 그 표면장력과 점도는, 용매의 농도를 조정하는, 계면활성제 등을 더하는 등에 의해 적당하게 조정한다.
본 실시예에서는, 수소 이온 등을 일정한 깊이로 조사하여서 단결정 반도체층을 본드 웨이퍼로부터 박리하는 방법에 대해서 나타내지만, 다른 SOI기술을 사용해서 같은 베이스 기판을 제작하는 것도 가능하다. 예를 들면, 본드 웨이퍼의 표면을 양극화성에 의해 다공질 실리콘층을 형성하고, 그 위에 에피택셜성장으로 형성한 단결정 실리콘층을, 본 실시예에서 나타내는 SOI층으로서 사용할 수 있다. 이 구성의 본드 웨이퍼를 사용하는 경우에는, 워터 제트법을 사용하여, 다공질 실리콘층과 에피택셜성장한 단결정 실리콘층을 분리한다. 그것에 의하여, 도3에 나타나 있는 바와 같은 베이스 기판을 얻을 수 있다.
베이스 기판에 전치된 단결정 반도체층을 사용하고, 고성능의 여러가지 반도체소자, 기억소자, 집적회로 등을 제작할 수 있다.
본 실시예에 의하면, 반도체 집적회로를 형성하는 대면적의 베이스 기판에, 복수의 단결정 반도체층(SOI층)을 고 스루풋으로 생산성 좋게 형성할 수 있다. 이러한 베이스 기판을 사용함으로써 고성능의 반도체소자, 및 집적회로를 고 스루풋으로 생산성 좋게 제작할 수 있다.
(실시예2)
본 실시예는, 도2와는 다른 본드 웨이퍼의 제조 공정에 대해서 도4를 참조해서 설명한다. 본 실시예에서는, 본드 웨이퍼에의 이온 조사를, 홈 가공 후에 행한다.
도4a에 있어서, 본드 웨이퍼(100)의 표면에 산화 실리콘막(101), 질화 실리콘막(102)을 형성한다. 그 후, 마스크(103a, 103b, 103c, 103d)를 사용해서 산화 실리콘막(101), 및 질화 실리콘막(102)을 에칭하고, 산화 실리콘층(112a, 112b, 112c, 112d), 및 질화 실리콘층(113a, 113b, 113c, 113d)를 형성한다(도4b 참조).
질화 실리콘층(113a, 113b, 113c, 113d)을 하드 마스크로서, 본드 웨이퍼(100)에 홈 가공을 행한다(도4c 참조.). 그 홈 가공은, 베이스 기판에 형성되는 반도체소자의 반도체층의 형상에 대응하도록 행한다. 본드 웨이퍼(100)를 에칭하는 깊이는, 베이스 기판에 전치하는 단결정 반도체층의 두께를 고려해서 적절히 설정된다. 해당 단결정 반도체층의 두께는 수소 이온을 조사하는 깊이에서 설정하는 것이 가능하다. 본드 웨이퍼(100)에 형성하는 홈의 깊이는, 분리층보다도 깊어지도록 형성하는 것이 바람직하다.
그 후, 수소 또는 희가스 원소, 또는 수소와 희가스 원소의 이온(111)을 조사하고, 본드 웨이퍼(100)의 표면으로부터 일정한 깊이의 거리영역에 분리층(115a, 115b, 115c, 115d)을 형성한다(도4d 참조).
본 실시예는, 본드 웨이퍼로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기에 복수로 분할된 단결정 반도체층을, 이종기판(베이스 기판)에 전치한다. 따라서, 베이스 기판에는, 복수의 섬 형상의 단결정 반도체층(SOI층)을 형성할 수 있다. 미리, 소자 사이즈의 단결정 반도체층에 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상에 제한을 받지 않는다. 그 때문에, 대형의 베이스 기판에의 단결정 반도체층의 전치를 보다 효율적으로 행할 수 있다. 또한, 소자분리 영역도 형성하지 않고 좋기 때문에, 제작 공정을 간략화 할 수 있다.
또한, 본 발명에서는, 베이스 기판 위에 형성된 SOI층에 대하여, 에칭을 행하고, SOI층의 형상을 가공, 수정해 정밀하게 제어한다. 이에 따라, 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전치시의 접합공정에 의한 위치 어긋남 등에 의한 SOI층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
따라서, 본 발명을 사용한 본 실시예에 의해, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(S0I층)을, 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치를 고 스루풋으로 생산성 좋게 제작할 수 있다.
(실시예3)
본 실시예는, 실시예1 및 실시예2에서 제작되는 베이스 기판을 사용해서 반도체 집적회로를 제작하는 일례에 대해서 나타낸다. 이하의 설명에서는, CMOS(상보형 금속산화물 반도체:Complementary Metal Oxide Semiconductor)회로의 일 구성예로서 인버터 회로에 관하여 설명한다. 또한, 본 발명은 이러한 단순한 회로에 한정되지 않고, 마이크로프로세서를 비롯한 여러가지 집적회로를 실현할 수 있다.
도6 내지 도12a,b에 본 발명을 사용한 반도체장치의 하나의 형태를 나타낸다. 도6 내지 도12a는 본 실시예의 반도체장치인 인버터 회로의 평면도이며, 도6 내지 도12b는 도6 내지 도12a에 있어서의 선A-B의 단면도다. 또한, 도6 내지 도12a에 있어서는 수 종류의 절연층은 생략해 있다. 또한, 실시예1 또는 실시예2와 동일 부분 또는 같은 기능을 가지는 부분의 반복 설명은 생략한다.
도6a,b에 나타나 있는 바와 같이, 베이스 기판(200) 위에, 질화실리콘층(201a)(실시예1의 질화 실리콘막 106에 상당), 및 산화 실리콘층(201b)(실시예1의 산화 실리콘막 107에 상당)이 설치되고, 산화 실리콘층(202a, 202b)(산화 실리콘층 112a 내지 112d에 상당)을 거쳐서 단결정 반도체층인 SOI층(203a, 203b)(실시예1의 SOI층 119a 내지 119d에 상당)이 형성되어 있다.
도6a에 있어서, 본드 웨이퍼로부터 베이스 기판에 전치한 SOI층은, 점선으로 나타내는 전치 S0I층(290a, 290b)이다. 전치 SOI층(290a, 290b)은, 본드 웨이퍼에서의 가공 공정(마스크 형성시의 노광 어긋남, 에칭 불량등)이나, 전치 공정(접합 위치의 오차) 등의 제작 공정으로 생긴 형성 영역의 어긋남에 의해, 원하는 형상으로부터 벗어나서 형성되어 있다. 이러한 전치 SOI층 290a, 290b에 마스크를 사용해서 에칭을 행하고, 형상을 가공하여, SOI층 203a, 203b를 형성한다.
이와 같이, 전치후의 SOI층에 대하여 한층 더 형상의 가공을 행함으로써, 보다 정밀하게 SOI층의 형상을 제어할 수 있다. 따라서, 보다, 정확하게 제어된 SOI층을 얻을 수 있기 때문에, 수율이 향상하여, 얻어지는 반도체장치의 신뢰성도 향상한다.
또한, 본 실시예에 있어서는, 상기한 바와 같이 실시예1에 해당하고 있고, 실시예1과 같은 재료 및 제작 방법으로 형성하면 좋다.
본 실시예는, 본드 웨이퍼로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기에 복수로 분할된 단결정 반도체층을, 진종 기판(베이스 기판)에 전치한다. 따라 서, 베이스 기판(200)에는, 복수의 섬 형상의 SOI층(203a, 203b)을 형성할 수 있다. 미리, 소자 사이즈의 단결정 반도체층에 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상에 제한을 받지 않는다. 그 때문에, 대형의 베이스 기판에의 단결정 반도체층의 전치를 보다 효율적으로 행할 수 있다. 또한, 소자분리영역도 형성하지 않고 좋기 때문에, 제작 공정을 간략화 할 수 있다.
또한, 본 발명에서는, 베이스 기판 위에 형성된 SOI층에 대하여, 에칭을 행하고, SOI층의 형상을 가공, 수정해 정밀하게 제어한다. 이에 따라, 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전치시의 접합공정에 의한 위치 어긋남 등에 의한 SOI층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
따라서, 본 발명을 사용한 본 실시예에 의해, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(SOI층)을, 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치를 고 스루풋으로 생산성 좋게 제작할 수 있다.
도6a, b는 SOI층 203a 및 SOI층 203b이 설치된 베이스 기판(200)에 게이트 절연층 및 게이트 전극층을 형성하는 공정을 보이고 있다. SOI층 203a 및 SOI층 203b 위에는, 게이트 전극층(제1의 게이트 전극층 206(206a, 206b), 및 제2의 게이트 전극층 207(207a, 207b))이 설치된다. 게이트 절연층(205a, 205b)으로서는, 산화 실리콘, 산화 질화 실리콘, 산화하프늄(HfOx), 산화알루미늄(AlxOy)(x>y>0), 산화탄탈(TaxOy, x>y>0)등의 재료를 적용할 수 있다. 도6b에서는, 게이트 절연 층(205a, 205b)과 게이트 전극층 (제1의 게이트 전극층 206(206a, 206b), 및 제2의 게이트 전극층 207(207a, 207b))의 측단부가 갖추어지도록 가공되어 있지만, 게이트 전극층(제1의 게이트 전극층 206(206a, 206b), 및 제2의 게이트 전극층 207(207a, 207b))의 에칭에 있어서 게이트 절연층(205a, 205b)을 남기도록 가공해도 좋다.
또한, 게이트 전극층(제1의 게이트 전극층 206(206a, 206b), 및 제2의 게이트 전극층 207(207a, 207b))은, 적층의 도전막을 형성 후, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마)에칭법을 사용하고, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극온도등)을 적당하게 조절 함에 의해, 제1의 게이트 전극층 및 제2의 게이트 전극층을 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 의해서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, Cl2, BCl3, SiCl4 혹은 CCl4등을 대표로 하는 염소계 가스, CF4, SF6 혹은 NF3등을 대표로 하는 불소계 가스 또는 02를 적당하게 사용할 수 있다.
본 발명에 있어서, 배선층 혹은 전극층을 형성하는 도전층이나, 소정의 패턴을 형성하기 위한 마스크, 절연층 등을, 액적토출법과 같은 선택적으로 패턴을 형성할 수 있는 방법에 의해 형성해도 좋다. 액적토출(분출)법 (그 방식에 따라서는, 잉크젯법이라고도 불린다.)은, 특정한 목적으로 조합된 조성물의 액적을 선택적으로 토출(분출)해서 소정의 패턴(도전층이나 절연층 등)을 형성할 수 있다. 이때, 피형성영역에 습윤성이나 밀착성을 제어하는 처리를 행해도 된다. 또한, 패턴을 전사 또는 묘사할 수 있는 방법, 예를 들면 인쇄법(스크린인쇄나 오프셋 등 패턴이 형성되는 방법) 등도 사용할 수 있다.
본 실시예에 있어서, 사용하는 마스크는, 에폭시 수지, 아크릴수지, 페놀수지, 노보락 수지, 멜라민수지, 우레탄 수지 등의 수지재료를 사용한다.
본 실시예에서는, 제1의 게이트 전극층, 제2의 게이트 전극층을 수직한 측면을 가져서 형성하는 예를 게시하지만, 본 발명은 거기에 한정되지 않고, 제1의 게이트 전극층 및 제2의 게이트 전극층 양쪽이 테이퍼 형상을 갖고 있어도 되고, 어느 한쪽의 게이트 전극층의 일층만이 테이퍼 형상을 가지고, 다른 쪽은 이방성 에칭에 의해 수직한 측면을 갖고 있어도 된다. 테이퍼 각도도 적층하는 게이트 전극층간에 달라도 좋고, 동일하여도 좋다. 테이퍼 형상을 가짐으로써, 그 위에 적층하는 막의 피복성이 향상하고, 결함이 경감되므로 신뢰성이 향상한다.
게이트 절연층(205a, 205b)에 고유전율물질(high-k재료)을 사용할 경우에는, 게이트 전극층(제1의 게이트 전극층 206(206a, 206b), 및 제2의 게이트 전극층 207(207a, 207b))을 다결정 실리콘, 실리사이드, 금속 혹은 금속질화물로 형성한다. 적합하게는, 금속 혹은 금속질화물로 형성하는 것이 바람직하다. 예를 들면, 게이트 절연층(205a, 205b)과 접하는 제1의 게이트 전극층 206(206a, 206b)을 금속질화물 재료로 형성하고, 그 위의 제2의 게이트 전극층 207(207a, 207b)을 금속재료로 형성한다. 이 조합을 사용함으로써, 게이트 절연층이 박막화한 경우에도 게이트 전극층에 공핍층이 넓혀져버리는 것을 방지할 수 있고, 미세화한 경우에도 트랜 지스터의 구동능력을 손상하는 것을 방지할 수 있다.
SOI층(203a, 203b), 게이트 전극층(제1의 게이트 전극층 206(206a, 206b)),및 제2의 게이트 전극층 207(207a, 207b)) 위에 제1의 절연층(208)을 형성한다(도7 참조). 제1의 절연층(208)은 산화 실리콘막 혹은 산화 질화 실리콘막으로 형성한다. 다른 형태로서, 게이트 전극층(제1의 게이트 전극층 206(206a, 206b), 및 제2의 게이트 전극층 207(207a, 207b))을 산화 또는 질화처리에 의해 절연화해서 같은 층을 형성해도 좋다. 제1의 절연층(208)은 게이트 전극층(제1의 게이트 전극층 206(206a, 206b), 및 제2의 게이트 전극층 207(207a, 207b))의 측벽에도 1nm 내지 10nm의 두께로 성막되도록 한다. 제1의 절연층(208)은, 이후의 공정으로, SOI층 203a 및 SOI층 203b에 가전자 제어를 목적으로 한 불순물이 의도적으로 첨가되지 않는 오프셋 영역을 형성하기 위해서 설치한다.
S01층 203a 및 SOI층 203b에 지극히 얕은 접합(소스 드레인 익스텐션)을 형성한다(도8a 참조.). 이 지극히 얕은 접합부는, 단채널효과를 억제하기 위해서 설치하는 것이 바람직하다. SOI층 203b을 덮는 마스크(209)를 형성하고, 마스크(209), 제1의 게이트 전극층(206a), 제2의 게이트 전극층(207a)을 마스크로서 제13족 원소인 불순물원소(210)를 SOI층 203a에 첨가하고, 제1의 지극히 얕은 접합부(211a, 211b)을 형성한다(도8b 참조.). 마스크(209)를 제거하고, SOI층 203a를 덮는 마스크 212를 형성하고, 마스크212, 제1의 게이트 전극층(206b), 제2의 게이트 전극층(207b)을 마스크로서 제15족 원소인 불순물원소(213)를 SOI층 203b에 첨가하고, 제2의 지극히 얕은 접합부(214a, 214b)를 형성한다(도8c 참조.).
이 지극히 얕은 접합부의 불순물 농도는, 저농도 드레인보다는 1자리수 높게 되도록 한다. 예를 들면, 제1의 지극히 얕은 접합부(211a, 211b)에 대해서는, 붕소를 15keV, 3×1013/cm2의 도즈량에서 이온 조사를 행한다. 제2의 지극히 얕은 접합부(214a, 214b)에 대해서는, 비소를 15keV, 2×1014/cm2의 도즈량에서 이온 조사를 행한다.
이어서, 게이트 전극층(제1의 게이트 전극층 206(206a, 206b), 및 제2의 게이트 전극층 207(207a, 207b))의 측면에 제1의 사이드월 215(215a, 215b), 제2의 사이드월 216(216a, 216b)을 형성한다(도9a, b참조.). 예를 들면, 제1의 사이드월 215(215a, 215b), 제2의 사이드월 216(216a, 216b)은 질화 실리콘막으로 형성된다. 이것들의 사이드월은 이방성 에칭에 의해 자기정합적으로 형성한다.
이 경우, SOI층 203a측의 제1의 사이드월 215(215a, 215b)와, SOI층 203b측의 제2의 사이드월 216(216a, 216b)의 폭을 동일하도록 가공해도 좋지만, 바람직하게는 이 양자의 폭이 다르도록 가공한다. p형 MISFET가 되는 SOI층 203a에 대한 제1의 사이드월 215(215a, 215b)의 폭은, n형 MISFET가 되는 SOi층 203b에 대한 제2의 사이드월 216(216a, 216b)의 폭보다도 두껍게 하면 좋다. 이것은, p형 MISFET에 있어서 소스 영역 및 드레인 영역을 형성하기 위해서 첨가되는 붕소는 확산하기 쉽고, 단채널 효과를 유기하기 쉽기 때문이다. 오히려, 이러한 구성으로 함으로써, p형 MI5FET에 있어서, 소스 영역 및 드레인 영역에 고농도의 붕소를 첨가하는 것이 가능해지고, 소스 영역 및 드레인 영역을 저저항화 할 수 있다.
사이드월을 형성한 후, 제1의 절연층 208의 노출부를 에칭하고, 절연층 235a, 235b, 236a, 236b을 형성한다. 그 후, 소스 영역 및 드레인 영역을 자기정합적으로 형성한다(도10a 내지 10c 참조.). 이 공정은, 가전자 제어하는 불순물 이온을 전계에서 가속해서 조사하는 이온 조사법으로 행할 수 있다.
SOI층 203b를 덮는 마스크(217)를 형성하고, 마스크(217), 제1의 게이트 전극층(206a), 제2의 게이트 전극층(207a), 제1의 사이드월 215(215a, 215b)을 마스크로서 제13족 원소인 불순물원소(218)를 SOI층 203a에 첨가하고, 소스영역 및 드레인영역이 되는 제1의 불순물 영역(219a, 219b)을 형성한다(도10b 참조.). 마스크 217을 제거하고, SOI층 203a를 덮는 마스크 220을 형성하고, 마스크 220, 제1의 게이트 전극층 206b, 제2의 게이트 전극층 207b, 제2의 사이드월 216(216a, 216b)을 마스크로서 제15족 원소인 불순물원소 221을 SOI층 203b에 첨가하고, 소스 영역 및 드레인 영역이 되는 제2의 불순물영역(222a, 222b)을 형성한다(도10c 참조.).
예를 들면, p형 MISFET용의 SOI층(203a)에 대해서는, 붕소를 30keV, 3×1015/cm2의 도즈량에서 이온 조사한다. n형 MISFET용의 SOI층(203b)에 대해서는, 비소를 50keV, 5×1015/cm2의 도즈량에서 이온 조사한다. 이온종, 가속 전압 및 도즈량의 도핑 조건은 적당하게 설정하면 좋다.
소스 영역 및 드레인 영역을 한층 더 저저항화하기 위해서는 실리사이드층을 형성해도 좋다. 실리사이드층으로서는, 코발트 실리사이드 혹은 니켈 실리사이드를 적용하면 좋다. SOI층의 두께가 얇은 경우에는, 이 영역의 SOI층의 저부까지 실리 사이드 반응을 진행시켜서 풀 실리사이드화해도 좋다. 실리사이드는 반도체층의 노출된 소스 영역 및 드레인 영역 위에 도전막을 형성하고, 가열처리, GRTA법, LRTA법 등에 의해, 반도체층 중의 규소와 도전막을 반응시켜서 형성한다. 도전막의 재료로서는, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Ha), 탄타르(Ta), 바나듐(Ⅴ), 네오듐(Nb), 크롬(Cr), 백금(Pt), 팔라듐(Pd)등을 사용한다. 또한, 레이저조사나 램프에 의한 광조사에 의해 실리사이드를 형성해도 좋다. 실리사이드는 사용하는 도전막의 막두께나, 가열조건(온도, 시간)에 의해 실리사이드의 형상이나 특성을 제어할 수 있다.
패시베이션층(223), 제1의 층간절연층(224), 콘택 플러그(225a 내지225d, 226a 내지 226d)를 형성하는 공정을 나타낸다(도11a, b 참조.).패시베이션층(223)은 질화 실리콘막, 질화산화콘막 등을 CVD법으로 전체면에 성막한다. 제1의 층간절연층(224)은, 인 실리케이트 유리(PSG) 혹은 보론 실리케이트 유리(BPSG)를 CVD법으로 성막하고, 리플로우에 의해 평탄화해서 형성한다. 또는, CVD법으로 정규산4에틸(Tetra-Ethyl-Ortho-Silicate, Si(OCH2CH3)4)을 사용해서 산화 실리콘막을 형성하고, 그 후 CMP로 평탄화해도 좋다. 콘택 플러그(225a 내지 225d, 226a 내지 226d)는, 제1의 층간절연층(224)에 형성한 콘택홀을 매립하도록 텅스텐실리사이드로 형성한다. 텅스텐실리사이드는 육플루오르화 텅스텐(WF6)과 실란(SiH4)을 사용해서 CVD법으로 형성한다.
배선의 다층화는, 반도체장치의 구성에 따라 고려된다. 본 실시예에서는, 제 1의 층간절연층 224 위에, 제2의 층간절연층 227과 제1의 배선층228, 제2의 배선층 229, 제3의 배선층 230을 설치한 구성을 보이고 있다(도12a, b참조.). 이것들의 배선층은 텅스텐실리사이드로 형성해도 좋고, 다마신법에 의해 Cu배선을 설치해도 된다.
상기 공정에 의해, p형 MISFET인 반도체소자(231), n형 MISFET인 반도체소자(232)를 제작할 수 있다. 본 실시예는 본 발명을 사용한 반도체장치로서 인버터 회로를 제작한다. 본 실시예에 의하면, 베이스 기판에 섬 형상의 SOI층을 형성하기 때문에, 소자분리를 행하기 위한 구조를 형성할 필요가 없으므로, 제조 공정을 간략화할 수 있다.
본 발명을 사용한 본 실시예에 의해, 고성능의 반도체소자, 및 집적회로를 고 스루풋으로 생산성 좋게 제작할 수 있다.
(실시예4)
본 실시예는, 대면적 기판에, 고성능의 반도체소자, 및 집적회로를 고 스루풋으로 생산성 좋게 제작하는 것을 목적으로 한 반도체장치로서 비휘발성 반도체 기억장치의 일례에 관해서 도면을 사용하여 설명한다.
비휘발성 기억소자는, MOSFET(Metal Oxide Semiconductor Field effect transistor)와 유사한 구조를 가지고, 전하를 장기간 축적할 수 있는 영역이 채널 형성 영역 위에 설치되는 곳에 특징이 있다. 이 전하축적 영역은 절연층 위에 형성되고, 주위와 절연 분리되어 있으므로 부유 게이트 전극층이라고도 부른다. 또 부유 게이트 전극층은 전하를 축적하는 기능을 가지므로 전하축적층이라고도 야기한 다. 본 명세서에서는, 주로 부유 게이트 전극층을 포함한 이 전하축적 영역을 전하축적층이라고 부른다. 부유 게이트 전극층 위에는, 한층 더 절연층을 거쳐서 제어 게이트 전극층을 구비하고 있다.
이러한 구조를 가지는 소위 부유 게이트형의 비휘발성 반도체 기억장치(간단히, 반도체장치라고도 한다)는, 제어 게이트 전극층에 인가하는 전압에 의해, 전하축적층에 전하를 축적시키고, 또한 방출시키는 동작이 행해진다. 즉, 전하축적층에 유지시키는 전하의 출입에 의해, 데이터를 기억하는 구조로 되어 있다. 구체적으로, 전하축적층에의 전하의 주입이나 인발은, 채널 형성 영역이 형성되는 SOI층과, 제어 게이트 전극층의 사이에 고전압을 인가해서 행해지고 있다. 이때, 채널 형성 영역상의 절연층에는, 파울라-노르드하임(Fow1er-Nordheim)형(F-N형)터널 전류(NAND형태)나, 열전자(NOR형)가 흐른다고 말해지고 있다. 이것에 의해 해당 절연층은, 터널 절연층이라고도 부르고 있다.
SOI층, 전하축적층, 제어 게이트 전극층의 크기의 조합에 의해, 제2의 절연층을 유전체로서 전하축적층 및 제어 게이트 전극층의 사이에 축적되는 용량과, 제1의 절연층을 유전체로서 전하축적층 및 SOI층의 사이에 축적되는 용량을 제어할 수 있으므로, 인가하는 전압값도 제어할 수 있다.
전하축적층에 전자를 주입하기 위해서는, 열전자를 이용하는 방법과, F-N형 터널 전류를 이용하는 방법이 있다. 열전자를 이용할 경우에는, 정의 전압을 제어 게이트 전극층에 인가하고, 드레인에 고전압을 인가해서 열전자를 발생시킨다. 그것에 의하여, 열전자를 전하축적층에 주입할 수 있다. F-N형 터널 전류를 이용하는 경우에는, 정의 전압을 제어 게이트 전극에인가하여 SOI층으로부터 F-N형 터널 전류에 의해 전하축적층에 주입한다.
본 발명을 사용한 반도체장치의 일예로서, 불휘발성 메모리 소자를 가지는 여러가지 형태의 불휘발성 반도체 기억장치를 얻을 수 있다. 도19에 비휘발성 메모리 셀 어레이의 등가회로의 일예를 게시한다. 1 비트의 정보를 기억하는 메모리 셀 MSOl은, 선택 트랜지스터SOl과 불휘발성 메모리 소자 MOl로 구성되어 있다. 선택 트랜지스터 SOl은, 비트 선BL0과 불휘발성 메모리 소자 MOl의 사이에 직렬로 삽입되고, 게이트가 워드 선WLl에 접속되어 있다. 불휘발성 메모리 소자 MOl의 게이트는 워드 선WLll에 접속되어 있다. 불휘발성 메모리 소자MOl에 데이터를 기록할 때는, 워드 선WLl과 비트 선BLO를 H레벨, BLl을 L레벨로서, 워드 선WLll에 고전압을 인가하면, 상기한 바와 같이 전하축적층에 전하가 축적된다. 데이터를 소거할 경우에는, 워드 선WLl과 비트 선BLO를 H레벨로 하고, 워드 선WLll에 부의 고전압을 인가하면 좋다.
이 메모리 셀 MSOl에 있어서, 선택 트랜지스터SOl과 불휘발성 메모리 소자 MOl을 각각, SOI층(30, 32)으로 형성 함에 의해, 다른 선택 트랜지스터 혹은 비휘발성 메모리 소자와의 간섭을 막을 수 있다. 또한, 메모리 셀MSOl안의 선택 트랜지스터SOl과 불휘발성 메모리 소자MOl은 모두 n채널형이므로, 이 양자를 하나의 SOI층으로 형성 함에 의해, 이 두개의 소자를 접속하는 배선을 생략할 수 있다.
도13은, 비트 선에 불휘발성 메모리 소자를 직접 접속한 NOR형태 메모리 셀 어레이의 등가회로를 보이고 있다. 이 메모리 셀 어레이는, 워드 선WL과 비트 선BL 이 서로 교차해서 설치하고, 각 교차부에 불휘발성 메모리 소자를 배치하고 있다. NOR형 메모리 셀 어레이는, 개개의 불휘발성 메모리 소자의 드레인을 비트 선BL에 접속한다. 소스 선SL에는 불휘발성 메모리 소자의 소스가 공통 접속된다.
또한, 복수의 불휘발성 메모리 소자(예를 들면, 도13에 나타내는 MOl∼M23)를 하나의 블록으로서 취급하고, 이것들의 불휘발성 메모리 소자를 SOI층으로 형성 함에 의해, 블록 단위로 소거 동작을 행할 수 있다.
NOR형 메모리 셀 어레이의 동작은, 예를 들면, 다음과 같다. 데이터 기록은, 소스 선SL을 0V로 하고, 데이터를 기록하기 위해서 선택된 워드 선WL에 고전압을 주고, 비트 선BL에는 데이터 "0"과 "1"에 따른 전위를 공급한다. 예를 들면, "0"과 "1"에 대하여 각각 H레벨, L레벨의 전위를 비트 선BL에 부여한다. "0"데이터를 기록하기 위해, H레벨이 공급된 불휘발성 메모리 소자에서는 드레인 근방에서 핫일렉트론이 발생하고, 이것이 전하축적층에 주입된다. "1" 데이터의 경우 이러한 전자주입은 생기지 않는다.
"0" 데이터가 공급된 메모리 셀에서는, 드레인과 소스와의 사이의 강한 가로방향전계에 의해, 드레인의 근방에서 핫일렉트론이 생성되어, 이것이 전하축적층에 주입된다. 이에 따라 전하축적층에 전자가 주입되어서 한계치전압이 높아진 상태가 "0"이다. "1" 데이터의 경우에는 핫일렉트론이 생성되지 않고, 전하축적층에 전자가 주입되지 않고 한계치전압이 낮은 상태, 즉 소거 상태가 유지된다.
데이터를 소거할 때는, 소스 선SL에 10V정도의 정의 전압을 인가하고, 비트 선BL은 부유상태로서 둔다. 그리고, 워드 선에 부의 고전압을 인가해서(제어 게이 트에 부의 고전압을 인가해서), 전하축적층으로부터 전자를 뽑는다. 이에 따라 데이터 "1"의 소거 상태로 된다.
데이터 판독은, 소스 선SL을 0V로 함과 함께 비트 선BL을 0.8V정도로 해서, 선택된 워드 선WL에, 데이터 "0"과 "1"의 한계치의 중간값으로 설치된 판독 전압을 공급하고, 불휘발성 메모리 소자의 전류 인입의 유무를, 비트 선BL에 접속되는 센스 앰프로 판정하는 것에 의해 행한다.
도14는, NAND형 메모리 셀 어레이의 등가회로를 나타낸다. 비트 선BL에는, 복수의 불휘발성 메모리 소자를 직렬로 접속한 NAND형 셀NSl이 접속되어 있다. 복수의 NAND형 셀이 모여서 블록BLK을 구성하고 있다. 도14에서 나타내는 블록BLKl의 워드 선은 32개이다(워드 선WLO∼W31). 블록BLKl의 동일행에 위치하는 불휘발성 메모리 소자에는, 이 행에 대응하는 워드 선이 공통 접속되어 있다.
이 경우, 선택 트랜지스터Sl, S2과 불휘발성 메모리 소자MO∼M31이 직렬로 접속되어 있으므로, 이것들을 하나의 통합으로서 하나의 SOI층(34)으로 형성해도 좋다. 그것에 의해 불휘발성 메모리 소자를 연결하는 배선을 생략할 수 있으므로, 집적화를 꾀할 수 있다. 또한, 인접하는 NAND형 셀과의 분리를 용이하게 행할 수 있다. 또한, 선택 트랜지스터Sl, S2의 SOI층 36과 NAND형 셀의 SOI층 38을 분리해서 형성해도 좋다. 불휘발성 메모리 소자MO∼M31의 전하축적층으로부터 전하를 뽑는 소거 동작을 행할 때에, 그 NAND형 셀의 단위로 소거 동작을 행할 수 있다. 또한, 하나의 워드 선에 공통 접속하는 불휘발성 메모리 소자(예를 들면, M30의 행)를 하나의 SOI층 40으로 형성해도 좋다.
기록 동작에서는, NAND형 셀NSl이 소거 상태, 즉 NAND형 셀NSl의 각불휘발성 메모리 소자의 한계치가 부전압의 상태로 하고 나서 실행된다. 기록은, 소스 선SL측의 메모리 소자MO으로부터 순차적으로 행한다. 메모리 소자MO에의 기록을 예로서 설명하면 개략 이하와 같이 된다.
도26a는, "0" 기록을 하는 경우, 선택 게이트 선SG2에 예를 들면, Vcc(전원전압)를 인가해서 선택 트랜지스터S2을 온으로 함과 함께 비트 선BL을 0V(접지 전압)로 한다. 선택 게이트 선SGl은 0V로서, 선택 트랜지스터Sl은 오프로 한다. 다음에, 불휘발성 메모리 소자MO에 연결되는 워드 선WLO를 고전압Vpgm(20V정도)로 하고, 이외의 워드 선을 중간전압Vpass(10V정도)로 한다. 비트 선BL의 전압은 0V이므로, 선택된 불휘발성 메모리 소자MO의 채널 형성 영역의 전위는 0V가 된다. 워드 선WLO와 불휘발성 메모리 소자MO의 채널 형성 영역과의 사이의 전위차가 크기 때문에, 불휘발성 메모리 소자MO의 전하축적층에는 상기한 바와 같이 F-N터널 전류에 의해 전자가 주입된다. 이에 따라, 불휘발성 메모리 소자MO의 한계치전압이 정의 상태("0"이 기록된 상태)가 된다.
한편, "1"기록을 하는 경우에는, 도26b에 나타나 있는 바와 같이 비트 선BL을 예를 들면 Vcc(전원전압)로 한다. 선택 게이트 선SG2의 전압이 Vcc이기 때문에, 선택 트랜지스터S33의 게이트 전압이 Vth>Vcc이 되면, 선택 트랜지스터S2이 컷오프한다. 따라서, 불휘발성 메모리 소자MO의 채널 형성 영역은 플로팅 상태가 된다. 다음에, 워드 선WLO에 고전압Vpgm(20V), 그 이외의 워드 선에 중간전압Vpass(10V)의 전압을 인가하면, 각 워드 선과 채널 형성영역과의 용량 커플링에 의해, 불휘발 성 메모리 소자MO의 채널 형성 영역의 전압이 Vcc-Vth로부터 상승해, 예를 들면 8V정도가 된다. 채널 형성 영역의 전압은 승압되지만, "0"의 기록의 경우와 달리, 워드 선WLO와 불휘발성 메모리 소자MO의 채널 형성 영역의 사이의 전위차가 작다. 따라서, 불휘발성 메모리 소자MO의 전하축적층에는, F-N터널 전류에 의한 전자주입이 일어나지 않는다. 따라서, 불휘발성 메모리 소자MO의 한계치는, 부의 상태("1”이 기록된 상태)로 유지된다.
소거 동작을 하는 경우에는, 도27a에 나타나 있는 바와 같이 선택된 워드 선(WLO)에 부의 고전압(Vers)을 인가하고, 비선택의 불휘발성 메모리 소자의 워드 선WLl∼WL31, 선택 게이트 선SGl, 및 선택 게이트 선SG2에 전압Von(예를 들면 3V) 인가하고, 비트 선BL 및 소스 선SL에 도통전압Vopen(0V)의 전압을 인가한다. 그리고, 본 실시예에서 설명한 바와 같이, 선택한 불휘발성 메모리 소자의 전하축적층중의 전자를 방출할 수 있다. 이 결과, 선택한 불휘발성 메모리 소자의 한계치 전압이 부방향으로 쉬프트한다.
도27b에 나타내는 판독 동작에서는, 판독의 선택이 된 불휘발성 메모리 소자MO에 연결되는 워드 선WLO를 전압Vr(예를 들면 0V)로 하고, 비선택의 메모리 셀의 워드선WLl∼WL31 및 선택 게이트 선SGl, SG2을 전원전압보다 약간 높은 판독용 중간전압Vread로 한다. 즉, 도13에 나타나 있는 바와 같이, 선택 메모리 소자이외의 메모리 소자는 트랜스퍼 트랜지스터로서 작동한다. 이에 따라 판독의 선택이 된 불휘발성 메모리 소자MO에 전류가 흐르는 것인가 아닌가를 검출한다. 즉, 불휘발성 메모리 소자MO에 기억된 데이터가 "0"일 경우, 불휘발성 메모리 소자MO는 오프이므 로, 비트 선BL은 방전하지 않는다. 한편, "1"의 경우, 불휘발성 메모리 소자MO는 온하므로, 비트 선BL이 방전한다.
본 실시예는, 본드 웨이퍼로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기에 복수로 분할된 단결정 반도체층을, 이종기판(베이스 기판)에 전치한다. 따라서, 베이스 기판에는, 상기 NOR형 메모리 셀 어레이, NAND형 메모리 셀 어레이를 구성하는 SOI층으로서, 복수의 섬 형상의 단결정 반도체층(SOI층)을 형성할 수 있다. 미리, 소자 사이즈의 단결정 반도체층에 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상에 제한을 받지 않는다. 그 때문에, 대형의 베이스 기판에의 단결정 반도체층의 전치를 보다 효율적으로 행할 수 있다. 또한, 소자분리영역도 형성하지 않고 좋기 때문에, 제작 공정을 간략화 할 수 있다.
또한, 본 발명에서는, 베이스 기판 위에 형성된 SOI층에 대하여, 에칭을 행하고, SOI층의 형상을 가공, 수정해 정밀하게 제어한다. 이에 따라 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전치시가 접합 공정에 의한 위치 어긋남 등에 의한 SOI층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
따라서, 본 발명을 사용한 본 실시예에 의해, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(SOI층)을, 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치를 고 스루풋으로 생산성 좋게 제작할 수 있다.
(실시예5)
본 실시예는, 대면적 기판에, 고성능의 반도체소자, 및 집적회로를 고 스루풋으로 생산성 좋게 제작하는 것을 목적으로 한 반도체장치로서 메모리 소자(기억소자라고도 한다)를 가지는 반도체장치의 일례에 관해서 도면을 사용하여 설명한다. 본 실시예의 반도체장치의 평면도를 도15에, 도15에 있어서의 선I-L의 단면도를 도16a에, K-L의 단면도를 도16b에 나타낸다.
도15는, 비트 선BL(BLO, BLl, BL2)에 불휘발성 메모리 소자M(MOl, MO2, MO3)을 직접 접속한 NOR형 메모리 셀 어레이의 등가회로를 보이고 있다. 이 메모리 셀 어레이는, 워드 선WL(WLl, WL2, WL3)과 비트 선BL(BLO, BL1, BL2)이 서로 교차해서 설치하고, 각 교차부에 불휘발성 메모리 소자M(MOl, MO2, MO3)을 배치하고 있다. NOR형 메모리 셀 어레이는, 개개의 불휘발성 메모리 소자M(MOl, MO2, MO3)의 드레인을 비트 선BL(BLO, BLl, BL2 2)에 접속한다. 소스 선SL(SLO, SLl, SL2)에는 불휘발성 메모리 소자의 소스가 공통 접속된다.
도15에 있어서, 메모리 소자MOl, MO2, MO3은 드레인이 비트 선BLO305(305a, 305b)에 접속하고 있고, 소스가 소스선SLO306에 각각 접속하고 있다. 메모리 소자MOl은 SOI층 302a, 전하축적층 303a, 제어 게이트 전극층 304a를 포함하고, 메모리 소자MO2은, SOI층 302b, 전하축적층 303b, 제어 게이트 전극층 304b을 포함하고, 제1의 절연층 312, 제2의 절연층 313, 층간절연층 314이 메모리 소자MOl 및 MO2에 연속해서 형성되어 있다. 또한, SOI층 302a 및 SOI층 302b는 채널 형성 영역, 소스 및 드레인으로서 기능하는 고농도 n형불순물영역, 저농도 n형불순물영역을 각각 가 지고 있다.
메모리 소자MOl을 구성하는 SOI층 302a와, 메모리 소자MO2을 구성하는 SOI층302b는 소자분리영역이 아니고, 섬 형상으로 분할되어 있고, 전기적으로 분리되어 있다.
도16a, b에 나타나 있는 바와 같이, 베이스 기판(310) 위에 베이스 기판(310)측으로부터 질화 실리콘층과 산화 실리콘층의 적층으로 구성되는 절연층(311)이 설치되고, 절연층(311) 위에 산화 실리콘층(301a, 301b)을 거쳐서 SOI층(302a, 302b)이 설치된다. SOI층((302a, 302b))도 본 발명을 사용하고, 본드 웨이퍼에 SOI층(302a, 302b)의 형상에 단결정 반도체영역을 형성하고, 섬 형상의 SOI층(302a, 302b)을 베이스 기판(310)에 전치시켜서, 한층 더 베이스 기판상에서 원하는 형상으로 가공해서 형성한다. 본드 웨이퍼를 홈 가공하고, 복수의 SOI층을 원하는 형상으로 가공하고나서, 베이스 기판에 전치시킴으로써 본드 웨이퍼 자체의 형상이나 크기에 의한 제한이 경감하고, 스루풋 좋게 대형기판에의 SOI층의 전치를 행할 수 있다. 한층 더, 소자분리영역을 형성할 필요도 없기 때문에 제작 공정도 간략화한다. 전치후의 SOI층에 대하여 한층 더 형상의 가공을 행함으로써, 보다 정밀하게 SOI층의 형상을 제어할 수 있다. 따라서, 보다, 정확하게 제어된 SOI층을 얻을 수 있기 위해서, 수율이 향상하고, 얻어지는 반도체장치의 신뢰성도 향상한다. 그 때문에, 고성능의 반도체소자 및 집적회로를 생산성 좋게 제작할 수 있다.
SOI층, 전하축적층, 제어 게이트 전극층의 크기의 조합은 도15 및 도16에 한정되지 않는다. 소자영역, 전하축적층, 제어 게이트 전극층의 크기의 조합에 의해, 전하축적층 및 제어 게이트 전극층의 사이 제2의 절연층(313)에 축적되는 용량과, 전하축적층 및 SOI층의 사이 제1의 절연층(312)에 축적되는 용량을 제어할 수 있으므로, 인가하는 전압값도 제어할 수 있다.
제1의 절연층(312)은 산화 실리콘 혹은 산화 실리콘과 질화 실리콘의 적층 구조로 형성하면 좋다. 제1의 절연층(312)은, 플라즈마 CVD법이나 감압 CVD법에 의해 절연층을 퇴적함으로써 형성해도 좋지만, 바람직하게는 플라즈마처리에 의한 고상산화 혹은 고상질화로 형성하면 좋다. SOI층(대표적으로는 실리콘층)을, 플라즈마처리에 의해 산화 또는 질화함에 의해 형성한 절연층은, 치밀해서 절연 내압이 높고 신뢰성이 뛰어나기 때문이다. 제1의 절연층(312)은, 전하축적층(303a, 303b)에 전하를 주입하기 위한 터널 절연층으로서 사용하므로, 이와 같이 튼튼한 것이 바람직하다. 이 제1의 절연층(312)은 1nm∼20nm, 바람직하게는 3nm∼6nm의 두께로 형성하는 것이 바람직하다. 예를 들면, 게이트 길이를 600nm로 하는 경우, 제1의 절연층(312)은 3nm∼6nm의 두께로 형성할 수 있다.
SOI층의 대표예로서의 규소층의 표면을 플라즈마처리로 산화함으로써, 계면에 변형이 없는 치밀한 산화층을 형성할 수 있다. 또한, 해당 산화층을 플라즈마처리로 질화함으로써, 표층부의 산소를 질소로 치환해서 질화층을 형성하면, 한층 더 치밀화 할 수 있다. 그것에 의해 절연 내압이 높은 절연층을 형성할 수 있다.
어떻든간에, 상기와 같은 플라즈마처리에 의한 고상산화 처리 혹은 고상질화처리를 사용하므로, 내열온도가 700℃이하의 유리 기판을 사용해도, 950℃∼1050℃에서 형성되는 열산화막과 동등한 절연층을 얻을 수 있다. 즉, 불휘발성 메모리 소 자의 터널 절연층으로서 신뢰성이 높은 터널 절연층을 형성할 수 있다.
전하축적층(303a, 303b)은 제1의 절연층(312) 위에 형성된다. 이 전하축적층(303a, 303b)은, 단층이어도 좋고, 복수의 층을 적층해서 형성해도 된다.
전하축적층(303a, 303b)으로서는, 반도체재료 또는 도전성 재료의 층 또는 입자로 형성해 부유 게이트로 할 수 있다. 반도체 재료로서는, 실리콘, 실리콘 게르마늄 등이 있다. 실리콘을 사용할 경우, 아모르포스(amorphous) 실리콘이나 폴리실리콘을 사용할 수 있다. 또는, 인이 도프된 폴리실리콘을 사용할 수 있다. 도전성 재료로서는, 탄타르(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소, 상기 원소를 주성분으로 하는 합금, 상기 원소를 조합한 합금막(대표적으로는, Mo-W합금막, Mo-Ta합금막), 혹은 도전성을 부여한 규소막으로 형성하면 좋다. 이러한 재료로 이루어진 도전층 아래에는 질화 탄타르, 질화 텅스텐, 질화 티타늄, 질화 몰리브덴등의 질화물, 텅스텐실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드 등의 실리사이드를 형성하여도 된다. 또는, 상기 반도체재료들, 도전성 재료들, 또는 반도체재료 및 도전성 재료의 적층구조로 해도 된다. 예를 들면, 실리콘층 및 게르마늄층의 적층구조로 해도 된다.
또한, 전하축적층(303a, 303b)으로서, 절연성이며, 전하를 유지하는 트랩을 갖는 층으로 형성할 수도 있다. 이러한 재료의 대표 예로서, 대표적으로는 실리콘 화합물, 게르마늄화합물이 있다. 실리콘 화합물로서는, 질화규소, 산질화규소, 수소가 첨가된 산질화규소 등이 있다. 게르마늄화합물로서는, 질화 게르마늄, 산소가 첨가된 질화 게르마늄, 질소가 첨가된 산화게르마늄, 산소 및 수소가 첨가된 질화 게르마늄, 질소 및 수소가 첨가된 산화게르마늄 등의 게르마늄화합물 등이 있다.
제2의 절연층(313)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 또는 질화산화 실리콘, 산화알루미늄 등의 일층 혹은 복수층을, 감압 CVD법이나 플라즈마 CVD법 등으로 형성한다. 또한, 전하축적층(303a, 303b)에 플라즈마처리를 행하고, 그 표면을 질화처리한 질화막(예를 들면, 전하축적층(303a, 303b)으로서 실리콘을 사용한 경우에는 질화 실리콘)을 형성해도 좋다. 어떻든간에, 제1의 절연층(312)과 제2의 절연층(313)이, 전하축적층(303a, 303b)과 접하는 측의 한쪽 또는 양쪽을 질화막 또는 질화처리된 층으로 하므로, 전하축적층(303a, 303b)의 산화를 막을 수 있다.
제어 게이트 전극층(304a, 304bl, 304b2)은 탄타르(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 니오븀(Nb)등으로부터 선택된 금속, 또는 이것들의 금속을 주성분으로 하는 합금재료 혹은 화합물재료로 형성하는 것이 바람직하다. 또한, 인 등의 불순물원소를 첨가한 다결정 실리콘을 사용할 수 있다. 또한, 일층 또는 복수층의 금속질화물층과 상기의 금속층의 적층구조로 제어 게이트 전극층(304a, 304bl, 304b2)을 형성해도 좋다. 금속질화물로서는, 질화 텅스텐, 질화몰리브덴, 질화 티타늄을 사용할 수 있다. 금속질화물층을 설치함으로써, 금속층의 밀착성을 향상시킬 수 있고, 박리를 방지할 수 있다.
비트 선BLO305 등의 배선층은, 인듐주석산화물(ITO), 산화인듐에 산화아연(ZnO)을 혼합한 IZO(indium zinc oxide), 산화인듐에 산화 규소(SiO2)을 혼합한 도전 재료, 유기 인듐, 유기 주석, 산화 텅스텐을 포함한 인듐산화물, 산화텅스텐을 포함한 인듐아연산화물, 산화티탄을 포함한 인듐산화물, 산화티탄을 포함한 인듐주석산화물, 또는 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(Ⅴ), 니오븀(Nb), 탄타르(Ta), 크롬(C r), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(P t), 알루미늄(Al), 동(Cu), 은(Ag)등의 금속 또는 그 합금, 혹은 그 금속질화물로부터 선택할 수 있다.
본 실시예는, 본 명세서에서 나타낸 것 외의 실시예와 조합해서 행할 수 있다.
본 실시예는, 본드 웨이퍼로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기에 복수로 분할된 단결정 반도체층을, 이종기판(베이스 기판)에 전치한다. 따라서, 베이스 기판에는, 복수의 섬 형상의 단결정 반도체층(SOI층)을 형성할 수 있다. 미리, 소자 사이즈의 단결정 반도체층으로 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상에 제한을 받지 않는다. 그 때문에, 대형의 베이스 기판에의 단결정 반도체층의 전치를 보다 효율적으로 행할 수 있다. 또한, 소자분리영역도 형성하지 않고 좋기 때문에, 제작 공정을 간략화 할 수 있다.
한층 더, 본 발명에서는, 베이스 기판 위에 형성된 SOI층에 대하여, 에칭을 행하고, SOI층의 형상을 가공, 수정해 정밀하게 제어한다. 이에 따라, 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전치시의 접합 공정에 의 한 위치 어긋남 등에 의한 SOI층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
따라서, 본 발명을 사용한 본 실시예에 의해, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(SOI층)을, 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치를 고 스루풋으로 생산성 좋게 제작할 수 있다.
(실시예6)
본 실시예에서는, 대면적 기판에, 고성능의 반도체소자, 및 집적회로를 고 스루풋으로 생산성 좋게 제작하는 것을 목적으로 한 반도체장치로서 메모리 소자(기억소자라고도 한다)를 가지는 반도체장치의 일례에 관해서 도면을 사용하여 설명한다. 본 실시예의 반도체장치의 평면도를 도17에, 도17에 있어서의 선M-N의 단면도를 도18a에, 0-P의 단면도를 도18b에 나타낸다.
본 실시예에서는, 하나의 SOI층에 복수의 불휘발성 메모리 소자를 설치한 경우에 관해서 도면을 참조해서 설명한다. 또한, 상기 실시예와 같은 것을 가리키는 경우에는 설명을 생략한다.
본 실시예에서 나타내는 반도체장치는, 비트 선BLO, BLl에 각각 전기적으로 접속된 SOI층(322a, 322b)이 설치되어 있고, SOI층(322a, 322b)의 각각에 복수의 불휘발성 메모리 소자가 설치된다(도17, 18a, b참조.). 구체적으로는, SOI층(322a)에 있어서, 선택 트랜지스터Sl, S2의 사이에 복수의 불휘발성 메모리 소자MO, M30, M31을 가지는 NAND형 셀(350a)이 설치된다. 또한, SOI층(322b)에 있어서도, 선택 트랜지스터의 사이에 복수의 불휘발성 메모리 소자를 가지는 NAND형 셀(350b)이 설치된다. 또한, SOI층(322a, 322b)을 섬 형상의 SOI층으로서 분리 함으로써, 인접하는 NAND형 셀 350a와 NAND형 셀 350b를 절연 분리하는 것이 가능해진다.
또한, 하나의 SOI층에 복수의 불휘발성 메모리 소자를 설치함으로써, 보다 불휘발성 메모리 소자의 집적화가 가능해지고, 대용량의 불휘발성 반도체 기억장치를 형성할 수 있다.
도17 및 도18에 있어서, 절연층 331이 설치된 베이스 기판(330) 위에, 선택 트랜지스터Sl, S2, 메모리 소자MO, M30, M31이 설치되어 있고, 선택 트랜지스터 S1, S2, 메모리 소자MO, M30, M31은, 게이트 전극층(SG2, SGl)327a., 327b , 전하축적층 323a, 323b, 323c, 제어 게이트 전극층(WL31, WL30, WLO)324a, 324b, 324c, 제1의 절연층 332, 제2의 절연층 333, 층간절연층 334를 포함하고 있다. 선택 트랜지스터Sl은 비트 선BLO325에 접속하고, 선택 트랜지스터S2는 소스 선SLO326에 접속하고 있다.
전하축적층, 제1의 절연층, 제2의 절연층, 층간절연층, 제어 게이트 전극층 등은 실시예와 같은 재료, 방법에 의해 형성할 수 있다.
NAND형 셀(350a)을 구성하는 SOI층(322a)과, NAND형 셀(350b)을 구성하는 SOI층(322b)은, 소자분리영역이 아니고, 섬 형상으로 분할되어 있고, 전기적으로 분리되어 있다.
도18a, b에 나타나 있는 바와 같이, 베이스 기판(330) 위에 베이스 기판(330)측으로부터 질화 실리콘층과 산화 실리콘층의 적층으로 구성되는 절연층 331이 설치되고, 절연층 331 위에 산화 실리콘층 321을 거쳐서 SOI층(322a, 322b)이 설치된다. SOI층(322a, 322b)도 본 발명을 사용하고, 본드 웨이퍼에 SOI층(322a, 322b)의 형상으로 단결정 반도체영역을 형성하고, 섬 형상의 SOI층(322a, 322b)을, 베이스 기판(330)에 전치시켜, 베이스 기판 상에서 한층 더 가공해서 형성한다. 본드 웨이퍼를 홈 가공하고, 복수의 SOI층을 원하는 형상으로 가공하고나서, 베이스 기판에 전치시킴으로써 본드 웨이퍼 자체의 형상이나 크기에 의한 제한이 경감하고, 스루풋 좋게 대형 기판에의 SOI층의 전치를 행할 수 있다. 한층 더, 소자분리영역을 형성할 필요도 없기 때문에 제작 공정도 간략화한다. 전치 후의 SOI층에 대하여 한층 더 형상의 가공을 행함으로써, 보다 정밀하게 SOI층의 형상을 제어할 수 있다. 따라서, 보다, 정확하게 제어된 SOI층을 얻을 수 있기 때문에, 수율이 향상하고, 얻어지는 반도체장치의 신뢰성도 향상한다. 그 때문에, 고성능의 반도체소자 및 집적회로를 생산성 좋게 제작할 수 있다.
본 실시예는, 본 명세서에서 나타낸 것 외의 실시예와 조합해서 행할 수 있다.
본 실시예는, 본드 웨이퍼로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기로 복수로 분할된 단결정 반도체층을, 이종기판(베이스 기판)에 전치한다. 따라서, 베이스 기판에는, 복수의 섬 형상의 단결정 반도체층(SOI층)을 형성할 수 있다. 미리, 소자 사이즈의 단결정 반도체층에 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상 에 제한을 받지 않는다. 그 때문에, 대형의 베이스 기판에의 단결정 반도체층의 전치를 보다 효율적으로 행할 수 있다. 또한, 소자분리 영역도 형성하지 않고 좋기 때문에, 제작 공정을 간략화 할 수 있다.
또한, 본 발명에서는, 베이스 기판 위에 형성된 SOI층에 대하여, 에칭을 행하고, SOI층의 형상을 가공, 수정해 정밀하게 제어한다. 이에 따라 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전치시의 접합공정에 의한 위치 어긋남 등에 의한 SOI층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
따라서, 본 발명을 사용한 본 실시예에 의해, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(SOI층)을, 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치를 고 스루풋으로 생산성 좋게 제작할 수 있다.
(실시예7)
본 실시예는, 실시예3에서 제작되는 반도체장치의 일례로서 마이크로프로세서의 형태에 대해서 도20을 참조해서 설명한다.
도20은, 마이크로프로세서(521)의 일례를 게시한다.
이 마이프로프로세서(521)는, 연산 회로(522)(Arithmetic logic unit, ALU라고도 한다.), 연산 회로 제어부(523)(ALU Controller), 명령 해석부(524)(Instruction Decoder), 인터럽트 제어부(525)(Interrupt Controller), 타이밍 제어부(526)(Timing Contro11er), 레지스터(527)(Register), 레지스터 제어부(528)(Register Controller), 버스 인터페이스(529)(Bus I/F), 판독전용 메모 리(530), 및 ROM인터페이스(531)(ROM I/F)을 가지고 있다.
버스 인터페이스(529)를 거쳐서 마이크로프로세서(521)에 입력된 명령은, 명령 해석부(524)에 입력되어서 디코드된 후, 연산 회로 제어부(523), 인터럽트제어부(525), 레지스터 제어부(528), 타이밍 제어부(526)에 입력된다. 연산 회로 제어부(523), 인터럽트제어부(525), 레지스터 제어부(528), 타이밍 제어부(526)는, 디코드된 명령에 근거하여, 각종 제어를 행한다. 구체적으로, 연산 회로 제어부(523)는, 연산 회로(522)의 동작을 제어하기 위한 신호를 생성한다. 또한 인터럽트제어부(525)는, 마이크로프로세서(521)의 프로그램 실행중에, 외부의 입출력장치나, 주변회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 제어부(528)는, 레지스터(527)의 어드레스를 생성하고, 마이크로프로세서의 상태에 따라 레지스터(527)의 판독이나 기록을 행한다.
또 타이밍 제어부(526)는, 연산 회로(522), 연산 회로 제어부(523), 명령 해석부(524), 인터럽트 제어부(525), 레지스터 제어부(528)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면, 타이밍 제어부(526)는, 기준 클록 신호CLKl을 바탕으로, 내부 클록 신호CLK2을 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호CLK2을 상기 각종 회로에 공급한다. 또한, 도20에 나타내는 마이크로프로세서(521)는, 그 구성을 간략화해서 나타낸 일례에 지나지 않고, 실제의 마이크로프로세서는 그 용도에 따라서 다종다양한 구성을 가지고 있다.
본 실시예는, 본 명세서에서 나타낸 것외의 실시예와 조합해서 행할 수 있다.
본 실시예는, 본드 웨이퍼로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기로 복수로 분할된 단결정 반도체층을, 이종기판(베이스 기판)에 전치한다. 따라서, 베이스 기판에는, 상기 복수의 회로를 구성하는 SOI층으로서 복수의 섬 형상의 단결정 반도체층(SOI층)을 형성할 수 있다. 미리, 소자 사이즈의 단결정 반도체층에 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상에 제한을 받지 않는다. 그 때문에, 대형의 베이스 기판에의 단결정 반도체층의 전치를 보다 효율적으로 행할 수 있다. 또한, 소자분리영역도 형성하지 않고 좋기 때문에, 제작 공정을 간략화 할 수 있다.
한층 더, 본 발명에서는, 베이스 기판 위에 형성된 SOI층에 대하여, 에칭을 행하고, SOI 층의 형상을 가공, 수정해 정밀하게 제어한다. 이에 따라, 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전치시의 접합 공정에 의한 위치 어긋남 등에 의한 SOI층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
따라서, 본 발명을 사용한 본 실시예에 의해, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(SOI층)을, 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치인 본 실시예의 마이크로프로세서를 고 스루풋으로 생산성 좋게 제작할 수 있다.
(실시예8)
본 실시예는, 제3의 실시예에서 제작되는 반도체장치의 일례로서 통신회로를 갖고 비접촉으로 데이터의 입출력이 가능한 마이크로컴퓨터의 형태에 대해서 도21을 참조해서 설명한다.
도21은 본 실시예에 따른 마이크로컴퓨터(532)의 블럭도를 보이고 있다. 이 마이크로컴퓨터(532)는, 안테나 회로(533), 아날로그 회로부(534) 및 디지털 회로부(535)를 가지고 있다. 아날로그 회로부(534)로서, 공진 용량을 가지는 공진회로(536), 정전압회로(537), 정류회로(538), 복조 회로(539), 변조 회로(540), 리셋트 회로(541), 발진회로(542), 전원관리회로(543)를 가지고 있다. 디지털 회로부(535)는, RF인터페이스(544), 제어 레지스터(545), 클록 콘트롤러(546), 인터페이스(547), 중앙처리 유닛(548), 랜덤 액세스 메모리(549), 판독전용 메모리(550)를 가지고 있다. 또한, 마이크로컴퓨터(532)의 동작에 필요한 전력으로서, 무선신호를 안테나 회로(533)가 수신하고, 정류회로(538)를 경과해서 정류된 전력이 축전부(551)에 충전된다. 축전부(551)는 세라믹 콘덴서나 전기이중층 콘덴서 등의 커패시터로 구성된다. 축전부(551)는 마이크로컴퓨터(532)와 일체 형성되어 있을 필요는 없고, 별도의 부품으로서 마이크로컴퓨터(532)를 구성하는 절연 표면을 가지는 기판에 부착되어 있으면 좋다.
이러한 구성의 마이크로컴퓨터(532)의 동작은 개략 아래와 같다. 안테나 회로(533)가 수신한 신호는 공진회로(536)에 의해 유도기전력이 생긴다. 입력된 신호는, 복조 회로(539)로 복조되어, 제어 명령이나 데이터 신호가 디지털 회로부(535)에 출력된다. 리셋트 회로(541)는, 디지털 회로부(535)를 리셋트해 초기화하는 신호를 생성한다. 예를 들면, 전원전압의 상승에 지연해서 상승하는 신호를 리셋트 신호로서 생성한다. 발진회로(542)는, 정전압회로(537)에 의해 생성되는 제어신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 로패스 필터로 형성되는 복조 회로(539)는, 예를 들면, 진폭변조(ASK)방식의 수신 신호의 진폭의 변동을 2치화한다. 변조 회로(540)는, 송신 데이터를 진폭변조(ASK)방식의 송신 신호의 진폭을 변동시켜서 송신한다. 변조 회로(540)은, 공진회로(536)의 공진 점을 변화시키는 것으로 통신신호의 진폭을 변화시키고 있다. 클록 콘트롤러(546)는, 전원전압 또는 중앙처리 유닛(548)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어신호를 생성하고 있다. 전원전압의 감시는 전원관리회로(543)가 행하고 있다.
안테나 회로(533)로부터 마이크로컴퓨터(532)에 입력된 신호는, 복조 회로(539)에서 복조된 후, RF인터페이스(544)에서 제어 코맨드나 데이터 등으로 분해된다. 제어 코맨드는 제어 레지스터(545)에 격납된다. 제어 코맨드에는 판독전용 메모리(550)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(549)에의 데이터의 기록, 중앙처리 유닛(548)에의 연산 명령 등이 포함되어 있다. 중앙처리 유닛(548)은, 인터페이스(547)를 거쳐서 판독전용 메모리(550), 랜덤 액세스 메모리(549), 제어 레지스터(545)에 액세스한다. 인터페이스(547)는, 중앙처리 유닛(548)이 요구하는 어드레스로부터, 판독전용 메모리(550), 랜덤 액세스 메모리(549), 제어 레지스터(545) 중 어느 한쪽에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
중앙처리 유닛(548)의 연산방식은, 판독전용 메모리(550)에 OS(오퍼레이팅 시스템)을 기억시켜 두고, 기동과 함께 프로그램을 판독해 실행하는 방식을 채용할 수 있다. 또한, 전용 회로로 연산 회로를 구성하고, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산 회로로 일부의 처리를 행하고, 나머지의 연산을 프로그램을 사용해서 중앙처리 유닛(548)이 실행하는 방식을 적용할 수 있다.
도22는, 상기와 같은 구성을 가지는 본 실시예에 따른 마이크로컴퓨터의 외관을 나타낸다. 베이스 기판(200)에 복수의 SOI층이 설치되고, 그것에 의해 n형 MISFET 및 p형 MISFET가 형성되는 소자형성층(252)을 가지고 있다. 소자형성층(252)은, 도21에 있어서의 아날로그 회로부(534) 및 디지털 회로부(535)를 형성한다. 안테나(253)는 베이스 기판(200) 위에 설치된다. 또한, 이 안테나(253) 대신에 안테나 접속 단자를 형성해도 된다. 도22에서 나타내는 안테나(253)는 자계형의 스파이럴 안테나를 나타내지만, 전계형의 안테나로서 다이폴안테나 등과 조합해도 좋다.
도25는, 도22에서 나타내는 마이크로컴퓨터의 주요부를 나타내고, 단면구조를 모식적으로 보이고 있다. 베이스 기판(200)상의 SOI층 203a 및 SOI층 203b에 의해 n형 MISFET 및 p형 MISFET가 형성되어 있다. 제2의 층간절연층(227)보다도 하층의 구성은 도12와 같으므로 설명은 생략한다.
제3의 배선층(230) 위에는 제3의 층간절연층(254), 제4의 층간절연층(255)이 형성되어 있다. 제3의 층간절연층(254)은 산화 실리콘막, 제4의 층간절연층(255)은 질화 실리콘막으로 형성하고, 듀얼 다마신에 의해 홈 폭이 다른 통로를 형성하고 있다. 그 개구부에 질화 탄타르 등의 배리어 메탈(256)을 형성하고, 동 도금에 의해 동배선(257)을 형성하고 있다. 한층 더, 제5의 층간절연층(258), 제6의 층간절연층(259)을 형성하고, 배리어 메탈 (260) 및 동 도금에 의한 동배선(261)을 설치한다. 안테나(253)는 제7의 층간절연층(262) 위에 설치된다. 시드층(263)은 안테나(253)를 동 도금법으로 형성하는 경우에 설치된다. 안테나(253)는 스퍼터링에 의해 알루미늄 등의 도전막을 퇴적하고, 그것을 포토리소그래피법으로 안테나 형상으로 가공해도 좋다.
이러한 마이크로컴퓨터는, 베이스 기판(200)으로서 대면적의 유리 기판을 사용함으로써 생산성을 향상시킬 수 있다. 예를 들면, 시장에 유통하고 있는 제4세대의 액정 패널은 730mm × 920mm이며, 면적은 671600mm2이므로, 칩의 마진을 무시하는 경우라도, 2mm 정사각형의 칩을 잘라내는 경우에는 대충 계산하여도 34만개의 칩을 추출할 수 있다. 또한, 1mm 정사각형의 칩에서는, 대충 계산하여 67만개의 칩을, 0.4mm정사각형에서는 400만개의 칩을 추출할 수 있다. 유리 기판 두께는 0.4∼0.7mm이며, SOI층을 고정하는 면과 반대측의 면에 보호 필름을 붙이면 0.1∼0.3mm정도까지 얇게 하는 것도 가능하다.
본 실시예는, 본드 웨이퍼로부터 단결정 반도체층을 전치할 때, 단결정 반도체 기판을 선택적으로 에칭(홈 가공이라고도 한다)하고, 제작하는 반도체소자의 크기로 복수로 분할된 단결정 반도체층을, 이종기판(베이스 기판)에 전치한다. 따라서, 베이스 기판(200)에는, 상기 마이크로컴퓨터를 구성하는 SOI층으로서, 복수의 섬 형상의 단결정 반도체층(SOI층)을 형성할 수 있다. 미리, 소자 사이즈의 단결정 반도체층에 가공해서 전치하기 위해서, 단결정 반도체층 단위로 베이스 기판에 전치할 수 있고, 단결정 반도체 기판의 크기나 형상에 제한을 받지 않는다. 그 때문에, 대형의 베이스 기판에의 단결정 반도체층의 전치를 보다 효율적으로 행할 수 있다. 또한, 소자분리영역도 형성하지 않고 좋기 때문에, 제작 공정을 간략화 할 수 있다.
또한, 본 발명에서는, 베이스 기판 위에 형성된 SOI층에 대하여, 에칭을 행하고, SOI층의 형상을 가공, 수정해 정밀하게 제어한다. 이에 따라 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전치시의 접합 공정에 의한 위치 어긋남등에 의한 SOI층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
따라서, 본 발명을 사용한 본 실시예에 의해, 베이스 기판에 원하는 형상의 복수의 단결정 반도체층(SOI층)을, 수율 좋게 형성할 수 있다. 따라서, 대면적 기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 가지는 반도체장치인 본 실시예의 마이크로컴퓨터를 고 스루풋으로 생산성 좋게 제작할 수 있다.
(실시예9)
본 발명의 반도체장치의 적용 범위는 매우 넓고, 넓은 분야의 전자기기에 사용하는 것이 가능하다.
본 발명을 사용해서 형성된 반도체장치인 기억장치 등은, 메모리를 구비한 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면, 실시예3 내지 5 등의 불휘발성 반도체 기억장치를 적용한 전자기기로서, 비디오카메라, 디지털 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 콤포넌트 등), 컴퓨터, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 DVD(digital versatile disc)등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치)등을 들 수 있다. 본 실시예에서는, 그것들 전자기기의 구체적인 예를 도24에 나타낸다.
도24a, b는, 디지털 카메라를 보이고 있다. 도24b는, 도24a의 뒷측을 도시한 도면이다. 이 디지털 카메라는, 케이싱(2511), 표시부(2512), 렌즈(2513), 조작 키(2514), 셔터 버튼(2515) 등을 가진다. 또한, 탈착가능한 메모리(2516)를 구비하고 있고, 해당 디지털 카메라로 촬영한 데이터를 메모리(2516)에 기억시켜 두는 구성으로 되어 있다. 본 발명을 사용해서 형성된 반도체장치인 불휘발성 반도체 기억장치 등은 해당 메모리(2516)에 적용할 수 있다.
또한, 도24c는, 휴대전화를 나타내고 있고, 휴대 단말의 하나의 대표 예다. 이 휴대 단말은, 케이싱(2521), 표시부(2522), 조작 키(2523) 등을 포함한다. 또한, 휴대전화는, 탈착 가능한 메모리(2525)를 구비하고 있고, 해당 휴대전화의 전화번호 등의 데이터, 영상, 음악 데이터 등을 메모리(2525)에 기억시켜 재생할 수 있다. 본 발명을 사용해서 형성된 반도체장치인 불휘발성 반도체 기억장치 등은 해당 메모리(2525)에 적용할 수 있다.
또한, 도24d는, 디지털 플레이어를 나타내고 있고, 오디오 장치의 하나의 대표예다. 도24d에 나타내는 디지털 플레이어는, 본체(2530), 표시부(2531), 메모 리(2532), 조작부(2533), 이어폰(2534) 등을 포함하고 있다. 또한, 이어폰(2534) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 메모리(2532)는, 본 발명을 사용해서 형성된 반도체장치인 불휘발성 반도체 기억장치 등을 사용할 수 있다. 예를 들면, 기록 용량이 20∼200기가바이트(GB)의 NAND형 불휘발성 메모리를 사용하고, 조작부(2533)를 조작 함에 의해, 영상이나 음성(음악)을 기록 및 재생할 수 있다. 또한, 표시부(2531)는 흑색의 배경으로 백색의 문자를 표시 함으로써 소비 전력을 억제할 수 있다. 이것은 휴대형의 오디오 장치에 있어서 특히 유효하다. 또한, 메모리(2532)에 설치된 불휘발성의 반도체 기억장치는, 탈착가능한 구성으로 해도 된다.
또한, 도24e는, 전자 북(전자 페이퍼라고도 한다)을 보이고 있다. 이 전자 북은, 본체(2541), 표시부(2542), 조작 키(2543), 메모리(2544)를 포함하고 있다. 또 모뎀이 본체(2541)에 내장되어 있어도 좋고, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 메모리(2544)는, 본 발명을 사용해서 형성된 반도체장치인 불휘발성 반도체 기억장치 등을 사용할 수 있다. 예를 들면, 기록 용량이 20∼200기가바이트(GB)의 NAND형 불휘발성 메모리를 사용하고, 조작 키(2543)를 조작 함에 의해, 영상이나 음성(음악)을 기록 및 재생할 수 있다. 또한, 메모리(2544)에 설치된 불휘발성 반도체 기억장치는, 탈착 가능한 구성으로 해도 된다.
이상과 같이, 본 발명은 넓은 분야의 전자기기에 사용하는 것이 가능하다.
(실시예10)
본 발명에 의해 프로세서 회로를 갖는 칩(이하, 프로세서 칩, 무선 칩, 무선 프로세서, 무선 메모리, 무선 태그라고도 부른다)으로서 기능하는 반도체장치를 형성할 수 있다. 본 발명의 반도체장치의 용도는 광범위에 걸쳐, 비접촉으로 대상물의 이력등의 정보를 명확히 하고, 생산·관리 등에 쓸모있게 하는 상품이면 어떤 것에도 적용할 수 있다. 예를 들면, 지폐, 동전, 유가 증권류, 증서류, 무기명채권류, 포장용 용기류, 서적류, 기록 매체, 신변 물건, 탈것류, 식품류, 의류, 보건용품류, 생활 용품류, 약품류 및 전자기기등에 설치해서 사용할 수 있다. 이것들의 예에 관해서 도23을 사용하여 설명한다.
지폐 및 동전이란, 시장에 유통하는 금전이고, 특정한 지역에서 화폐와 같이 통용하는 물건(금권), 기념 코인 등을 포함한다. 유가 증권류는, 수표, 증권, 약속 어음등을 가리키고, 프로세서 회로를 가지는 칩(190)을 설치할 수 있다(도23a 참조). 증서류란, 운전면허증, 주민표 등을 가리키고, 프로세서 회로를 가지는 칩(191)을 설치할 수 있다.(도23b 참조). 신변 물건이란, 가방, 안경 등을 가리키고, 프로세서 회로를 가지는 칩(197)을 설치할 수 있다(도23c 참조). 무기명채권류란, 우표, 쌀 쿠폰, 각종 상품권 등을 가리킨다. 포장용 용기류란, 도시락 등의 포장지, 패트병 등을 가리키고, 프로세서 회로를 가지는 칩(193)을 설치할 수 있다(도23d 참조). 서적류란, 서적, 책 등을 가리키고, 프로세서 회로를 가지는 칩(194)을 설치할 수 있다(도23e 참조). 기록 매체란, DVD소프트, 비디오테잎 등을 가리키고, 프로세서 회로를 가지는 칩(195)을 설치할 수 있다(도23f 참조). 탈것류란, 자전거 등의 차량, 선박 등을 가리키고, 프로세서 회로를 가지는 칩(196)을 설치할 수 있다(도23g 참조). 식품류란, 식료품, 음료 등을 가리킨다. 의류란, 의 복, 신발 등을 가리킨다. 보건용품류란, 의료기구, 건강기구 등을 가리킨다. 생활 용품류란, 가구, 조명 기구 등을 가리킨다. 약품류란, 의약품, 농약 등을 가리킨다. 전자기기란, 액정표시장치, EL표시장치, 텔레비전 장치(텔레비전 수상기, 박형 텔레비전 수상기), 휴대전화 등을 가리킨다.
이러한 반도체장치의 설치방법으로서는, 물품의 표면에 붙이거나, 또는 물품에 매립해서 설치한다. 예를 들면, 책의 경우는 종이에 매립하면 좋고, 유기수지로 이루어진 패키지이면 유기수지에 매립하면 좋다.
이와 같이, 포장용 용기류, 기록 매체, 신변 물건, 식품류, 의류, 생활 용품류, 전자기기 등에 반도체장치를 설치함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 꾀할 수 있다. 또 탈것류에 반도체장치를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한 동물등의 생물에게 매립함으로써, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들면, 가축 등의 생물에게 센서를 구비한 반도체장치를 매립하거나 또는 부착함으로써, 태어난 년이나 성별 또는 종류 등은 물론 체온 등의 건강 상태를 용이하게 관리하는 것이 가능해진다.
또한, 본 실시예는, 상기 실시예1 내지 9와 자유롭게 조합해서 행할 수 있다.
도 1은 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 2는 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 3은 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 4는 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 5는 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 6은 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 7은 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 8은 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 9는 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 10은 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 11은 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 12는 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 13은 본 발명의 반도체장치의 등가회로의 일례를 도시한 도면.
도 14는 본 발명의 반도체장치의 등가회로의 일례를 도시한 도면.
도 15는 본 발명의 반도체장치를 설명하는 평면도.
도 16은 본 발명의 반도체장치를 설명하는 단면도.
도 17은 본 발명의 반도체장치를 설명하는 평면도.
도 18은 본 발명의 반도체장치를 설명하는 단면도.
도 19는 본 발명의 반도체장치의 등가회로의 일례를 도시한 도면.
도 20은 본 발명의 반도체장치를 설명하는 블럭도.
도 21은 본 발명의 반도체장치를 설명하는 블럭도.
도 22는 본 발명의 반도체장치를 설명하는 사시도.
도 23은 본 발명의 반도체장치의 적용 예를 도시한 도면.
도 24는 본 발명이 적용되는 전자기기를 도시한 도면.
도 25는 본 발명의 반도체장치를 설명하는 단면도.
도 26은 반도체장치의 기록 동작을 설명하는 도면.
도 27은 반도체장치의 소거 및 판독 동작을 설명하는 도면.
도 28은 본 발명의 반도체장치의 제작 방법을 설명하는 도면.
도 29는 본 발명의 반도체장치의 제작 방법을 설명하는 도면.

Claims (37)

  1. 단결정 반도체 기판 위에, 복수의 제1의 단결정 반도체층과, 수소 및 희가스 원소의 적어도 하나를 포함하되 상기 복수의 제1의 단결정 반도체층 각각과 상기 단결정 반도체 기판 사이에 각각 형성되는 복수의 분리층을 형성하고,
    절연표면을 갖는 기판과 상기 단결정 반도체 기판을 서로 접합하고,
    상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 상기 복수의 제1의 단결정 반도체층을 상기 단결정 반도체 기판과 분리시키고,
    상기 복수의 제1의 단결정 반도체층을 선택적으로 에칭하여, 복수의 제2의 단결정 반도체층을 형성하는, 반도체장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 복수의 분리층은, 상기 단결정 반도체 기판 위에 복수의 제1의 단결정 반도체층을 형성하기 전에 형성하는, 반도체장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 복수의 분리층은, 상기 단결정 반도체 기판 위에 복수의 제1의 단결정 반도체층을 형성한 후에 형성하는, 반도체장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 복수의 제2의 단결정 반도체층은, 복수의 크기를 갖는, 반도체장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 복수의 제1의 단결정 반도체층은, 상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 복수의 단결정 반도체 기판과 분리되는, 반도체장치의 제작 방법.
  6. 제 1 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 반도체 소자를 형성하는, 반도체장치의 제작 방법.
  7. 제 1 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 트랜지스터와 기억소 자를 형성하는, 반도체장치의 제작 방법.
  8. 제 1 항에 있어서,
    상기 분리공정을 가열처리에 의해 수행하는, 반도체장치의 제작 방법.
  9. 제 1 항에 있어서,
    상기 반도체장치는, 칩, 탈착 가능한 메모리, 카메라, 전화, 디지털 플레이어 및 전자서적으로 이루어진 그룹으로부터 선택된 하나인, 반도체장치의 제작 방법.
  10. 단결정 반도체 기판을 수소 및 희가스 이온 중 적어도 하나로 조사하여, 상기 단결정 반도체 기판의 표면으로부터 특정 깊이에 형성된 분리층을 형성하여서, 상기 분리층 위에 단결정 반도체막을 형성하고,
    상기 분리층과 상기 단결정 반도체막을 선택적으로 에칭하여, 복수의 제1의 단결정 반도체층을 형성하고,
    절연표면을 갖는 기판과 상기 단결정 반도체 기판을 서로 접합하고,
    상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 상 기 복수의 제1의 단결정 반도체층을 상기 단결정 반도체 기판과 분리시키고,
    상기 복수의 제1의 단결정 반도체층을 선택적으로 에칭하여, 복수의 제2의 단결정 반도체층을 형성하는, 반도체장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 복수의 제2의 단결정 반도체층은, 복수의 크기를 갖는, 반도체장치의 제작 방법.
  12. 제 10 항에 있어서,
    상기 복수의 제1의 단결정 반도체층은, 상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 복수의 단결정 반도체 기판과 분리되는, 반도체장치의 제작 방법.
  13. 제 10 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 반도체 소자를 형성하는, 반도체장치의 제작 방법.
  14. 제 10 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 트랜지스터와 기억소자를 형성하는, 반도체장치의 제작 방법.
  15. 제 10 항에 있어서,
    상기 분리공정을 가열처리에 의해 수행하는, 반도체장치의 제작 방법.
  16. 제 10 항에 있어서,
    상기 반도체장치는, 칩, 탈착 가능한 메모리, 카메라, 전화, 디지털 플레이어 및 전자서적으로 이루어진 그룹으로부터 선택된 하나인, 반도체장치의 제작 방법.
  17. 단결정 반도체 기판을 선택적으로 에칭하여, 상기 단결정 반도체 기판에 홈을 형성하고
    단결정 반도체 기판을 수소 및 희가스 이온 중 적어도 하나로 조사하여, 상기 단결정 반도체 기판의 표면으로부터 특정 깊이에 형성된 복수의 분리층을 형성 하여서, 상기 복수의 분리층 위에 복수의 제1의 단결정 반도체층을 형성하고,
    절연표면을 갖는 기판과 상기 단결정 반도체 기판을 서로 접합하고,
    상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 상기 복수의 제1의 단결정 반도체층을 상기 단결정 반도체 기판과 분리시키고,
    상기 복수의 제1의 단결정 반도체층을 선택적으로 에칭하여, 복수의 제2의 단결정 반도체층을 형성하는, 반도체장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 복수의 제2의 단결정 반도체층은, 복수의 크기를 갖는, 반도체장치의 제작 방법.
  19. 제 17 항에 있어서,
    상기 복수의 제1의 단결정 반도체층은, 상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 복수의 단결정 반도체 기판과 분리되는, 반도체장치의 제작 방법.
  20. 제 17 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 반도체 소자를 형성하는, 반도체장치의 제작 방법.
  21. 제 17 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 트랜지스터와 기억소자를 형성하는, 반도체장치의 제작 방법.
  22. 제 17 항에 있어서,
    상기 분리공정을 가열처리에 의해 수행하는, 반도체장치의 제작 방법.
  23. 제 17 항에 있어서,
    상기 반도체장치는, 칩, 탈착 가능한 메모리, 카메라, 전화, 디지털 플레이어 및 전자서적으로 이루어진 그룹으로부터 선택된 하나인, 반도체장치의 제작 방법.
  24. 단결정 반도체 기판 위에 산화 실리콘막 및 질화 실리콘막을 형성하고,
    상기 단결정 반도체 기판을 수소 및 희가스 이온 중 적어도 하나로 조사하여, 상기 단결정 반도체 기판의 표면으로부터 특정 깊이에 형성된 분리층을 형성하여서, 상기 분리층 위에 단결정 반도체막을 형성하고,
    상기 산화 실리콘막 및 상기 질화 실리콘막을 선택적으로 에칭하여, 산화 실리콘층 및 질화 실리콘층을 형성하고,
    상기 질화 실리콘층을 마스크로서 사용하여 상기 분리층 및 상기 단결정 반도체막을 선택적으로 에칭하여, 복수의 제1의 단결정 반도체층을 형성하고,
    절연표면을 갖는 기판과 상기 단결정 반도체 기판을 서로 접합하고,
    상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 상기 복수의 제1의 단결정 반도체층을 상기 단결정 반도체 기판과 분리시키고,
    상기 복수의 제1의 단결정 반도체층을 선택적으로 에칭하여, 복수의 제2의 단결정 반도체층을 형성하는, 반도체장치의 제작 방법.
  25. 제 24 항에 있어서,
    상기 복수의 제2의 단결정 반도체층은, 복수의 크기를 갖는, 반도체장치의 제작 방법.
  26. 제 24 항에 있어서,
    상기 복수의 제1의 단결정 반도체층은, 상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 복수의 단결정 반도체 기판과 분리되는, 반도체장치의 제작 방법.
  27. 제 24 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 반도체 소자를 형성하는, 반도체장치의 제작 방법.
  28. 제 24 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 트랜지스터와 기억소자를 형성하는, 반도체장치의 제작 방법.
  29. 제 24 항에 있어서,
    상기 분리공정을 가열처리에 의해 수행하는, 반도체장치의 제작 방법.
  30. 제 24 항에 있어서,
    상기 반도체장치는, 칩, 탈착 가능한 메모리, 카메라, 전화, 디지털 플레이어 및 전자서적으로 이루어진 그룹으로부터 선택된 하나인, 반도체장치의 제작 방법.
  31. 단결정 반도체 기판 위에 산화 실리콘막 및 질화 실리콘막을 형성하고,
    상기 산화 실리콘막 및 상기 질화 실리콘막을 선택적으로 에칭하여, 산화 실리콘층 및 질화 실리콘층을 형성하고,
    상기 질화 실리콘층을 마스크로서 사용하여 상기 단결정 반도체 기판을 선택적으로 에칭하여, 상기 단결정 반도체 기판에 홈을 형성하고,
    상기 단결정 반도체 기판을 수소 및 희가스 이온 중 적어도 하나로 조사하여, 상기 단결정 반도체 기판의 표면으로부터 특정 깊이에 형성된 복수의 분리층을 형성하여서, 상기 복수의 분리층 각각의 위에 복수의 제2의 단결정 반도체층의 각각을 형성하고,
    절연표면을 갖는 기판과 상기 단결정 반도체 기판을 서로 접합하고,
    상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 상기 복수의 제1의 단결정 반도체층을 상기 단결정 반도체 기판과 분리시키고,
    상기 복수의 제1의 단결정 반도체층을 선택적으로 에칭하여, 복수의 제2의 단결정 반도체층을 형성하는, 반도체장치의 제작 방법.
  32. 제 31 항에 있어서,
    상기 복수의 제2의 단결정 반도체층은, 복수의 크기를 갖는, 반도체장치의 제작 방법.
  33. 제 31 항에 있어서,
    상기 복수의 제1의 단결정 반도체층은, 상기 기판의 절연표면 위에 상기 복수의 제1의 단결정 반도체층이 남도록 복수의 단결정 반도체 기판과 분리되는, 반도체장치의 제작 방법.
  34. 제 31 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 반도체 소자를 형성하는, 반도체장치의 제작 방법.
  35. 제 31 항에 있어서,
    상기 복수의 제2의 단결정 반도체층을 사용하여 복수의 트랜지스터와 기억소자를 형성하는, 반도체장치의 제작 방법.
  36. 제 31 항에 있어서,
    상기 분리공정을 가열처리에 의해 수행하는, 반도체장치의 제작 방법.
  37. 제 31 항에 있어서,
    상기 반도체장치는, 칩, 탈착 가능한 메모리, 카메라, 전화, 디지털 플레이어 및 전자서적으로 이루어진 그룹으로부터 선택된 하나인, 반도체장치의 제작 방법.
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