KR20080087703A - 유기 전계 효과 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 도전체층/절연체층/반도체층 구조를 갖는 유기 전계 효과 트랜지스터에 있어서, 반도체층을 형성하는 물질이 유기 화합물이고, 절연체층을 형성하는 물질이 하기 화학식 1로 표시되는 단량체 및/또는 하기 화학식 2로 표시되는 단량체를 중합 또는 공중합하여 얻어지는 고분자 물질을 포함하여 이루어지는 것을 특징으로 하는 유기 전계 효과 트랜지스터에 관한 것이다.
<화학식 1>
CH2=CHCOO-(CH2)2-CN
<화학식 2>
CH2=C(CH3)COO-(CH2)2-CN
본 발명에 따르면, 도전체층/절연체층/반도체층 구조를 갖는 TFT에서 반도체층 및 절연체층 재료 둘 다를 유기 화합물로 하고, 추가로 절연체층을 형성하는 물질로서 수산기를 갖지 않는 고분자 물질을 이용함으로써, n형 트랜지스터 특성을 저하시키지 않고, 추가로 캐리어 이동도를 높일 수 있다.
유기 화합물, 유기 전계 효과 트랜지스터, 도전체층, 절연체층, 반도체층, 캐리어 이동도

Description

유기 전계 효과 트랜지스터 및 그의 제조 방법{Organic Field Effect Transistor and Making Method}
본 발명은 도전체층/절연체층/반도체층 구조를 갖는 유기 전계 효과 트랜지스터(OFET), 특히 액정 디스플레이에서의 OFET나 p형 및 n형 모두의 트랜지스터 특성을 나타내는 양극성 OFET 및 그의 제조 방법에 관한 것이다.
종래 형의 실리콘 반도체나 화합물 반도체를 이용한 박층 전계 효과 트랜지스터(TFT)는 일반적인 집적 회로뿐만 아니라 그 이용 분야를 확대하고 있다. 특히, 액정 디스플레이에서의 TFT의 사용은 상식화되어 있다. 또한, 최근 액정 디스플레이는 디스플레이의 대형화와 함께 정밀화도 진행되고 있고, 종래 이상으로 화소수에 대응하는 다수개의 TFT의 조립이 요구되고 있다.
그러나, 종래부터 이용되고 있는 통상의 금속계 반도체에서는 기판 상에 회로를 형성할 때, 포토레지스트 등에 의한 패턴화 및 에칭 등의 처리로부터, 화면 상에 형성되는 TFT에 약간의 결함이 발생하는 것을 피할 수 없었다. 또한, 이들 처리에 의해 TFT의 제조 비용을 줄이기에는 일정한 한계가 있었다. 다른 박형 디스플레이, 즉 플라즈마 디스플레이, 유기 EL 디스플레이에서도 TFT를 이용하는 경 우에는 마찬가지라고 할 수 있다.
또한, 최근 대면적 및 정밀화 경향은 제조 TFT 결함의 확률을 높이는 경향이 되어, 이 TFT 결함을 최소한으로 하는 방법이 강하게 요망되고 있다.
또한, 포토레지스트 등에 의한 패턴화 및 에칭 등의 처리를 행하기 때문에, 제작 비용을 감소하는 것에 한계가 있다.
한편, 금속층/절연체층/반도체 구조(MIS) 구조를 갖는 TFT에 있어서 절연체 및 반도체의 재료를 유기물로 하는 시도가 이루어지고 있지만, 유기 절연 재료에 관한 내용은 적다. 예를 들면, 일본 특허 공표 (평)5-508745호 공보(특허 문헌 1)에서는, 절연체층으로서 비유전율 5 이상의 절연성 유기 고분자를 반도체층으로서 중량 평균 분자량 2,000 이하의 다공액 유기 화합물을 이용하여 제조한 디바이스가 전계 효과를 나타내고, 그 이동도가 10-2 ㎠V-1s-1 정도인 것이 기재되어 있다. 그러나, 유기 반도체 재료로서 α-섹시티에닐을 이용하여 증착에 의해 반도체층을 형성하기 때문에, 포토레지스트 등에 의한 패턴화 및 에칭 등의 처리가 필요해지고, 비용의 감소가 도모되지 않는다.
또한, 유기 절연 재료에 관해서, 예를 들면 상기 특허 문헌 1 및 일본 특허 공개 제2005-72528호 공보(특허 문헌 2)에, 폴리비닐알코올 및 시아노에틸풀루란의 예시가 있지만, 이들 물질은 분자 내에 수산기를 갖는 구조이다. 게이트 절연막 재료에 수산기가 존재하면, 유기 반도체층과의 계면 근방에서 수산기가 전자를 트랩하여, n형 트랜지스터 특성을 나타내지 않거나, 또는 나타내었다고 해도 캐리어 이동도가 낮다는 결점을 갖는 것이었다.
종래 형의 실리콘 반도체나 화합물 반도체를 이용한 TFT를 적용한 새로운 용도가 증가하기 시작하여, 보다 저렴한 것이나 굴곡 가능한 디바이스의 요구가 증대되고 있다. 이에 대응하기 위해, 저비용, 유연성 등 다양한 기능성을 디바이스에 응용 가능하기 때문에 유기 반도체에 관한 연구가 활발히 행해지고 있다. 이 실용화에 의해 프린터가능한 집적 회로나 전자 페이퍼 등의 실현이 예상되고 있지만, 대부분의 유기 반도체가 p형의 거동을 나타내고, n형의 거동을 나타내는 것은 C60 등, 매우 적은 물질밖에 없다.
n형 유기 반도체는 p-n 결합(junction)을 비롯한 유기 전자 디바이스의 실현에 매우 중요한 물질이다.
유기 반도체가 일반적으로 p형으로부터 n형에의 극성 반전을 나타내지 않는 것은 실리콘 반도체에 비하여 밴드갭이 크기 때문에, 많은 게이트 전압을 가해 밴드를 구부려도 반전층이 형성되지 않기 때문이다. 반전층을 형성하기 위해서는, 게이트 절연막과 유기 반도체의 계면에 많은 캐리어를 유기시키면 되지만, 종래의 게이트 절연막을 이용하는 경우는 고게이트 전압에 의해 절연 파괴를 일으켜, 극성 반전을 일으키는 데 충분한 캐리어량을 유기하는 것은 곤란하였다.
예를 들면, 절연막으로서 고내전압·고유전율·저누설 전류를 갖는 산화알루미늄 박막을 유기 반도체로서 단결정을 사용하는 것이 제안되어 있다(비특허 문헌 1: Appl, Phys. Lett, Vol. 85, p 3899(2004)). 이는 유기 반도체로서 단결정을 이용함으로써, 반도체 박막에서의 그레인이나 트랩 준위에 의한 영향을 없앨 수 있 기 때문에, 고이동도가 얻어지는 것을 기대할 수 있다고 한다. 그러나, 산화물 절연체는 박막화하기 쉽고, 유전율이 높다는 이점이 있는 반면, 산소 결손이 반드시 존재하고, 내전압이 낮아진다.
한편, 일본 특허 공개 제2006-303453호 공보(특허 문헌 3)에는, 절연체층 재료로서 특정한 유기 고분자, 특히 시아노에틸풀루란을 이용하는 양극성 OFET가 기재되어 있다. 그러나, 통상 상태에서 p형의 거동을 나타내지만, n형의 거동을 발현시키기 위해서는, 그 고분자 화합물의 항전계 이상에서 내전압 이하의 전압을 소스 및 게이트 전극 사이에 인가하는 폴링 처리를 행할 필요가 있었다.
[특허 문헌 1] 일본 특허 공표 (평)5-508745호 공보
[특허 문헌 2] 일본 특허 공개 제2005-72528호 공보
[특허 문헌 3] 일본 특허 공개 제2006-303453호 공보
[비특허 문헌 1] Appl, Phys. Lett, Vol. 85, p3899(2004)
본 발명은 상기 사정을 감안하여 이루어진 것으로, 도전체층/절연체층/반도체층 구조의 반도체층 및 절연체층의 재료로서 유기물 재료를 이용한 OFET에 있어서, 종래보다도 캐리어 이동도가 높은 OFET 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 특별한 처리를 하지 않고 p형 및 n형 모두의 트랜지스터 특성을 나타내는 양극성 OFET 및 그의 제조 방법을 제공하는 것을 다른 목적으로 한다.
본 발명자들은 상기 목적을 달성하기 위해서 예의 검토한 결과, n형 트랜지스터 특성을 저하시키는 원인이 절연체층을 형성하는 물질 중 수산기인 것을 발견하고, 절연체층을 형성하는 물질로서 큰 비유전율을 갖고, 수산기를 갖지 않는 고분자 물질을 이용함으로써, 종래보다도 캐리어 이동도가 높아지는 것을 발견하여 본 발명을 완성하기에 이르렀다.
또한, 이러한 고분자 물질을 이용함으로써, 폴링 처리를 행하지 않아도 동작 조건으로서 인가하는 게이트 전압의 극성을 변화시킬 뿐 특별한 처리를 하지 않고, 음의 전압을 인가한 경우는 통상의 p형 트랜지스터의 특성을, 양의 게이트 전압을 인가한 경우는 n형 트랜지스터의 특성을 나타내는, p형 및 n형 모두의 트랜지스터 특성을 나타내는 양극성 OFET가 비교적 간편한 방법으로 얻어지는 것을 발견하여 본 발명을 완성하기에 이르렀다.
따라서, 본 발명은 하기에 나타내는 유기 전계 효과 트랜지스터 및 그의 제조 방법을 제공한다.
청구항 1:
도전체층/절연체층/반도체층 구조를 갖는 유기 전계 효과 트랜지스터에 있어서, 반도체층을 형성하는 물질이 유기 화합물이고, 절연체층을 형성하는 물질이 하기 화학식 1로 표시되는 단량체 및/또는 하기 화학식 2로 표시되는 단량체를 중합 또는 공중합하여 얻어지는 고분자 물질을 포함하여 이루어지는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
CH2=CHCOO-(CH2)2-CN
CH2=C(CH3)COO-(CH2)2-CN
청구항 2:
제1항에 있어서, 상기 유기 전계 효과 트랜지스터가 p형, n형 모두의 트랜지스터 특성을 나타내는 양극성 유기 전계 효과 트랜지스터인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
청구항 3:
제1항 또는 제2항에 있어서, 상기 고분자 물질에서의 화학식 1 및 2의 몰 비율이 100:0 내지 50:50인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
청구항 4:
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체층을 형성하는 물질이 유기 용제에 용해 가능한 중량 평균 분자량이 2,000 초과 1,000,000 이하의 유기 화합물인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
청구항 5:
제4항에 있어서, 상기 반도체층을 형성하는 물질이 폴리티오펜류인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
청구항 6:
도전체층으로 이루어지는 게이트 전극 상에 상기 화학식 1로 표시되는 단량체 및/또는 상기 화학식 2로 표시되는 단량체를 중합 또는 공중합하여 얻어지는 고분자 물질을 유기 용제에 용해시킨 고분자 용액을 도착, 건조시켜 절연체층을 형성한 후, 반도체층을 적층하는 것을 특징으로 하는 유기 전계 효과 트랜지스터의 제조 방법.
본 발명에 따르면, 도전체층/절연체층/반도체층 구조를 갖는 TFT에 있어서, 반도체층 및 절연체층 재료를 모두 유기 화합물로 하고, 추가로 절연체층을 형성하는 물질로서 수산기를 갖지 않는 고분자 물질을 이용함으로써, n형 트랜지스터 특성을 저하시키지 않고, 추가로 캐리어 이동도를 높일 수 있다.
또한, 종래의 실리콘계 반도체 또는 무기계 반도체 및 절연체의 사용에서의 회로 형성 기술에서는 포토레지스트 등에 의한 패턴화 및 에칭 등의 처리를 필요로 하는 것에 대하여, 주로 용제 공정에서의 제조가 가능해지기 때문에, 잉크젯을 비롯한 인쇄 기술 등에 의해 용이하게 제조할 수 있고, 회로 상의 결함 확률을 감소시켜, 제조 비용의 저감을 도모하는 것이 가능해진다.
또한, 폴링 처리를 행하지 않아도 p형 및 n형 모두의 트랜지스터 특성을 나타내는 양극성 유기 전계 효과 트랜지스터를 얻을 수 있다. 이에 따라, p-n 접합, 인버터 회로 및 레이저에의 응용이 가능하다.
본 발명의 양극성 OFET는, 예를 들면 도 1에 도시된 바와 같이, SiO2 등의 기판 (1) 상에 게이트 전극이 되는 도전체층 (2)가 형성되고, 그 위에 절연체층 (3)이 형성되고, 추가로 그 위에 반도체층 (4)가 형성됨과 동시에, 이 반도체층 (4) 상에 소스 전극 (5) 및 드레인 전극 (6)이 형성된 것이다. 또한, 기판으로는 유리나 중합체 시트 등도 이용된다.
이 경우, 도전체층으로는 일반적인 ITO(산화인듐주석)막 또는 물리적 기상 증착법(Physical Vapor Deposition)이나 유기 금속 화학 기상 증착법(Metal Organic CVD: MOCVD)에 의한 Au, Cu, Al 등의 단독 금속 또는 Au/Ti, Cu/Ti, Al/Ti 등의 적층 금속을 사용할 수 있지만, 본 발명의 목적으로부터 인쇄에 의해 제조할 수 있는 것이 바람직하기 때문에, 실용상 문제가 없으면 도전성 페이스트의 사용이 바람직하다. 또한, 도전성 페이스트로는 케첸 블랙 등의 도전성 카본 블랙 페이스트류, 은 페이스트 등의 도전성 금속 페이스트를 들 수 있다.
또한, 반도체의 극성 반전이라는 현상은 반도체와 절연체의 밴드 얼라이먼트와 계면에 축적되는 전하량에 크게 의존하기 때문에, 극성 반전이라는 관점에서는 절연체의 특성이 보다 중요한 포인트가 된다. 따라서, 트랜지스터 동작을 나타내고, 계면에 거대한 전하를 축적할 수 있는 박막이 극성 반전을 하는 데에 요망되고 있었다.
따라서, 본 발명자들은 유기 절연체가 일반적으로 높은 내전압을 갖고, 저누설 전류를 나타내는 것에 착안하여, 검토를 행하였다. 절연막으로서의 산화알루미늄 박막에서 산소 결손을 피할 수 없다는 것은 상술한 바와 같다. 유기 화합물에도 분자의 결손이 존재하지만, 산화물의 산소 결손이 절연체의 전자 상태를 변경하는 것에 대하여, 유기 화합물에서는 분자 상에서의 결손이 전자 상태에 관여하지 않기 때문에 저누설 전류를 나타낸다. 그러나, 유기 절연체는 유전율이 낮기 때문에 계면에 다수개의 전하를 축적할 수 없다. 따라서, 본 발명자들은 더욱 검토를 진행시킨 결과, 절연체층을 형성하는 물질로서 고내전압과 고유전율을 갖는 수산기를 갖지 않는 특정한 고분자 화합물을 이용함으로써, p형 및 n형 모두의 트랜지스터 특성을 나타내는 양극성 OFET가 얻어지는 것을 발견한 것이다.
본 발명의 OFET에 있어서, 절연체층을 형성하는 물질은 하기 화학식 1로 표시되는 단량체 및/또는 하기 화학식 2로 표시되는 단량체를 중합 또는 공중합하여 얻어지는 고분자 화합물을 포함하는 것이다. 또한, 이 고분자 화합물은 유기 용제에 용해 가능하고, 바람직하게는 디메틸포름아미드를 용매로 하는 20 ℃에서의 20 질량％ 농도의 점도가 30 내지 8,000 mPa·s이다. 또한, 이 점도는 회전식 점도계 를 이용한 측정법에 의한 것이다.
<화학식 1>
CH2=CHCOO-(CH2)2-CN
<화학식 2>
CH2=C(CH3)COO-(CH2)2-CN
구체적으로는, 디메틸포름아미드 등의 용매에 용해하는 상기 화학식 1로 표시되는 단량체, 즉 2-시아노에틸아크릴레이트 및 상기 화학식 2로 표시되는 단량체, 즉 2-시아노에틸메타크릴레이트의 각 단독 중합물 및 이들 2종의 단량체의 공중합물이다.
이들 고분자 물질은 상기 단량체를 라디칼 중합 개시제를 이용하여 라디칼 중합함으로써 제조된다. 여기서 라디칼 중합 개시제로는 통상 이용되는 것이 좋지만, 예를 들면 2,2'-아조비스이소부티로니트릴, 2,2'-아조비스(2,4-디메틸발레로니트릴), 2,2'-아조비스-2-메틸부티로니트릴 등의 아조계나, 벤조일퍼옥시드 등의 과산화물계 촉매 등을 들 수 있다. 본 발명에 따른 고분자 물질은 그 분자 구조 중에 시아노기를 갖는 것이 필수이기 때문에, 특히 라디칼 중합 개시제로는 니트릴기를 갖는 아조계 중합 개시제가 바람직하다. 중합 개시제의 첨가량은 단량체 전량의 몰수에 대한 몰수비로서 0.005 내지 0.02가 바람직하다. 중합 개시제의 첨가량이 이것보다 지나치게 적으면 라디칼의 실활 등에 의해 중합이 충분히 진행되지 않는 경우가 있고, 지나치게 많으면 중합 반응의 제어가 곤란해질 뿐만 아니라, 얻어 지는 고분자 물질의 중합도가 매우 크고 용제에 불용이 되는 등, 그 후의 사용에 제공하는 것이 어려운 경우가 있다.
또한, 중합 반응을 제어하기 위해서, 라우릴머캅탄 등의 연쇄 이동제를 이용하는 것도 가능하다. 이 경우, 연쇄 이동제의 첨가량은 중합 개시제의 몰수에 대한 몰수비로서 0.05 내지 1.0이다. 연쇄 이동제의 첨가량이 이것보다 적으면, 개시제 첨가량에 의해서는 중합 반응의 제어가 곤란해지는 등의 문제점이 발생하는 경우가 있고, 이것보다 많으면 중합 반응이 충분히 진행되지 않는 경우가 있다.
중합 방법으로는 괴상 중합, 용액 중합, 현탁 중합, 유화 중합 등, 통상 일반적으로 알려져 있는 방법을 사용할 수 있다. 용액 중합의 경우의 중합 용매로는 아세톤, N,N'-디메틸포름아미드, 에스테르류, 에테르류 등이 예시되지만, 단량체를 용해시킬 수 있는 용매로, 중합 반응을 저해하지 않는 용매이면 특별히 한정되지 않는다. 중합 반응 후의 정제 공정을 고려하면 정출 용제와의 혼화성 및 물과의 혼화성이 있는 용매가 바람직하고, 이 점에서 아세톤, N,N'-디메틸포름아미드 등이 바람직하다.
또한, 중합 용매 중 단량체 농도도 특별히 제한되지 않지만, 중합 반응을 용액 중합으로서 행하는 경우, 중합 용매 중 단량체 농도가 너무 희박하면 중합 반응이 충분히 진행되지 않는 경우가 있기 때문에, 10 질량％ 이상이 바람직하다. 또한, 중합 용매를 사용하지 않는 경우는 괴상 중합이 된다.
상기 화학식 1의 2-시아노에틸아크릴레이트의 단독 중합물은 비유전율이 높고 연화 온도가 낮은 경향을 나타낸다. 한편, 상기 화학식 2의 2-시아노에틸메타 크릴레이트의 단독 중합물은 상기 화학식 1의 2-시아노에틸아크릴레이트의 단독 중합물에 비하여 비유전율이 낮고, 연화 온도가 높은 경향을 나타낸다. 비유전율에 관해서는, 단량체로서 상기 화학식 1의 2-시아노에틸아크릴레이트와 상기 화학식 2의 2-시아노에틸메타크릴레이트를 비교한 경우, 쌍극자기인 시아노에틸기의 분자 내 함량은 2-시아노에틸아크릴레이트가 2-시아노에틸메타크릴레이트보다 높게 된다. 한편, 연화 온도에 관해서는 아크릴레이트 단독 중합물과 메타크릴레이트 단독 중합물을 비교한 경우, 일반적으로 메타크릴레이트 단독 중합물이 높은 것은 주지된 사실이고, 이는 시아노에틸계 단량체의 중합물이어도 마찬가지이다.
본 발명의 OFET의 동작은 게이트에 전위가 인가되었을 때에 절연체층-반도체층의 계면에 본 발명의 절연체층을 형성하는 고분자 화합물이 갖는 쌍극자기인 시아노에틸기가 배향함으로써, 채널의 형성이 증장되는 것에 의한 것이라 생각된다. 이에 따라, 비유전율이 높은 것이 이동도 등의 성능이 높아진다고 생각된다. 또한, 연화 온도가 지나치게 낮으면 구동 중 온도 상승으로 절연체층이 유연해짐으로써 안정적인 성능을 나타내지 않는 경우가 있기 때문에, 절연체층을 형성하는 물질이 상기 화학식 1 및 2의 단량체의 공중합체의 경우, 상기 화학식 1과 2의 단량체의 몰비율은 100:0 내지 50:50, 특히 90:10 내지 50:50이 바람직하다. 화학식 2의 단량체의 몰 비율이 이것보다 많으면 연화 온도가 높아지고, 계면의 유연성이 손상되거나 비유전율이 저하되는 경우가 있다.
본 발명의 OFET에서 반도체층을 형성하는 물질은 유기 화합물이고, 구체적으로는 펜타센, 구리프탈로시아닌, 철프탈로시아닌 등의 금속 프탈로시아닌, α-섹시 티에닐 등의 저분자 화합물, 폴리티오펜류, 폴리피롤류, 폴리아닐린류, 폴리아세틸렌류, 폴리티에닐렌비닐렌류, 폴리페닐렌비닐렌류 등의 고분자 화합물을 들 수 있다. 한편, 고분자 화합물의 경우에는 유기 용제에 용해 가능한 GPC에 의한 폴리스티렌 환산 중량 평균 분자량이 2,000 초과 1,000,000 이하인 고분자 화합물이 바람직하고, 구체적으로는 폴리티오펜류, 폴리피롤류, 폴리아닐린류, 폴리아세틸렌류, 폴리티에닐렌비닐렌류, 폴리페닐렌비닐렌류 등을 들 수 있다. 유기 용제에의 가용성, 양호한 가공성 등의 관점을 고려하면, 특히 폴리(3-헥실티오펜) 등의 폴리티오펜류가 특히 바람직하다.
절연체층 상에 반도체층을 형성하는 경우, 반도체층을 형성하는 물질이 저분자 화합물이면 진공 증착 등의 일반적인 방법이 이용된다. 반도체층을 형성하는 유기 화합물이 저분자 화합물이거나 고분자 화합물이어도 유기 용제에 용해되는 성질을 갖는 경우는, 절연체층 상에 용액 도포·건조에 의한 적층을 행할 수 있지만, 이 경우는 절연체층이 용해되지 않는 유기 용매에 용해할 필요가 있다. 이는 적층에 의해 반도체층 및 절연체층을 형성하려고 하면, 일반적으로는 계면 상태가 불균일해진다고 생각되기 때문이다.
본 발명의 유기 전계 효과 트랜지스터의 제조 방법에는, 유기 절연막 상에 유기 반도체층을 증착에 의해 형성하는 방법이나, 유기 반도체 재료 및 유기 절연 재료 각각을 유기 용제에 용해시켜, 도착, 건조하는 방법을 들 수 있지만, 특히 후자의 방법이 간편하기 때문에 바람직하다. 이 경우, 절연체층을 구성하는 화합물을 용해시키는 유기 용매로는, 예를 들면 N-메틸-2-피롤리돈, N,N'-디메틸포름아미 드, 아세톤, 아세토니트릴, γ-부티로락톤 등이 사용된다. 한편, 반도체층을 구성하는 고분자 화합물을 용해하는 유기 용매로는, 예를 들면 클로로포름, 톨루엔, 헥산, 알코올류 등이 사용된다. 어느 경우에도 1종 또는 2종 이상을 혼합하여 사용할 수 있다.
구체적으로는, 도전체층으로 이루어지는 게이트 전극 상에 상기 화학식 1로 표시되는 단량체 및/또는 상기 화학식 2로 표시되는 단량체를 중합 또는 공중합하여 얻어지는 고분자 물질을 유기 용제에 용해시킨 고분자 용액을 도착, 건조시켜 절연체층을 형성한 후, 절연체층이 용해되지 않는 유기 용매에 반도체층을 형성하는 유기 화합물을 용해시킨 용액을 도착, 건조시켜 반도체층을 형성한다. 예를 들면, 유리 또는 일반적인 중합체 시트 등으로부터 선택된 기판 상에 게이트 전극이 되는 도전체층을 스퍼터링으로 형성하거나, 도전성 페이스트나 도전성 고분자 등을 스핀 코팅, 스크린 인쇄, 잉크젯 인쇄에 의해 도포, 건조하여 형성한다. 또한, 일반적으로 입수 가능한 ITO막이 부착된 유리를 이용할 수도 있다.
형성된 게이트 전극 상에 절연체층을 형성하는 물질을 유기 용매에 용해시킨 용액을 스핀 코팅, 스크린 인쇄, 잉크젯 인쇄에 의해 도포, 건조하여 절연체층을 형성한다.
그 후, 상기 절연성 고분자 화합물이 용해하지 않는 유기 용매에 반도체층을 형성하는 물질을 용해시킨 용액을 절연체층 상에 스핀 코팅, 스크린 인쇄, 잉크젯 인쇄에 의해 도포, 건조하여 반도체층을 제조한다. 또한, 이 때에 절연체층-반도체층간의 계면에서 반도체 분자를 배향시키기 위해서, 절연체층 표면에 공지된 러 빙 처리 등, 물리적 처리를 행할 수도 있다.
마지막으로, 반도체층 상에 소스 및 드레인 전극을 스퍼터링으로 형성하거나, 도전성 페이스트나 도전성 고분자 등을 스크린 인쇄, 잉크젯 인쇄에 의해 도포, 건조한다.
본 발명의 OFET는 도전체층으로 이루어지는 게이트 전극 상에 절연체층을 설치하고, 그 위에 반도체층을 형성하고, 추가로 반도체층 위에 소스 및 드레인 전극을 형성한 구조이다. 게이트에 전위가 부가됨으로써 전장을 형성하고, 전계 효과에 의해 절연체층 근방의 반도체 중에 전하를 일으키고, 반도체층 중에 도전성 영역, 소위 채널을 형성하는 것이다. 이는 절연체층과 반도체층의 계면 상태가 매우 중요하고, 그 계면이 평탄할수록 바람직하다는 것을 의미하고 있다.
또한, 절연체층의 두께는 0.2 내지 10 ㎛, 특히 0.5 내지 3 ㎛인 것이 바람직하고, 반도체층의 두께는 50 내지 300 nm, 특히 50 내지 100 nm인 것이 바람직하며, 도전체층의 두께는 30 내지 50 nm인 것이 바람직하지만, 이것으로 한정되는 것은 아니다.
본 발명의 유기 전계 효과 박층 트랜지스터가 양극성 유기 전계 효과 트랜지스터인 경우에는, 양의 게이트 전압을 인가했을 때 n형의 트랜지스터의 특성을 나타내고, 음의 게이트 전압을 인가했을 때, p형의 트랜지스터의 특성을 나타내는 것이다.
<실시예>
이하, 실시예 및 비교예를 들어 본 발명을 구체적으로 설명하지만, 본 발명 이 이들 실시예로 한정되는 것은 아니다.
[실시예 1]
냉각관 및 교반기를 갖는 3구 플라스크(500 ㎖)를 질소 치환한 후, 통상의 감압 증류법으로 증류한 2-시아노에틸아크릴레이트 단량체를 70 g 첨가하였다. 이어서, 중합 용매로서 탈수 처리를 행한 아세톤을 163 g, 단량체에 대한 몰수비가 0.01이 되도록 라디칼 개시제로서 2,2'-아조비스이소부티로니트릴을 첨가하고, 추가로 연쇄 이동제로서 0.001 몰의 라우릴머캅탄을 첨가하였다. 질소 도입관을 접속하고, 반응 온도 60 ℃에서 반응 시간 300 분의 조건으로 반응을 행하였다. 종료 후, 실온까지 냉각하고, 과잉량의 메탄올에 반응액을 석출시키고, 추가로 석출물을 아세톤에 용해시켜 과잉량의 메탄올로 석출하는 것을 수회 반복하였다. 그 후, 정제된 석출물을 건조하고, 디메틸포름아미드를 용매로 하는 20 ℃에서의 20 질량％의 점도가 305 mPa·s, 40 ℃/1 kHz의 비유전율이 약 11, 연화 온도가 약 30 ℃인 폴리(2-시아노에틸아크릴레이트) 약 63 g을 얻었다.
절연체층을 형성하는 물질로서 폴리(2-시아노에틸아크릴레이트)를, 반도체층을 형성하는 물질로서 구리프탈로시아닌(알드리치(ALDRICH)사 제조)을 이용하여, 하기에 나타내는 방법으로 유기 전계 효과 트랜지스터를 제조하여 평가하였다.
열 산화 실리콘 기판 상에 실온, 등압 10-4 Pa의 조건으로 RF 스퍼터법에 의해 Ti를 20 nm 증착하고, 이어서 Au를 60 nm 증착함으로써 게이트 전극을 제조하였다.
이어서, 게이트 전극 Au 표면 상에 폴리(2-시아노에틸아크릴레이트)의 N-메틸-2-피롤리돈 20 질량％ 용액을 0.2 ㎛ 멤브레인 필터로 여과한 후, 스핀 코팅하여 60 ℃에서 24 시간 동안 진공 가열 건조하여, 2 ㎛의 절연체층을 형성하였다. 이 절연막의 1 kHz에서의 정전 용량은 6 nF/㎠였다.
이어서, 구리프탈로시아닌을 이용하여 진공 증착법에 의해 막 두께가 70 nm인 반도체층을 제조하였다. X선 회절 측정한 바, 2θ=6.8°에 피크가 관측되고, 구리프탈로시아닌 박막이 α구조인 것을 알 수 있었다.
기판을 -20 ℃로 냉각하고, 반도체층에 메탈 마스크를 통해 등압 10-5 Pa 이하의 조건으로 RF 스퍼터법에 의해 Au를 20 nm 증착하였다. 소스·드레인 사이의 거리와 전극 폭은 각각 50 ㎛의 간격(도 1에서 L=50 ㎛), 4.0 mm 폭(도 1에서 W=4.0 mm)이었다.
제조한 전계 효과 트랜지스터의 전기 특성 평가는 1.3×10-3 Pa 이하의 진공·차광하에서 행하였다.
전류-전압(ISD-VSD) 특성을 실온(25 ℃)에서 측정한 바, 도 2와 같이 양의 게이트 전압을 인가하면 공핍층이 형성되기 때문에, 저게이트 전압에서는 전류값이 감소하지만, 고게이트 전압에서는 반전층이 형성되고, 전류값이 증가하는 n형의 특성을 나타내었다(도 2). 소스·드레인 전류-소스·드레인 전압 곡선의 채널 컨덕턴스로부터 이동도를 어림잡은 바, 전계 효과 이동도는 1.0×10-4 ㎠/Vs였다. 게이 트 절연막에 시아노에틸풀루란을 이용한 비교예 1에 나타내는 소자에서는, 단순히 전압을 인가한 것만으로는 n형의 트랜지스터 특성을 나타내지 않는다. 이 때문에 폴링 처리가 필요하고, 폴링 처리 후의 이동도와 비교하여도 본 발명에 나타내는 전계 효과 이동도는 약 100배 가까이 빠른 이동도가 얻어져, 전자 이동도의 극적인 향상이 보였다.
[실시예 2]
실시예 1에서 제조한 전계 효과 트랜지스터에 음의 게이트 전압을 인가하여, 전류-전압(ISD-VSD) 특성을 실온(25 ℃)에서 측정한 바, 도 3과 같이 게이트 전압의 증가와 함께 전류값이 증가하는 전형적인 p형의 트랜지스터 특성을 나타내었다(도 3(A)). 한편, 양의 게이트 전압을 인가한 경우에는 공핍층이 형성되기 때문에, 저게이트 전압에서는 전류값이 감소하지만, 고게이트 전압에서는 반전층이 형성되고, 전류값이 증가하는 n형의 특성을 나타내었다(도 3(B)). 구리프탈로시아닌층이 p형이고, 추가로 밴드갭이 1.5 eV로 크기 때문에, 다량의 전하를 축적하고 있음에도 불구하고, 약한 반전 상태라고 생각된다. 이 때문에, n형의 소스·드레인 전류값은 p형의 소스·드레인 전류값에 비하여 10분의 1(│Vg│=50 V일 때)로 작은 값을 나타낸다.
이어서, 소스·드레인 전류-소스·드레인 전압 곡선의 채널 컨덕턴스로부터 이동도(μ)를 어림잡았다. p형의 이동도는 1.0×10-3 ㎠/Vs이고, 산화 실리콘을 게이트 절연막으로 한 전계 효과 트랜지스터에서 얻어지는 값과 거의 동일한 정도였 다. 한편, n형에서의 전계 효과 이동도는 p형의 약 10분의 1의 1.0×10-4 ㎠/Vs였다.
게이트 절연막에 시아노에틸풀루란을 이용한 비교예 1에 나타내는 소자에서는 n형의 트랜지스터 특성을 얻기 위해서 폴링 처리가 필요하고, 폴링 처리 후의 이동도와 비교하여도, 본 발명에서 나타내는 n형에서의 전계 효과 이동도는 약 100배 가까이 빠른 이동도가 얻어지고, 전자 이동도가 극적인 향상이 보였다. 또한, │VSD│=50 V에서의 p형, n형의 온/오프(On/Off)비는 모두 100 정도이고, VT는 각각 -44 V, 73 V였다.
[실시예 3]
2-시아노에틸아크릴레이트 단량체를 단독으로 사용하는 대신에 2-시아노에틸아크릴레이트 단량체와 2-시아노에틸메타크릴레이트 단량체를 이용하여 실시예 1과 동일하게 조작하고, 절연체층을 형성하는 물질로서, 2-시아노에틸아크릴레이트 단량체와 2-시아노에틸메타크릴레이트 단량체의 몰비가 50:50인 공중합체를 얻었다. 이 공중합체는 디메틸포름아미드를 용매로 하는 20 ℃에서의 20 질량％의 점도가 332 mPa·s, 40 ℃/1 kHz의 비유전율이 약 10, 유화 온도가 약 60 ℃였다.
얻어진 공중합체를 이용하여 실시예 1 및 실시예 2에 나타내는 방법과 동일한 방법으로 전계 효과 트랜지스터를 제조하여 특성 평가를 행한 바, 실시예 1 및 실시예 2와 마찬가지로 우수한 트랜지스터 특성을 나타내었다.
[실시예 4]
2-시아노에틸아크릴레이트 단량체를 단독으로 사용하는 대신에 2-시아노에틸아크릴레이트 단량체와 2-시아노에틸메타크릴레이트 단량체를 이용하여 실시예 1과 동일하게 조작하고, 절연체층을 형성하는 물질로서, 2-시아노에틸아크릴레이트 단량체와 2-시아노에틸메타크릴레이트 단량체의 몰비가 90:10인 공중합체를 얻었다. 이 공중합체는 디메틸포름아미드를 용매로 하는 20 ℃에서의 20 질량％의 점도가 321 mPa·s, 40 ℃/1 kHz의 비유전율이 약 11, 유화 온도가 약 40 ℃였다.
얻어진 공중합체를 이용하여 실시예 1 및 실시예 2에 나타내는 방법과 동일한 방법으로 전계 효과 트랜지스터를 제조하여 특성 평가를 행한 바, 실시예 1 및 실시예 2와 마찬가지로 우수한 트랜지스터 특성을 나타내었다.
[비교예 1]
절연체층을 형성하는 물질로서 시아노에틸기 치환율이 85.2 몰％인 시아노에틸풀루란(CyEPL, 신에츠 가가꾸 고교(주)제조, CR-S, 중량 평균 분자량: 49,000)을, 반도체층을 형성하는 물질로서 구리프탈로시아닌(알드리치사 제조)을 이용하여, 하기에 나타내는 방법으로 유기 전계 효과 트랜지스터를 제조하고, 평가하였다. 열 산화 실리콘 기판 상에 실온, 등압 10-4 Pa의 조건으로 RF 스퍼터법에 의해 Ti를 20 nm 증착하고, 이어서 Au를 60 nm 증착함으로써 게이트 전극을 제조하였다.
이어서, 게이트 전극 Au 표면 상에 시아노에틸풀루란의 N-메틸-2-피롤리돈 15 질량％ 용액을 0.2 ㎛ 멤브레인 필터로 여과한 후, 스핀 코팅하여 100 ℃에서 1 시간 동안 건조하고, 2 ㎛의 절연체층을 형성하였다. 이 절연막의 1 kHz에서의 정 전 용량은 17.7 nF/㎠였다.
이어서, 진공 증착법에 의해 막 두께가 70 nm인 구리프탈로시아닌막을 제조하였다. X선 회절 측정한 바, 2θ=6.8°에 피크가 관측되고, 구리프탈로시아닌 박막이 α 구조인 것을 알 수 있었다.
이어서, 기판을 -20 ℃로 냉각하고, 반도체층에 메탈 마스크를 통해 등압 10-5 Pa 이하의 조건으로 RF 스퍼터법에 의해 Au를 300 nm 증착하였다. 소스·드레인 사이의 거리와 전극 폭은 각각 38 ㎛의 간격(도 1에서 L=38 ㎛), 3.9 mm 폭(도 1에서 W=3.9 mm)이었다.
제조한 전계 효과 트랜지스터의 전기 특성 평가는 1.3×10-3 Pa 이하의 진공·차광하에서 행하였다.
절연막에 폴링 처리를 행하지 않고, 전류-전압(ISD-VSD) 특성을 실온(25 ℃)에서 측정한 바, 도 4와 같이 양의 게이트 전압을 인가하면, 게이트 전압의 증가와 함께 소스·드레인 전류는 작아지고, 공핍층이 형성될 뿐이었다.
이어서, 큰 축적 전하량을 얻기 위해서, 항전계 이상의 소스·게이트 전압(│VSG│=20 V)을 2,000 초간 이상 인가하여 폴링 처리를 행한 후, 디바이스의 전류-전압(ISD-VSD) 특성을 실온에서 측정하였다. 양의 게이트 전압을 인가하면 공핍층이 형성되기 때문에, 저게이트 전압에서는 전류값이 감소하지만, 고게이트 전압에서는 반전층이 형성되고, 전류값이 증가하는 n형의 특성을 나타내었다. 실시예 1 과 동일하게 구한 전계 효과 이동도는 3.5×10-6 ㎠/Vs였다.
[비교예 2]
비교예 1에서 제조한 전계 효과 트랜지스터의 절연막에 폴링 처리를 행하지 않고, 전류-전압(ISD-VSD) 특성을 실온(25 ℃)에서 측정한 바, 음의 게이트 전압일 때에는 전형적인 p형의 성질을 나타내었다. 한편, 양의 게이트 전압일 때는 게이트 전압의 증가와 함께 소스·드레인 전류는 작아지고, 공핍층이 형성될 뿐이었다.
이어서, 큰 축적 전하량을 얻기 위해서, 항전계 이상의 소스·게이트 전압(│VSG│=20 V)을 2,000 초간 이상 인가하여 폴링 처리를 행한 후, 디바이스의 전류-전압(ISD-VSD) 특성을 실온에서 측정하였다. 도 5와 같이 음의 게이트 전압을 인가한 경우는 게이트 전압의 증가와 함께 전류값이 증가하는 전형적인 p형의 트랜지스터 특성을 나타내었다(도 5(A)). 한편, 양의 게이트 전압을 인가한 경우는, 게이트 전압을 인가하면 공핍화가 진행되고, 전류값이 감소하여 행해지지만, 20 V 이상이면 반전층이 형성되고, 전류값이 증가하는 n형의 특성을 나타내었다(도 5(B)). 구리프탈로시아닌층이 p형이고, 추가로 밴드갭이 1.5 eV로 크기 때문에, 다량의 전하를 축적하고 있음에도 불구하고, 약한 반전 상태라고 생각된다. 이 때문에, n형의 소스·드레인 전류값은 p형의 소스·드레인 전류값에 비하여 2,000분의 1(│Vg│=50 V일 때)로 작은 값을 나타낸다. 전계 효과 이동도는 통상 포화 전류값으로부터 구해지지만, 이 디바이스에서는 정전 용량이 Q=CV로 결정되지 않기 때문에, 소 스·드레인 전류-소스·드레인 전압 곡선의 채널 컨덕턴스로부터 이동도(∫)를 어림잡았다. VT는 소스·드레인 전류가 상승하는 역치 전압이고, ISD=(W/L)μ[P+C(VSG-VT)]VSD의 식을 이용하였다. p형의 이동도는 4.1×10-3 ㎠/Vs이고, 산화 실리콘을 게이트 절연막으로 한 전계 효과 트랜지스터에서 얻어지는 값과 거의 동일한 정도였다.
한편, n형에서의 전계 효과 이동도는 p형의 약 1,000분의 1의 3.5×10-6 ㎠/Vs였다. 또한, │VSD│=10 V에서의 p형, n형의 온/오프비는 각각 6×104, 70이고, VT는 각각 -0.1 V, 0.9 V였다.
[도 1] 본 발명의 OFET의 한 양태를 나타내는 사시도이다.
[도 2] 본 발명의 실시예 1의 OFET의 ISD-VSD 특성을 나타내는 그래프이다.
[도 3] 본 발명의 실시예 2의 OFET의 ISD-VSD 특성을 나타내는 그래프이다.
[도 4] 본 발명의 비교예 1의 OFET의 ISD-VSD 특성을 나타내는 그래프이다.
[도 5] 본 발명의 비교예 2의 OFET의 ISD-VSD 특성을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
1: 기판
2: 도전체층(게이트 전극)
3: 절연체층
4: 반도체층
5: 소스 전극
6: 드레인 전극

Claims (6)

  1. 도전체층/절연체층/반도체층 구조를 갖는 유기 전계 효과 트랜지스터에 있어서, 반도체층을 형성하는 물질이 유기 화합물이고, 절연체층을 형성하는 물질이 하기 화학식 1로 표시되는 단량체 및/또는 하기 화학식 2로 표시되는 단량체를 중합 또는 공중합하여 얻어지는 고분자 물질을 포함하여 이루어지는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
    <화학식 1>
    CH2=CHCOO-(CH2)2-CN
    <화학식 2>
    CH2=C(CH3)COO-(CH2)2-CN
  2. 제1항에 있어서, 상기 유기 전계 효과 트랜지스터가 p형, n형 모두의 트랜지스터 특성을 나타내는 양극성 유기 전계 효과 트랜지스터인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  3. 제1항 또는 제2항에 있어서, 상기 고분자 물질에서의 화학식 1 및 2의 몰 비율이 100:0 내지 50:50인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  4. 제1항 또는 제2항에 있어서, 상기 반도체층을 형성하는 물질이 유기 용제에 용해 가능한 중량 평균 분자량이 2,000 초과 1,000,000 이하의 유기 화합물인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  5. 제4항에 있어서, 상기 반도체층을 형성하는 물질이 폴리티오펜류인 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  6. 도전체층으로 이루어지는 게이트 전극 상에 하기 화학식 1로 표시되는 단량체 및/또는 하기 화학식 2로 표시되는 단량체를 중합 또는 공중합하여 얻어지는 고분자 물질을 유기 용제에 용해시킨 고분자 용액을 도착, 건조시켜 절연체층을 형성한 후, 반도체층을 적층하는 것을 특징으로 하는 유기 전계 효과 트랜지스터의 제조 방법.
    <화학식 1>
    CH2=CHCOO-(CH2)2-CN
    <화학식 2>
    CH2=C(CH3)COO-(CH2)2-CN
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