KR20080080997A - 홈으로 분리된 접촉 패드들을 갖는 박형화된 이미지 센서 - Google Patents

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Abstract

본 방법은 박형화된 기판 이미지 센서들, 특히 컬러 이미지 센서의 제조에 관한 것이다.
실리콘 기판의 전면으로부터 수행되는 제조 단계들, 그 다음, 그 전면의 이송 기판 상으로의 이송, 및 그 실리콘의 박형화 후, 접속 단자들이 후면에 의해 생성된다. 다수의 국부화된 접촉 구멍들은 박형화된 실리콘을 관통해 형성되고, 접속 단자의 위치에서, 이 구멍들은 전면 단계들 동안 형성된 제 1 도전성 레이어 (24) 를 노출시키며, 알루미늄 (42) 이 후면 상에 성막되어 실리콘과 접촉하고, 알루미늄은 개구들로 침투하며 제 1 레이어와 접촉하게 되고, 알루미늄은 접속 단자의 범위를 정하기 위해 식각되며, 마지막으로, 주변부 홈이 실리콘 레이어의 전체 두께를 관통하여 형성되고, 이 홈은 접속 단자를 완전히 에워싼다.
이미지 센서, 컬러 필터, 에피택셜 레이어

Description

홈으로 분리된 접촉 패드들을 갖는 박형화된 이미지 센서{THINNED IMAGE SENSOR HAVING TRENCH-ISOLATED CONTACT PADS}
본 발명은 박형화된 (thinned) 기판 이미지 센서들, 특히 컬러 이미지 센서들의 제조에 관한 것이다.
얇은 기판 이미지 센서는 센서가 매우 얇은 실리콘 레이어를 통해 후면에 의해 비추어질 수 있도록 함으로써 센서들의 비색 (比色) 성능 특성을 향상시키기 위해 고안되었고, 이러한 배열은, 그 기판 내에 광생성 (photogenerated) 광자들 및 전자들의 분산을 회피하는 수단을 제공하며, 따라서, 인접 이미지들의 픽셀들이 상이한 컬러들에 대응하기 때문에 비색을 크게 손상시킬 수 있는 이미지 크로스토크 (image crosstalk) 를 회피하는 수단을 제공한다.
박형화된 기판 상에 이미지 센서의 제조는 일반적으로 다음과 같은 단계들을 포함한다: 프로세스는 수백 마이크로미터의 두께를 가지고 10 또는 20 센티미터의 직경의 웨이퍼의 공업적 조작을 지원하는 실리콘 기판 (예를 들어, 고체 단결정체 또는 SOI (silicon on insulator) 기판) 으로 시작하고, 이 기판은, 센서의 능동 회로를 포함하게 될 에피택셜 (epitaxial) 레이어가 전면 상에 코팅된다. 이 에피택셜 레이어에서, 전면으로부터, 센서의 다양한 기능들 (이미지 캡쳐, 신호 프로세싱) 을 위해 필요한 전자 회로들이 생성된다. 그 다음, 이 기판은 상기 회 로들을 지지하는 기판의 전면에 의해 공업적 조작을 위한 충분한 두께의 이송 기판 (transfer substrate) 상으로 접착되고, 원래의 실리콘 기판은 수 마이크로미터의 두께로 박형화된다. 그 박형화의 결과 생성되는 매우 미세한 두께의 실리콘은 웨이퍼의 공업적 조작을 허용하지 않을 것이기 때문에 접착된 이송 기판이 필요한 것이다. 컬러 이미지 센서의 경우에서 이 미세한 두께는 센서의 비색 (colorimetric) 품질을 상당히 개선하는 기능을 하고, 후면 상에 성막된 (deposited) 착색된 필터들의 레이어를 통해, 그리고 에피택셜 실리콘의 매우 미세한 레이어를 통해, 센서는 후면에 의해 비추어지게 된다.
이 기술에서의 문제점들 중 한 가지는 센서를 위한 외부 전기 접속을 제공하기 위한 접촉 단자를 생성하는 것에 있다.
기존에 제안된 한 가지 해결책은, 전면 상에서 수행되는 프로세싱 단계에서 금속 접촉부를 제공하고, 그 후 박형화된 실리콘에서 후면으로부터 넓고 깊은 개구를 잘라 내어 이들 금속 접촉부를 노출시키는 것이다. 그 다음, 솔더 와이어가 이들 개구 안의 금속 접촉부에 솔더링될 수 있다. 하지만, 이는 종종 넓은 개구 (통상적으로 120 내지 180 마이크로미터의 폭) 의 제공을 필요로 한다. 그러면, 이러한 방식으로 형성된 단자들의 총 폭은 종래의 CMOS 전자 회로의 접촉 단자들에 대해 종래 제공된 폭 (통상적으로, 60 마이크로미터 폭의 단자로 충분하다) 보다 훨씬더 크다.
또한, 컬러 필터들이 센서 상으로 성막되기 전에 개구들이 만들어져야만 하므로, 이제, 이들 개구의 존재는 필터링 레이어들의 분포의 균일성을 무너뜨리며, 또한, 이들 필터링 레이어들의 성막은 개구 내에 잔류물들을 남길 것이고, 접속 와이어들의 솔더링을 보장하기 위해 이 잔류물들은 반드시 제거되어야하지만, 잔류물들은 쉽게 제거될 수 없다.
또 다른 해결책은, 전면을 프로세싱할 때, 즉, 이송 기판 상으로 이송하기 전에 개구들을 형성하는 것을 생각할 수 있을 것이고, 개구들은 박형화 후 잔류하는 전체 깊이를 관통해 접속 단자들의 위치에서 만들어지며, 이들 개구들의 바닥은 금속화된다. 이송 및 박형화 후, 금속화된 바닥은 박형화된 후면 상에서 액세스 가능하고, 또한 접속 단자를 구성하는데, 이 때, 동일 평면에서 개구의 바닥으로서가 아니라 출구면으로서 형성되는 것이다. 하지만, 이러한 방법은, 센서들을 지지하는 실리콘 홈 (trench) 들이 이러한 타입의 센서들 및 더욱 통상적인 회로들 (박형화되지 않은 기판) 모두가 생성되어야만 하는 공업적 생산으로 쉽게 삽입될 수 없다는 점에서 전형적인 CMOS 공업적 방법에서 통상적이지 않은 단계들을 필요로 한다.
공지의 방법들의 결점들을 회피하기 위해, 본 발명은 박형화된 실리콘 기판을 갖는 이미지 센서를 제조하는 신규한 방법을 제안하는데, 이 방법은, 실리콘 기판의 전면으로부터 수행되는 제조 단계들, 그 다음, 실리콘 기판의 전면의 이송 기판 상으로의 이송 단계, 그 다음, 실리콘 기판의 수 마이크로미터 두께 (통상적으로 3 내지 20 마이크로미터 사이) 로의 박형화 단계, 및 최종적으로 박형화된 실리콘 기판의 후면 상에서 수행되는 제조 단계들을 포함하고, 이 방법은, 상기 실리콘 기판의 후면으로부터 수행되는 제조 단계들이,
- 이미지 센서를 위한 외부 접속 단자의 형성을 위해 남겨진 표면 영역 상에, 박형화된 실리콘 기판을 관통하여 적어도 하나의 국부적인 접촉 개구를 식각하는 단계로서, 접촉 개구는 실리콘 기판의 전면으로부터 수행되는 제조 단계들 동안 형성된 제 1 도전성 레이어를 국부적으로 노출시키는, 상기 접촉 개구를 식각하는 단계;
- 접촉 개구의 실리콘과 접촉하여 박형화된 실리콘 기판의 후면 상에 제 2 도전성 레이어를 성막하는 단계로서, 제 2 도전성 레이어는 제 1 도전성 레이어와 접촉하는, 상기 제 2 도전성 레이어를 성막하는 단계;
- 접속 단자의 범위를 정하기 위해 제 2 도전성 레이어를 식각하는 단계; 및
- 박형화된 실리콘 기판의 전체 두께를 관통하여 박형화된 실리콘 기판 아래에 위치한 절연 레이어까지 뚫린 주변부 홈을 형성하는 단계로서, 주변부 홈은 접속 단자를 완전히 에워싸고, 주변부 홈의 바닥은 전체적으로 절연 레이어에 의해 형성되어, 접속 단자에 의해 덮여진 박형화된 실리콘의 섬을 형성하고, 이 박형화된 실리콘의 섬은 박형화된 실리콘의 섬 이외의 부분으로부터 주변부 홈에 의해 절연되는, 상기 주변부 홈을 형성하는 단계를 포함하는 것을 특징으로 한다.
주변부의 홈 때문에, 실리콘의 제 2 도전성 레이어를 절연하기 위해 절연 레이어를 이용할 필요가 없고, 제 2 도전성 레이어는 실리콘과 직접 접촉하여 성막될 수 있다.
그 다음, 와이어가 접속 단자의 일부분에 솔더링될 수 있다. 와이어가 솔더링되는 접속 단자의 일부분은 개구들을 갖지 않는 것이 바람직하다.
절연 평탄화 레이어는 홈을 연 후에 후면 상에 성막되는 것이 바람직하고, 개구가 이 레이어 내에 식각되어 접속 단자의 표면 영역의 일부를 열고, 이 개구로 와이어가 솔더링될 수 있다.
바람직하게는, 수 개의 국부적인 접촉 개구들이 박형화된 기판을 통해 제공되어 제 1 기저 도전성 레이어와 국부적으로 접촉하는 일련의 접촉부들을 형성한다.
홈은 제 2 도전성 레이어의 식각 후에 잘라 내는 것이 바람직하다.
본 발명의 다른 특성들 및 이점들은 첨부 도면을 참조하여 이하에서 설명한 상세한 설명을 통해 명백해질 것이다.
- 도 1 내지 도 8 은 본 발명의 방법의 주요한 연속적인 단계들을 나타낸다.
- 도 9 는 다수의 접촉 개구들을 구비한 접속 단자의 개괄적 구성의 평면도를 나타낸다.
도 1 은 표면 에피택셜 레이어 (12) 를 포함하는 실리콘 기판 (10) 을 나타내고, 표면 에피택셜 레이어 (12) 내에는 집적 회로의 능동 소자들, 특히 이미지 센서의 감광성 소자들이 생성될 것이다. 예를 들어 감광성 능동 매트릭스 및 주변 회로들을 포함하는, 센서의 전자 회로는 도전성 또는 반도전성 레이어들의 성막, 식각, 도핑, 상이한 절연을 포함하는 종래의 공정들에 의해 제조되고, 이들 모든 공정들은 기판의 전면, 즉 에피택셜 레이어가 위치되는 면으로부터 수행된다. 기판 (10) 은 고체 단결정 실리콘의 기판일 수도 있고, 실리콘 산화물의 미세한 층에 의해 기판으로부터 분리된 에피택셜 레이어를 포함하는 SOI 타입의 기판일 수 도 있다.
전면 상에, 도핑된 반도전성 영역들 (14) 을 갖는 에피택셜 레이어 (12), 에피택셜 레이어 (12) 위에 서로 절연 레이어들로부터 분리된 수 개의 레벨들의 중첩된 도전성 레이어들 (16, 18, 20) 이 개략적으로 나타내어져 있다. 도전성 레이어들은 회로의 기능성에 의해 지정되는 소망되는 패턴들에 따라 식각되고, 절연 레이어들을 관통해 도전성 비아들에 의해 서로 적절하게 연결될 수 있다. 비록 도면 부호 22 로 나타낸 부분이 도전성 레이어들과 절연 레이어들로 번갈아 연속적으로 성막되고 식각되기는 하지만, 이들을 서로 구분하지 않고 절연 레이어들은 전체적으로 도면 부호 22 로 표시된다.
따라서, 제조 단계의 끝에서 센서를 전체적으로 살펴 보면, 특히 상이한 도핑 패턴들을 포함하는 에피택셜 레이어 (12) 로 코팅된 실리콘 기판 (10), 이 에피택셜 레이어 그 자체는 절연 레이어 (22) 로 코팅되며, 절연 레이어 (22) 내에는 수 개의 식각된 도전성 레벨들이 내장된 형태로 나타난다. 특히 기판 상에 절연 평탄화 레이어가 성막될 수 있기 때문에 레이어 (22) 의 상부면은 평탄하다.
도전성 레이어들 중에서, 센서의 외부 접속을 위한 단자들에 대해 지리적으로 대응하는 영역들에 도전성 랜드 (land) (24) 들이 형성된 레이어 (16) 가 제공된다. 접속 단자들은 칩의 주변부가 아닌 곳 보다는 칩의 주변부에서 더욱 빈번하기 때문에, 도전성 랜드들 (24) 은 주로 칩의 주변부에 위치한다. 단자의 위치에서의 도전성 랜드 (24) 는 절연 레이어의 작은 두께에 의해 에피택셜 레이어 (12) 로부터 분리된다. 도전성 레이어 (16) 는 알루미늄으로 이루어질 수 있 다. 절연 레이어들은 주로 실리콘 산화물이지만, 레이어 (22) 에는 다른 절연 물질들이 존재할 수 있다. 도전성 랜드 (24) 는 (수 십 마이크로미터의 측면 치수를 가지고) 비교적 넓을 수 있고, 연속적 또는 개방 격자 구성을 가질 수 있으며, 단자들에 의해 운반되는 전류가 적다면 작은 치수 (수 마이크로미터) 일 수도 있다.
전면으로부터 필요한 프로세싱 동작을 거친 집적 회로는 이제 그 전면이 이송 기판 (30) 의 전면 상으로 접착된다. 이 동작은 실리콘 웨이퍼가 개별 칩들로 잘라진 후가 아니라 실리콘 웨이퍼 상에서 수행된다는 것에 유의할 필요가 있다. 접착 전에, 특히 이 접착이 접착 물질의 부가 없이 분자 접착에 의해 이루어지는 경우, 웨이퍼와 이송 기판이 서로 완벽하게 접착되는 것을 보장하기 위해 필요한 평탄화 동작이 수행된다.
그 다음, 접착 후, 기판 (10) 의 실리콘은 매우 작은 두께의 실리콘 잔류물만을 남기기 위해 기계적 화학적 연마 동작에 의해 그 후면에 의해 박형화되고, 에피택셜 레이어 (12) 만이 (또는 에피택셜 레이어보다 조금 더 많은 부분만이) 남게된다 (즉 수 마이크로미터). 도 2 는 뒤집어서 그 전면이 아래로 향하게 하여 이송 기판 (30) 의 위로 향한 전면 상으로 접착된 얇은 잔류 실리콘 레이어 (12) 를 나타낸다.
이송 기판 (30) 은 이제 웨이퍼에 대해 역학적 강도를 제공한다. 그 다음, 다양한 프로세싱 동작들, 특히 회로의 외부 접속을 위한 접속 단자들을 생성하기 위해 필요한 동작들이 (도 2 의 상부의) 에피택셜 레이어의 후면으로부터 수행 된다.
이를 위해, 접속 단자들에 전기적으로 연결되도록 의도된 도전성 랜드들 (24) 의 각각 위에 분포된 일련의 개구들 (40) 이 에피택셜 레이어 (12) 의 전체 두께를 관통해 열린다. 어떤 경우에는, 단일 개구 (40) 만으로 충분할 수도 있고, 모든 경우에, 개구들은 랜드 (24) 의 도전성 부분들 위에 위치한다. 도 3 은 랜드 (24) 및 이 랜드 위에 형성된 개구들 (40) 을 포함하는 집적 회로의 일부분의 도면을 나타낸다. 도면을 간단하게 하기 위해 소수의 국부적인 개구들만이 나타내어져 있다. 레이어 (12) 의 전체 두께를 관통해 이들 개구들을 식각한 후, 그 개구들의 바닥에 위치한 절연 레이어 (22) 의 부분들을 제거하여 도전성 랜드 (24) 를 노출시킴으로써 개구들이 완성된다.
그 다음, (예를 들어, 알루미늄의) 도전성 레이어 (42) 가 성막된다. 이하, (도전성 랜드 (24) 를 포함하는) 레이어 (16) 를 제 1 도전성 레이어라 부르고, 레이어 (42) 는 제 2 도전성 레이어라 부를 것이며, 이 제 2 도전성 레이어는 집적 회로를 위한 외부 접속 단자를 형성하는 것을 돕는다. 제 2 도전성 레이어 (42) 의 성막은 실리콘 표면 도핑 이송에 행해질 수 있다.
제 2 도전성 레이어 (42) 는 개구들을 채우고, 이들 개구들의 각각을 통해 랜드 (24) 를 형성하는 제 1 도전성 레이어와 접촉하게 된다 (도 4 참조).
이 성막 후, 제 2 도전성 레이어 (42) 가 식각되어 외부 접속 단자의 범위를 정하게 된다. 도 5 는 랜드 (24) 위에 분포된 개구들로 구멍이 난 (도면의 좌측 상의) 일부분 (44) 과, 나중에 접속 와이어를 솔더링하기 위한 (도면의 우측 상 의), 개구들로 구멍 나지 않은 또 다른 일부분 (46) 을 바람직하게 갖는 접속 단자의 개략도를 나타낸다. 개별 개구들이 충분히 작은 경우, 개구들의 규칙적인 분포를 포함하는 전체 표면 영역을 갖는 접속 단자를 갖는 것을 생각할 수도 있고, 그러면, 와이어는 개구들 (40) 에 의해 생성된 요철을 포함하는 금속 표면 영역 상에 솔더링되며, 그러면, 랜드 (24) 는 접속 단자 아래 위치한 표면 영역의 대부분 또는 전부를 점유하게 될 것이다.
도 6 은 주변부 홈 (48) 이 에피택셜 레이어의 전체 깊이를 관통하여 절연 레이어 (22) 까지 식각되어, 접속 단자를 완전히 에워싸는 단계를 나타낸다. 이 홈은 절연 레이어 (22) 에서 중단되어, 홈의 바닥은 전체적으로 절연 표면에 의해 형성된다.
도 7 에 나타낸 다음 단계는 반드시 필요한 것은 아니지만 바람직한 단계이다. 이 단계는 절연 보호 레이어 (50) 의 성막 및 도전성 접속 단자의 중앙 위에 이 레이어의 개방 (따라서, 개구들로 구멍 나지 않고 와이어의 솔더링을 위해 남겨진 부분이 제공되는 경우 주로 단자의 일부분 (46)) 을 포함한다. 절연 레이어 (50) 는 주변부 홈 (48) 을 채운다.
착색된 필터들의 성막 및 광식각 (photoetching) 의 종래 단계들은 나타내지 않았다.
마지막으로, 웨이퍼를 개별 칩들로 자른 후에, 최종 제조 단계는 접속 와이어 (60) 를 접속 단자의 금속 (42) 의 노출된 부분에 솔더링하는 단계를 포함할 것이다 (도 8 참조).
기저 레이어 (24) 를 갖는 다수의 접촉 구멍들을 갖고 또한 구멍들이 없는 부분을 갖는 접속 단자의 개략적인 모습이 도 9 에서 평면도로 나타내어져 있다. (수 마이크로미터의 직경 또는 측면 치수를 갖는) 작은 치수의 수 십개의 구멍들 이 바람직하게 제공되고, 하지만 전술한 바와 같이, 어떤 경우에는 단일 구멍으로 충분할 수도 있다.
따라서, 접속 단자는 접속 금속 (42) 을 성막하기 전에 개구들 (40) 의 측면들 상에 절연 레이어를 성막할 필요 없이 생성되었다. 금속 (42) 은 실리콘과 접촉하고, 그러나, 실리콘은 능동 회로를 포함하는 에피택셜 레이어의 나머지 부분으로부터 홈에 의해 절연되며, 따라서, 집적 회로의 외부 또는 집적 회로의 내부 중 어느 하나로부터 단자에 인가된 전위는 회로의 나머지 또는 다른 단자들에 영향을 미치지 않는다.
최종 보호 레이어 (50) 가 존재하든 않든 상관 없이, 필터링 레이어들의 확산 또는 수지의 확산은 접속 단말의 존재에 의해 방해받지 않는다. 이들은 보호 레이어 (50) 가 존재하는 경우 움푹 들어갔지만, 단자의 표면과 레이어 (50) 의 표면 간의 레벨 차이는 작다. 보호 레이어 (50) 가 존재하지 않는 경우, 금속에 의해 더욱 부분적으로 채워지는 개구들 (40) 은 (수 마이크로미터의 측면 또는 직경 치수를 갖는) 작은 치수의 것들이고, 확산을 방해하지 않는다. 또한, 접속 단자의 표면과 주위 표면 간에 오목하게 들어간 부분의 부재는 대략 50 내지 60 마이크로미터의 측면 치수에 대한 단자의 치수를 제한하는 것을 가능하게 하고, 집적 회로 칩의 상부 표면에 대해 금속 표면이 너무 깊지 않도록 하는 제한을 가능하 게 한다.
개구들 (40) 은 실리콘 상에서 화학적 식각에 의해 형성되는 것이 바람직하고, 그러면, 개구들은 경사진 측면을 갖고, 이 경사각은 실리콘의 자연 열개 (裂開) (natural cleavage) 평면들에 대응한다 (55°). 홈 (48) 은 수직 이방성 어택 (vertical anisotropic attack) (플라즈마 식각) 에 의해 식각되는 것이 바람직하고, 그 옆 측면들은 수직이다. 그 폭은 수 마이크로미터 (예를 들어 1 내지 3 마이크로미터) 일 수 있다. 홈 (48) 은 비록 이론적으로는 개구들 (40) 과 동시에 만들어지는 것이 가능하지만, 접속 단자의 범위를 정하기 위해 식각할 때 홈의 바닥으로부터 알루미늄을 제거하는 것이 어렵기 때문에, 레이어 (42) 가 성막될 때 홈 (48) 이 채워지지 않도록, 홈 (48) 은 개구들 (40) 과 동시에 만들어지지 않는다.

Claims (7)

  1. 실리콘 기판의 전면으로부터 수행되는 제조 단계들, 그 다음, 상기 실리콘 기판의 전면의 이송 기판 (transfer substrate) 상으로의 이송 단계, 그 다음, 상기 실리콘 기판의 수 마이크로미터 두께로의 박형화 단계, 및 최종적으로 상기 박형화된 (thinned) 실리콘 기판의 후면 상에서 수행되는 제조 단계들을 포함하는, 박형화된 실리콘 기판을 갖는 이미지 센서를 제조하는 방법으로서,
    상기 실리콘 기판의 후면 상에서 수행되는 제조 단계들은,
    - 상기 이미지 센서를 위한 외부 접속 단자의 형성을 위해 남겨진 표면 영역 상에, 상기 박형화된 실리콘 기판 (12) 을 관통하여 적어도 하나의 국부적인 접촉 개구 (40) 를 식각하는 단계로서, 상기 접촉 개구는 상기 실리콘 기판의 전면으로부터 수행되는 제조 단계들 동안 형성된 제 1 도전성 레이어 (24) 를 국부적으로 노출시키는, 상기 접촉 개구를 식각하는 단계;
    - 상기 접촉 개구의 실리콘과 접촉하여 상기 박형화된 실리콘 기판의 후면 상에 제 2 도전성 레이어 (42) 를 성막하는 단계로서, 상기 제 2 도전성 레이어는 상기 제 1 도전성 레이어 (24) 와 접촉하는, 상기 제 2 도전성 레이어를 성막하는 단계;
    - 접속 단자의 범위를 정하기 위해 상기 제 2 도전성 레이어를 식각하는 단계; 및
    - 상기 박형화된 실리콘 기판의 전체 두께를 관통하여 상기 박형화된 실리콘 기판 아래에 위치한 절연 레이어 (22) 까지 뚫린 주변부 홈 (48) 을 형성하는 단계로서, 상기 주변부 홈은 상기 접속 단자를 완전히 에워싸고, 상기 주변부 홈의 바닥은 전체적으로 상기 절연 레이어에 의해 형성되어, 상기 접속 단자에 의해 덮여지고, 상기 박형화된 실리콘의 나머지 부분으로부터 상기 주변부 홈에 의해 절연되는, 상기 박형화된 실리콘의 섬을 형성하는, 상기 주변부 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
  2. 제 1 항에 있어서,
    상기 접속 단자의 일부분에 와이어 (60) 가 솔더링되는 것을 특징으로 하는 이미지 센서 제조 방법.
  3. 제 2 항에 있어서,
    상기 와이어가 솔더링되는 상기 접속 단자의 일부분 (46) 은 국부적인 개구들을 갖지 않는 것을 특징으로 하는 이미지 센서 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 주변부 홈을 형성한 후에 상기 박형화된 실리콘 기판의 후면 상에 절연 보호 레이어 (50) 를 성막하고, 와이어가 솔더링되는 상기 접속 단자의 표면 영역의 일부분을 노출 (release) 시키기 위해 상기 절연 보호 레이어에 개구를 식각하는 것을 특징으로 하는 이미지 센서 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 국부적인 개구들은 화학적 식각에 의해 만들어지고, 상기 주변부 홈은 상기 제 2 도전성 레이어의 식각 후에 만들어지는 것을 특징으로 하는 이미지 센서 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 주변부 홈은 수직 이방성 어택 (vertical anisotropic attack) 에 의해 식각되는 것을 특징으로 하는 이미지 센서 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 박형화된 실리콘 기판을 관통하여 일련의 국부적인 개구들을 식각하고, 상기 일련의 국부적인 개구들은 상기 제 1 도전성 레이어 (24) 의 도전성 랜드 (land) 위에 분포되며, 상기 도전성 랜드는 집적 회로의 접속 단자에 전기적으로 연결되는 것을 특징으로 하는 이미지 센서 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2910707B1 (fr) * 2006-12-20 2009-06-12 E2V Semiconductors Soc Par Act Capteur d'image a haute densite d'integration
TWI388038B (zh) * 2009-07-23 2013-03-01 Ind Tech Res Inst 感測元件結構與製造方法
EP2913847B1 (en) * 2014-02-28 2018-04-18 LFoundry S.r.l. Method of fabricating a semiconductor device and semiconductor product

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2829291B1 (fr) 2001-08-31 2005-02-04 Atmel Grenoble Sa Procede de fabrication de capteur d'image couleur avec ouvertures de contact creusees avant amincissement
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JP4046069B2 (ja) * 2003-11-17 2008-02-13 ソニー株式会社 固体撮像素子及び固体撮像素子の製造方法
JP2005167090A (ja) * 2003-12-04 2005-06-23 Hamamatsu Photonics Kk 半導体受光素子及びその製造方法
JP4525129B2 (ja) * 2004-03-26 2010-08-18 ソニー株式会社 固体撮像素子とその製造方法、及び半導体集積回路装置とその製造方法

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