KR20080080571A - 대면적의 반도체-온-글래스 인슐레이터 - Google Patents

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키숄 피. 가드카리
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코닝 인코포레이티드
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Abstract

본 발명은 유리 기판 상에 반도체를 형성하는 방법 및 장치에 관한 것으로, 상기 방법은, 복수의 도너 반도체 웨이퍼의 각각의 첫 번째 표면과 유리 기판을 접촉시키는 단계; 전기분해를 이용하여 상기 복수의 도너 반도체 웨이퍼의 첫 번째 표면을 유리 기판에 결합시키는 단계; 상기 유리 기판에 결합된 각 박리층을 남겨두고 유리 기판으로부터 복수의 도너 반도체 웨이퍼를 분리시키는 단계; 및 상기 박리층의 노출된 표면상에 추가의 반도체 층을 증착시켜 상기 박리층의 두께를 증가시키는 단계를 포함한다.
반도체 웨이퍼, 유리 기판, 도너 반도체층, 광전 소자, 박리층, 전기분해

Description

대면적의 반도체-온-글래스 인슐레이터 {Large Area Semiconductor on Glass Insulator}
본원발명은 2005년 11월 22일에 미국특허출원된 제60/739,631호 및 2006년 9월 8일에 미국특허출원된 제11/517,908호의 우선권을 주장한다.
본 발명은 유리 또는 유리 세라믹 상에 반도체와 같은, 반도체-온-인슐레이터(semiconductor-on-insulator, SOI) 구조체 및 이의 제조방법에 관한 것이다.
오늘날까지, 반도체-온-인슐레이터 구조체에 통상적으로 사용된 반도체 물질은 실리콘이었다. 상기 구조체들은 상기 문헌에서 실리콘-온-인슐레이터 구조체로 언급되고, 상기 구조체에 약자 "SOI"로 기재되어 있다. 실리콘-온-인슐레이터 기술은 고성능 광전 분야(high performance photovoltaic application, 예를 들어 태양전지), 박막 트랜지스터 분야 및 활성 매트릭스 디스플레이와 같은 디스플레이에 있어서 매우 중요해진다. 공지의 실리콘-온-인슐레이터 웨이퍼는 절연물질에 있어서 실질적으로 박층의 단일의 결정 실리콘(일반적으로 0.1∼0.3마이크론의 두께지만, 경우에 따라서는 5마이크론의 두께)으로 이루어진다.
프리젠테이션의 용이성에 있어서, 후술하는 설명은 때때로 실리콘-온-인슐레이터 구조체와 관련될 것이다. 이 특정 형태의 반도체-온-인슐레이터 구조체에 대 한 설명은 본 발명의 설명을 돕기 위해 사용되며, 본 발명의 범위를 한정하지 않을 것이다. 여기서 일반적으로 상기 SOI의 약자는 실리콘-온-인슐레이터 구조체만을 한정하는 것이 아니라, 실리콘-온-인슐레이터를 포함하여 반도체-온-인슐레이터를 언급하기 위해 사용된다. 마찬가지로, SOG의 약자는 일반적으로 실리콘-온-글래스 구조체만을 한정하는 것이 아니라, 실리콘-온-글래스도 포함하여, 반도체-온-글래스를 언급하는데 사용된다. 또한, 상기 SOG 명칭은 실리콘-온-글래스-세라믹 구조체만에 한정되는 것이 아니라, 이를 포함하여 반도체-온-글래스-세라믹 구조체를 포함할 수 있다. 또한, 약자 SOI는 SOG 구조체를 포함한다.
SOI를 얻는 다양한 방법들은 기판에 격자 매치된 기판(lattice matched substrate)상에 에피택셜 성장(epitaxial growth)을 포함한다. 대안적인 공정은 SiO2의 산화물층이 성장되는 다른 실리콘 웨이퍼와 단일 결정 실리콘 웨이퍼를 결합시키는 단계, 계속하여 예를 들어 0.1 내지 0.3마이크론 층의 단일 결정 실리콘까지 아래로 상부 웨이퍼를 연마 또는 에칭단계를 포함한다. 다른 방법은, 산소 이온 주입의 경우에 Si에 의해 덮힌 실리콘 웨이퍼 내에 베리드된 산화물 층(buried oxide layer)을 형성하거나, 수소 이온의 주입의 경우에서와 같이 다른 Si 웨이퍼와 산화물 층을 결합시키기 위해 얇은 Si 층을 분리(박리)시키기 위해 수소 또는 산소 이온이 주입되는 이온-주입 방법을 포함한다.
전술한 두 방법은 비용 및/또는 결합 강도 및 내구성의 관점에서 만족스러운 구조체가 얻어지지 않는다. 수소 이온 주입을 수반하는 후자의 방법은 요구되는 주 입 에너지가 주입된 산소 이온 에너지의 50% 미만이고, 요구되는 도시지(dosage)가 2 정도의 낮은 배율이기 때문에 전술한 방법보다 관심과 잇점을 갖는다.
통상적으로 수소 이온 주입 방법에 의한 박리는 다음의 단계들로 이루어진다. 열 산화물 층은 단일의 결정 실리콘 웨이퍼상에서 성장된다. 그 후 수소 이온이 이 웨이퍼로 주입되어 하부표면의 플러우(flaw)를 생성한다. 상기 플러우가 생성되고 상기 도시지가 플러우 밀도를 결정하는 깊이에서 주입 에너지가 결정된다. 그러고나서, 이 웨이퍼를 서로 다른 실리콘 웨이퍼(지지 기판)에 접하도록 실온에 두어 임시 결합을 형성한다. 그 후 웨이퍼는 약 600℃에서 열처리되고 Si 웨이퍼로부터 박층의 실리콘을 분리시키는데 사용하기 위한 상기 하부 표면의 플러우가 성장된다. 그 후, 최종 제품은 약 1,000℃ 이상의 온도에서 가열되고 상기 지지 기판, 즉 비주입된 Si 웨이퍼에 대해 Si막과 SiO2 저층이 완전히 결합된다. 따라서, 이 공정은 사이에 산화물 절연체 층을 갖는 다른 실리콘 웨이퍼와 결합된 박막의 실리콘을 갖는 SOI 구조체를 형성한다.
SOI 구조체의 상업적인 적용분야에 있어서 비용문제도 중요한 요점이다. 오늘날까지, 전술한 방법 및 구조체의 주요한 부분이었던 비용문제는 Si 박막으로 피복된 산화물 층을 지지하는 실리콘 웨이퍼의 비용이었다. 즉, 비용의 주요 부분은 지지 기판이었다. 지지 기판으로서 석영의 사용이 다양한 특허들(예를 들어, 미국특허 제6,140,209호, 제6,211,041호, 제6,309,950호, 제6,323,108호, 제6,335,231호 및 제6,391,740호)에서 언급되어 있지만, 석영은 그 자체가 비교적 비싼 물질이 다. 지지 기판을 토의하는데 있어서, 일부 전술한 참고문헌에서 석영 유리, 유리 및 유리-세라믹이 언급되어 있다. 이 참고문헌들에서 언급된 다른 지지 기판 물질들은 다이아몬드, 사파이어, 실리콘 카바이드, 실리콘 나이트라이드, 세라믹, 금속 및 플라스틱을 포함한다.
미국특허 제5,374,564호에는 열공정을 이용하여 기판상에 단일 결정의 실리콘막을 얻기 위한 방법이 언급되어 있다. 평면을 갖는 반도체 물질의 웨이퍼는 다음의 단계들에 놓인다: (i) 기판의 본체를 구성하는 저부 영역 및 박막을 구성하는상부 영역을 의미하는 기체상 마이크로-기포들의 층을 생성하는 이온에 의해 웨이퍼의 전면의 충격에 의한 주입단계; (ⅱ)상기 웨이퍼의 평면과 적어도 하나의 단단한 물질층에 의해 구성된 경화제를 접촉시키는 단계; 및 (ⅲ)상기 웨이퍼와 경화제의 결추가의 도너 반도체를, 마이크로-기포들에 프레셔 이펙트(pressure effect)와, 기판의 본체와 박막 사이의 분리를 일으킬 수 있는 충분하고 이온 충격이 실시될 수 있는 온도에서 열처리하는 세 번째 단계: 고온의 단계로 인해, 이 공정은 더 낮은 비용의 유리 또는 유리 세라믹 기판을 가지고도 잘 수행되지 못한다.
미국 특허출원 제2004/0229444호에는 SOG 구조체를 제조하는 공정이 기재되어 있다. 상기 단계들은 (i) 실리콘 웨이퍼의 표면을 수소 이온 주입에 노출시켜 결합 표면을 생성하는 단계; (ⅱ) 상기 웨이퍼의 결합 표면을 유리 기판에 접촉하도록 이동시키는 단계; (ⅲ) 상기 웨이퍼 및 유리 기판에 압력, 온도 및 전압을 가하여 그내부에 결합을 촉진시키는 단계, 및 (ⅳ) 상온으로 상기 구조체를 냉각시켜 유리 기판과 실리콘 웨이퍼로부터의 실리콘 박층의 분리를 촉진시키는 단계를 포함 한다. 상기 미국 특허출원 제2004/0229444호에 언급된 SOI 형성기술은 유리 기판과 결합된 비교적 얇은 반도체층(예를 들어 약 1∼5㎛)을 얻게 됨을 보여주었다. 그러나, 상기 반도체 두께는 대부분의 분야에서는 충분할지라도, 다른 적용분야에서도 만족스러운 층두께라고는 할 수 없다.
또한, 대면적의 전자 또는 광전압 분야에 있어서, 상기 최종적인 SOG 구조체는 약 0.17㎡보다 크고, 바람직하게는 약 1㎡보다 커야 한다. 도너 반도체 웨이퍼의 재사용은 SOG 구조체, 특히 대면적 SOG 구조체를 제조하는데 비용면에 있어서 매우 중요한 요소이다. 도너 반도체의 재사용 - 이것은 현재 공정의 비용에 영향을 주는 우의적이고 제한적인 요소이다 - SOG 구조체를 생산하기 위해 결합 공정 동안 주어진 도너 반도체 웨이퍼가 얼마나 많은 횟수로 사용될 수 있는 가를 한정한다. 재사용의 요소는 주어진 유리 기판에 걸쳐서 횡적으로 배치된 별도의 반도체층 구조체를 이용하여 대면적 SOG가 제조될 때 더욱 중요하다. 이 공정에 있어서, 적어도 100회 정도 주어진 도너 반도체 웨이퍼를 재사용하는 것이 바람직하다.
발명의 요약
본 발명의 하나 또는 그 이상의 구체예에 따라서, 본 발명에 따른 방법 및 장치는, 복수의 도너 반도체 웨이퍼(a plurality of donor semiconductor wafer)의 각각의 첫 번째 표면과 유리 기판을 접촉시키는 단계; 전기분해(electrolysis)를 이용하여 상기 복수의 도너 반도체 웨이퍼의 첫 번째 표면을 유리 기판에 결합시키는 단계; 상기 유리 기판에 결합된 각 박리층을 남겨두고 유리 기판으로부터 복수의 도너 반도체 웨이퍼를 분리시키는 단계; 및 상기 박리층의 노출된 표면상에 추가의 반도체 층(further semiconductor layer)을 증착시켜 상기 박리층의 두께를 증가시키는 단계를 제공한다.
상기 추가의 반도체 층을 증착시키는 단계는 열 산화(thermal oxidation), 화학 증기 증착(chemical vapor deposition), 졸-겔(sol-gel), 및 스퍼터링(sputtering) 방법의 적어도 하나의 방법을 이용하여 박리층 상에 추가의 반도체 층을 증착시키는 단계를 포함한다. 상기 증착된 반도체 층은 적어도 1 ㎛의 두께, 약 1 내지 50 ㎛의 두께, 약 50 내지 100 ㎛의 두께, 또는 100 ㎛ 이상의 두께일 수 있다.
상기 인접한 박리층들 사이에서 적어도 약간의 공극들이 바람직하게 충전되어, 상기 유리 기판과 결합된 실질적으로 균일한 단일 결정 반도체층을 얻게 한다. 적어도 일부의 추가의 반도체 층들이 적어도 부분적으로 레터럴 에피택시를 통해 상기 공극들을 충전시키도록 하여, 상기 인접한 박리층들 사이의 공극들이 충전될 수 있다.
상기 복수의 박리층에 의해 피복되는 유리 기판의 면적이 적어도 0.15 ㎡이거나, 또는 그 이상, 예를 들어 적어도 1.0 ㎡일 수 있다.
상기 적어도 하나의 도너 반도체 웨이퍼 및 추가의 반도체 층은 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 비화 갈륨(GaAs), GaP 및 InP로 이루어진 군으로부터 선택된다.
상기 유리 기판은 유리 세라믹 기판일 수 있다.
상기 결합단계는, 적어도 하나의 유리 기판 및 반도체 웨이퍼를 가열하는 단계; 상기 유리 기판을 상기 도너 반도체 웨이퍼와 직접 또는 간접적으로 접촉시키기 위해 가압하는 단계; 및 상기 유리 기판과 도너 반도체 웨이퍼를 통해 볼티지 포텐셜(voltage potential)을 적용하여 결합을 유도하는 단계를 포함한다.
본 발명에 따른 하나 또는 그 이상의 구체예에 따라서, 상기 복수의 도너 반도체 웨이퍼의 각각의 첫 번째 표면은 유리 기판에 상기 도너 반도체 웨이퍼를 결합시키기 전에 도전성 캐리어 기판(conductive carrier substrate)에 결합될 수 있다. 그 후, 상기 도너 반도체 웨이퍼의 새롭게 노출된 각각의 두 번째 표면들은 연마될 수 있고, 상기 새롭게 노출된 두 번째 표면 아래 약해진 각 면적을 생성하기 위해 이온 주입을 수행하여 상기 각각의 박리층들을 생성할 수 있다. 이후로, 전기 분해를 통해 복수의 도너 반도체 웨이퍼의 두 번째 표면과 또 다른 유리 기판을 결합시키고, 상기 다른 유리 기판에 결합된 각 박리층을 남겨두고 분리시킬 수 있다. 그리고, 상기 박리층의 노출된 표면상에 추가의 반도체 층을 증착시켜 상기 박리층의 두께를 증가시킨다.
본 발명의 하나 또는 그 이상의 구체예에 따라서, 유리 기판 상에 반도체를 형성하는 방법은 상기 도너 반도체 층이 약 0.1㎡ 또는 그 이상이며, 시드 반도체 층상에 도너 반도체 층을 증착시키는 단계; 상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 접촉시키는 단계; 상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 전기분해를 통해 결합시키는 단계; 및 상기 유리 기판에 결합된 박리층을 남겨두고 유리 기판으로부터 상기 도너 반도체 층을 분리하는 단계;를 적어도 하나 포함한다.
본 발명에 따른 하나 또는 그 이상의 구체예에 따라, 유리 기판 상에 반도체를 형성하는 방법은, 기판의 약 0.1㎡ 또는 그 이상을 피복하기 위해 기판에 복수의 반도체 층을 결합시키는 단계; 상기 결합된 반도체 층들의 노출된 표면들 상에 도너 반도체 층을 증착시켜 이의 두께를 증가시키는 단계; 상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 접촉시키는 단계; 상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 전기분해를 통해 결합시키는 단계; 및 상기 유리 기판에 결합된 박리층을 남겨두고 유리 기판으로부터 상기 도너 반도체 층을 분리하는 단계;를 적어도 하나 포함한다.
본 발명에 따른 하나 또는 그 이상의 구체예에 따라, 유리 기판 상에 반도체를 형성하는 방법은, 기판의 약 0.1㎡ 또는 그 이상을 피복하기 위해 기판에 복수의 반도체 층을 결합시키는 단계; 상기 결합된 반도체 층들의 노출된 표면들 상에 도너 반도체 층을 증착시켜 이의 두께를 증가시키는 단계; 상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 접촉시키는 단계; 상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 전기분해를 통해 결합시키는 단계; 상기 유리 기판에 결합된 박리층을 남겨두고 유리 기판으로부터 상기 도너 반도체 층을 분리하는 단계; 상기 박리층의 노출된 표면 상에 추가의 도너 반도체 층을 증착시켜 이의 두께를 증가시키는 단계; 상기 박리층의 첫 번째 표면과 다른 유리 기판을 접촉시키는 단계; 상기 박리층의 첫 번째 표면과 유리 기판을 전기분해를 통해 결합시키는 단계; 및 상기 다른 유리 기판에 결합된 다른 박리층을 남겨두고 다른 유리 기판으로부터 상기 추가의 도너 반도체 층을 분리하는 단계;를 적어도 하나 포함한다.
바람직하게, 단일 결합 단계(single bonding step)에서 균일한 단일 결정 실리콘 막을 갖는 비교적 큰 유리 기판이 달성될 것이다. 본 발명의 다양한 구체예가 광전 분야에서 사용될 수 있으며, 이러한 분야에서 유리 기판의 크기는 일반적으로 1.0㎡보다 일반적으로 크기 때문이다. 본 발명의 다양한 구체예들은 큰 크기의 SOG 제품을 달성하기 위해 비용이 효과적인 공정을 제공하고, 상기 결합된 실리콘 층의 두께는 10∼100 마이크론 또는 그 이상과 같이, 비교적 크다.
이하, 본 발명에 대해 구체적으로 도면을 참고하여 설명할 것이다.
본 발명의 설명을 돕기 위해 도면을 참고하여 설명하지만, 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 하나 또는 그 이상의 구체예에 따라 SOI 장치의 구조체를 도시한 블록 다이아그램이다.
도 2∼3은 본 발명의 하나 또는 그 이상의 목적에 따라 SOI 구조체를 제조하도록 실시되는 적어도 일부의 공정단계를 도시한 흐름도이다.
도 4는 본 발명의 하나 또는 그 이상의 목적에 따라 SOI 구조체의 제조에 사용되는 중간 구조체의 개략도이다.
도 5는 본 발명의 하나 또는 그 이상의 목적에 따라 SOI 구조체의 제조에 사용되는 다른 중간 구조체의 개략도이다.
도 6은 본 발명의 하나 또는 그 이상의 목적에 따라 SOI 구조체의 제조에 사 용되는 그 이상의 다른 중간 구조체의 개략도이다.
도 7은 본 발명의 하나 또는 그 이상의 목적에 따라 SOI 구조체의 제조에 사용되는 그 이상의 다른 중간 구조체의 개략도이다.
도 8은 본 발명의 하나 또는 그 이상의 목적에 따라 SOI 구조체의 제조에 사용되는 그 이상의 다른 중간 구조체의 개략도이다.
도 9는 도 2의 흐름도에 따라 SOI 구조체의 투시도이다.
도 10∼13은 본 발명의 하나 또는 그 이상의 목적에 따라 SOI 구조체의 제조에 사용되는 그 이상의 다른 중간 구조체의 개략도이다.
도 14는 본 발명의 하나 또는 그 이상의 목적에 따라 광전 적용분야에 사용되는 SOG 구조체를 나타내는 개략도이다.
도 15∼17은 본 발명의 하나 또는 그 이상의 목적에 따라 복수의 SOI 구조체의 제조에 사용되는 그 이상의 다른 중간 구조체의 개략도이다.
도면과 관련하여, 같은 숫자는 같은 소자를 나타내며, 도 1에 본 발명의 하나 또는 그 이상의 구조체에 따라 SOG 구조체(100)가 도시되었다. 상기 SOG 구조체(100)는 바람직하게 유리 기판(102) 및 반도체 층(104)을 포함한다. 상기 SOG 구조체(100)는 박막 트랜지스터 장치를 제조하는데 연관된 적합한 용도를 갖는다. 예를 들어, 광전 소자, 집적 회로, 및 유기 광-방출 다이오드(OLED) 디스플레이 및 액체 결정 디스플레이(LCDs) 등의 디스플레이 분야.
상기 층(104)의 반도체 물질은 실질적으로 단일-결정 물질의 형태로 바람직 하다. 단어 "실질적으로"는 반도체 물질이 격자 결함 또는 적은 그레인 경계들과 같은, 적어도 일부 내부 또는 표면 결함들을 본래 또는 의도적으로 첨가되어 일반적으로 함유한다는 사실에 고려하여 층(104)을 설명하는데 사용된다. 또한, 단어 "실질적으로"는 특정 도펀트(dopant)가 벌크 반도체의 결정 구조체를 왜곡하거나 그렇지 않으면 영향을 미친다는 사실을 반영한다.
토론의 목적으로, 반도체 층(104)이 실리콘으로부터 제조된다고 가정한다. 그러나, 상기 반도체 물질이 실리콘-기초의 반도체이거나 Ⅲ-V, Ⅱ-Ⅳ, Ⅱ-Ⅳ-V 등과 같은 반도체 등급의, 모든 다른 형태의 반도체임이 이해된다. 이들 물질의 예는 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 비화 갈륨(GaAs), GaP 및 InP을 포함한다.
상기 유리 기판(102)은 산화물 유리 또는 산화물 유리-세라믹으로부터 바람직하게 형성된다. 요구되지 않았을지라도, 본원에서 설명된 구체예들은 약 1,000℃ 미만의 변형점을 나타내는 산화물 유리 또는 유리-세라믹을 바람직하게 포함한다. 유리 제조 분야에서 통상적인 것과 같이, 변형점은 상기 온도에서 유리 또는 유리-세라믹이 1014.6 포이즈(1013.6 Pa.s.)의 점도를 갖는다. 산화물 유리 및 산화물 유리-세라믹 사이에서와 같이, 유리들은 제조가 용이하고 따라서 광범위하게 이용할 수 있으며 비교적 저렴하기 때문에 현재까지는 바람직하다.
실시예에 있어서, 상기 유리 기판(102)은 알카라인-토 이온을 함유하는 유리 기판, 예를 들어 코닝 인코포레이티드 유리 조성물 No. 1737 또는 코닝 인코포레이 티드 유리 조성물 No. EAGLE 2000TM으로 제조된 기판으로부터 형성될 수 있다. 이들 유리 물질들은 특히 액체 결정 디스플레이의 제조에 사용된다.
상기 유리 기판은 약 0.1㎜ 내지 약 10㎜의 범위, 더욱 바람직하게는 약 0.5㎜ 내지 약 3㎜의 두께를 바람직하게 갖는다. 일부 SOI 구조체에 있어서, 약 1마이크론보다 크거나 같은 두께를 갖는 절연층들이, 예를 들어 실리콘/ 실리콘 디옥사이드/ 실리콘 구조를 갖는 표준 SOI 구조체가 높은 빈도로 조작될 때, 일어나는 와류의 전기 용량의 효과(parasitic capacitive effect)를 피하기 위해 바람직하다. 과거에는, 상기 두께는 달성하기에 어려웠다. 본 발명에 따라, 약 1마이크론보다 두꺼운 절연층을 갖는 SOI 구조체는 약 1마이크론보다 크거나 같은 두께를 갖는 유리 기판(102)을 간단하게 이용하여 쉽게 달성된다. 따라서, 유리 기판(102)의 두께 상에서 바람직한 하한점이 약 1마이크론이다.
일반적으로, 상기 유리 기판(102)은 SOG 구조체(100) 상에서 수행된 연속 공정 뿐만 아니라, 본 발명의 공정 단계를 통해 반도체 층(104)을 지지하는데 충분한 두께이어야 한다. 유리 기판(102)의 두께 상에서 이론적인 상한점이 없을지라도, 유리 기판(102)의 두께가 두꺼워질수록 SOG 구조체(100)를 제조하는데 적어도 일부의 공정 단계들을 수행하는데 더욱 어려워지기 때문에, 지지 작용에 요구되거나 최종 SOG 구조체(100)에 있어서 요구되는 두께가 일반적으로 바람직하지 않다.
산화물 유리 또는 산화물 유리-세라믹 기판(102)은 바람직하게 실리카에 기초한다. 따라서, 산화물 유리 또는 산화물 유리-세라믹에서 SiO2의 몰%는 바람직하 게 30몰% 이상, 더욱 바람직하게는 40몰% 이상이다. 유리-세라믹의 경우에, 결정성 상은 세라믹-유리에 있어서 당업계에서 공지인 뮬라이트(mullite), 코디어라이트(cordierite), 애노사이트(anorthite), 스피넬(spinel), 또는 다른 결정성 상들일 수 있다. 비-실리카-기초의 유리 및 유리-세라믹은 본 발명의 하나 또는 그 이상의 구체예의 실시에서 사용되지만, 그들의 높은 비용 및/또는 열악한 성능의 특성 때문에 일반적으로 덜 바람직하다. 마찬가지로, 일부 적용분야에 있어서, 예를 들어, 비산화물 유리와 같은 산화물 기초하지 않는 유리 기판들, 실리콘에 기초하지 않는 반도체 물질을 이용하는 SOI 구조체에 있어서, 그들의 비용 때문에 일반적으로 바람직하지 않다. 하기에 더욱 상세하게 설명하겠지만, 하나 또는 그 이상의 구체예에서, 유리 또는 유리 세라믹(102)과 거기에 결합되는 하나 또는 그 이상의 반도체 물질(예를 들어, 실리콘, 게르마늄, 등)의 열팽창계수(CTE)를 일치시키도록 설계된다. 예를 들어, 반도체 물질은 유리 기판(102) 상에 직접 또는 비직접적으로 CVD 성장에 의해 증착될 것이다. 상기 CTE 값은 상기 증착공정의 가열 순환 동안 바람직한 기계적 특성을 확보한다.
특정 분야에 있어서, 예를 들어 광전 및/또는 디스플레이 분야에 있어서, 유리 또는 유리-세라믹(102)은 가시 파장, 근 UV 파장, 및/또는 IR 파장 범위에서 바람직하게 투명하고, 예를 들어, 상기 유리 또는 유리-세라믹(102)은 바람직하게 350nm 내지 2 마이크론 파장 범위에서 투명하다. 하나 또는 그 이상의 구체예에서, 유리 또는 유리-세라믹 기판(102)은 유리 기판(102)이 놓여질 반도체 증착 공정(특히 가열 순환) 동안 바람직한 파장의 빛에 실질적으로 투명하게 된다. 이 특징은 광전 분야에 관한 설명에서 후에 더욱 상세히 설명할 것이다.
유리 기판(102)은 바람직하게 단일 유리 또는 유리-세라믹 층으로 구성될지라도, 원한다면 라미네이트된 구조체가 사용될 수 있다. 상기 라미네이트된 구조체가 사용될 때, 반도체 층(104)에 밀접한 상기 라미네이트된 층은 단일 유리 또는 유리-세라믹으로 구성된 유리 기판(102)에 있어서 본원에서 설명된 특성들을 갖는다. 또한, 반도체 층(104)으로부터 멀어진 층들이 바람직하게 이러한 특성들을 갖지만, 그들이 직접 반도체 층(104)과 상호작용하지 않기 때문에 완화된 특성들을 갖는다. 후자의 경우에, 상기 유리 기판(102)에 명시된 특성들이 더 이상 만족되지 않을 때 종결되는 것으로 고려된다.
도 2 내지 8은 참고로 언급되었다. 도 2 내지 3은 도 1의 SOG 구조체(100)를 제조하기 위해 실시되는 공정단계(및/또는 본원에서 설명된 다른 구체예)를 나타낸 것이고, 도 3 내지 8은 도 2∼3의 공정을 실시하는데 형성되는 중간 구조체들을 도시한 것이다. 우선 도 2와 도 4를 번갈아 보면, 액션(202)에서, 박리층(122)이 복수의 도너 반도체 웨이퍼(120)의 각 표면들 상에 형성된다. 토론의 목적을 위해, 전술한 바와 같이 모든 다른 적합한 반도체 도전체 물질이 사용될지라도, 상기 도너 반도체 웨이퍼(120)는 실질적으로 단일 결정 Si 웨이퍼로부터 형성된다. 본원에 따른 목적을 위해, 상기 도너 반도체 웨이퍼(120)의 반도체 물질은 때때로 실리콘으로 언급될 것이다.
각 박리층(122)은 상기 관련된 도너 반도체 웨이퍼(120)(본원에서 후에 언급될 것임)로부터 분리될 수 있는 비교적 박층의 실리콘이다. 본 발명의 구체예가 상 기 박리층을 형성하는 모든 특정한 방법에 한정되지 않을지라도, 하나의 바람직한 방법은 실리콘 웨이퍼(120)의 표면 아래 약해진 영역(weakened region)을 생성하기 위해 이온 주입을 사용하는 단계를 포함한다. 실시예에 있어서, 박리를 위한 문헌에서 공지인 붕소+ 수소, 헬륨 + 수소, 또는 다른 이온들 처럼, 이들의 다른 이온들 또는 이들이 복수로 사용될지라도, 수소 이온 주입이 사용될 수 있다. 다시, 박리층(122)을 형성하는데 적합한 모든 공지의 또는 이후에 개발된 기술들이 본 발명의 요지를 벗어나지 않는 범위에서 사용될 것이다.
상기 박리층(122)을 생성하는데 기술이 사용될지라도, 상기 반도체 웨이퍼(120)는 이의 표면 상에서 이온(예를 들어 수소) 농도를 감소하도록 바람직하게 처리된다. 예를 들어, 액션(204)에서, 상기 반도체 웨이퍼(120)는 바람직하게 세척하고 깨끗해지며, 상기 박리층(122)은 바람직하게 온화한 산화의 조건에 놓인다. 상기 온화한 산화 처리는 산소 플라즈마에서의 처리, 오존 처리, 과산화수소, 과산화수소와 암모니아, 과산화수소와 산을 이용한 처리, 또는 이들 공정들의 조합을 포함한다. 이러한 처리동안, 수소 말단의 표면기들이 하이드록실기로 산화되어, 또한 상기 반도체 웨이퍼(120)의 표면을 친수성으로 만들 수 있다. 상기 처리는 바람직하게 산소 플라즈마에 있어서는 실온에서 실시되며, 암모니아 또는 산처리에 있어서는 25 내지 150℃의 온도에서 실시된다.
도 2 및 도 5와 관련하여, 액션(206)에서, 복수의 반도체 웨이퍼(120)는 박리층(122)의 표면이 유리 기판(102)과 접촉하도록 유리 기판(102)상에 증착된다. 이러한 기술을 본원에서는 "타일링(tiling)"이라고 언급하였다. 당업자들은 본 발 명의 구체예들이 특정한 형태와 크기의 반도체 웨이퍼(120)를 사용하는데 한정되지 않고, 상기 타일링 공정이 유리 기판(102)의 부분적만이 아니라, 오히려 전체적으로 피복되는 단일 반도체 웨이퍼(120)의 경우를 포함할 수 있음을 알 것이다. 타일링의 사용으로, 실질적으로 단일이 결정 반도체 층들(104)이 결합되는 비교적 큰 유리 또는 유리 세라믹 기판(102)을 낮은 비용으로 제조하게 할 수 있다. 디스플레이 또는 광전 분야에 있어서, 요구되는 유리 기판(102)의 크기는 시판되는 반도체 웨이퍼의 통상적인 300㎜ 직경(0.07069㎡)보다 상당히 크다. 실제로, 상기 유리 기판(102)의 크기는 0.07069㎡를 초과하고, 1.0㎡를 초과할 것이다.
다중 반도체 웨이퍼(120)가 단일의 유리 또는 유리 세라믹 기판(102)상에서 타일될 때, 인접한 웨이퍼들(120) 사이에서 공극들, 채널들, 틈들, 등(124)은 서로 딱 맞게 고정하기 위해 반도체 웨이퍼(120)를 미세하게 규격화하여 조절될 것이다. 실시예에 있어서, 인접한 반도체 웨이퍼(120)의 각 모서리도 규격화되어 그 사이에서의 틈이나 공극을 최소화할 것이다. 상기 반도체 웨이퍼(120)의 모서리는 (도 5에 도시된 바와 같이) 슈도 부트-조인트(pseudo butt-joint)에서 규격화될 것이며, 인접하는 반도체 웨이퍼(120)의 모서리가 서로 닿거나 닿지 않을지라도, 서로 놓여지도록 모서리가 깍여질 것이다.
도 2 및 도 6에 있어서, 액션(208)에서, 각 반도체 웨이퍼(120), 특히 그 위의 박리층(122)은 전기 분해를 이용하여 유리 기판(102)에 바람직하게 결합된다. 바람직한 전기분해 결합공정은 본원의 참고문헌으로 포함된 미국특허출원 제2004/0229444호에 설명된다. 공정의 이부분을 후술한다.
각 박리층(122)의 표면 및 유리 기판(102) 사이에서 양호한 접촉을 확보하기 위해 기계적으로 유도된 압력이 사용될 것이다. 이 접촉 이전 또는 이후에, 상기 반도체 웨이퍼(120) 및 유리 기판(102)은 서로 다른 온도 구배로 가열된다. 바람직하게, 상기 유리 기판(102)은 반도체 웨이퍼(120)보다 더 높은 온도에서 가열된다. 실시예에 따르면, 유리 기판(102)과 반도체 웨이퍼(120) 사이의 온도 차이는 적어도 1℃이며, 이 차이는 약 100 내지 150℃와 같이 높아질 수 있다. 열적 스트레스로 인해 반도체 웨이퍼(120)로부터의 박리층(122)의 이후의 분리를 촉진시키기 위해, 이러한 온도의 차이는 반도체 물질(예를 들어 실리콘)의 열팽창 계수(CTE)와 일치되는 열팽창 계수를 갖는 유리에 있어서 바람직하다. 유리 기판(102) 및 반도체 웨이퍼(120)는 유리 기판(102) 변형점의 약 +/- 150℃ 내에서 바람직하게 선택된다.
상기 유리 기판(102) 및 반도체 웨이퍼(120)가 접촉되기 전에 가열된다면, 상기 중간 어셈블리에 기계적 압력이 적용되어 유리 기판(102) 및 반도체 웨이퍼(120)의 각각의 상승된 온도들이 안정된 후에 양호한 접촉을 확보하게 된다. 바람직한 압력 범위는 약 1 내지 약 50psi이다. 고압의 분야, 예를 들어 100psi 이상의 압력에서는 유리 웨이퍼의 파손을 초래할 수 있다.
계속하여, 바람직하게 양의 전극에서 반도체 웨이퍼(120)로, 그리고 음의 전극에서 유리 기판(102)로, 바람직하게 전압이 상기 중간 어셈블리에 적용된다. 볼티지 포텐셜(voltage potential)의 적용은 유리 기판(102) 내의 알카리 또는 알카라인 토이온이 반도체/유리 접촉면으로부터 다른 유리 기판(102)으로 이동시키게 된다. 이러한 두 가지 작용은 (i)알카리 또는 알카라인 토이온이 없는 접촉면이 생성되고,; 그리고 (ⅱ)상기 유리 기판(102)이 반응성이 커져서 비교적 낮은 온도에서 열의 적용으로도 강하게 반도체 층(104)에 결합되는 것을 달성하게 한다.
도 2 및 도 7에 있어서, 액션(210)에서, 상기 중간 어셈블리가 일정 시간(예를 들어, 대략적으로 1시간 또는 그 미만) 동안 상기 온도, 전압 및 압력 조건들 하에서 유지된다면, 상기 전압은 제거되고 중간 어셈블리는 실온까지 냉각된다. 그 후, 상기 반도체 웨이퍼(120) 및 유리 기판(102)은 (실질적으로 박리층(122)에서) 분리되고, 이때 이미 완전히 깨끗해진 상태가 아니라면 약간의 필링(peeling) 단계를 포함할 것이며, 얇은 박리층(122)이 결합된 유리 기판(102)이 얻어진다. 상기 분리단계는 열적 스트레스로 인해 박리층(122)들의 균열을 통해 수행되는 것이 바람직하다. 대신에 또는 또한, 워터 젯 커팅(water jet cutting) 또는 화학적 에칭(chemical etching)과 같은 기계적인 스트레스도 분리를 촉진시키는데 사용될 수 있다.
도 7에 도시된 바와 같이, 분리 후에, 상기 최종 구조체는 유리 기판(102)과 유리 기판에 결합된 복수의 박리층(122)들을 포함하고, 여기서 박리층(122)들은 그 사이에 약간의 공극(124)을 포함할 것이다. 도 3을 참조하면, 액션(212)에서 상기 공극(124)은 결합 전 또는 후에 반도체 물질로 선택적으로 충전될 것이다. 상기 공극(124)의 충전은 CVD 또는 다른 증착 공정을 이용하여 달성될 것이다. 상기 공극(124)이 충분히 높은 온도에서 증착 공정을 통해 충전된다면, 상기 공극(124)을 충전하는 비결정질의 반도체 물질들이 결정화되어 어떠한 틈도 없이 유리 또는 유 리 세라믹 기판(102)상에 실질적으로 단일의 결정 반도체막을 제조하게 된다.
액션(214)에서, 어떠한 원하지 않는 반도체 물질은 연마 기술, 예를 들어 CMP, 또는 다른 공지의 기술들을 통해 박리층들(122)로부터 제거될 것이다. 따라서, 도 3 및 도 8을 참조하여, 액션(216)에서, 추가의 반도체 층(126)은 박리층(122)의 노출된 표면상에 증착되어 결합된 반도체 층(104)의 두께를 증가시킨다.
상기 추가의 반도체 층(126)은 (플라즈마 증진 공정인) 화학적 증기 증착, 스퍼터링, e-빔 증발(e-beam evaporation), 열 증발, 또는 다른 적합한 공정들을 통해 바람직하게 생성된다. 상기 구조체(100)의 특정 분야에 의존하여 더 큰 두께를 포함하는 다른 두께들도 포함될지라도, 상기 추가의 반도체 층(126)의 두께는 약 1 ㎛ 내지 약 100 ㎛ 일 것이다. 예를 들어, 추가의 반도체 층(126)의 두께는 약 1 ㎛ 내지 약 50 ㎛의 사이, 약 50 ㎛ 내지 약 100 ㎛의 사이, 또는 100㎛을 초과할 것이다.
도 8에 도시된 바와 같이, 반도체 층(104)의 두께는 각 박리층(122)들 및 상기 추가의 반도체 층(126)에 의해 산정된다. 도 3을 돌아가보면, 인접한 박리층(122) 사이의 공극(124)의 충전은 액션(216)(액션(212)에서 별도의 충전단계가 생략됨)에서 상기 추가의 반도체 층(126)의 적어도 일부를 레터럴 에피택시(lateral epitaxy)를 통해 상기 공극(124)들을 적어도 부분적으로 충전시켜서 달성된다.
도 9에 도시된 바와 같이, 상기 최종 SOG 구조체(100)는 실질적으로 균일한 단일의 결정성 반도체 층(104)이 결합된 유리 기판(102)을 포함한다. 표시된 선들 은 상기 추가의 반도체 층(126)의 증착 및/또는 충전 이전에, 박리층들(122)의 명확한 위치를 나타내는 것이다.
상기 반도체 웨이퍼(120)가 재사용되어 다른 SOI 구조체(100)를 계속 제조할 것이다.
도 10 내지 12를 참조하고, 본 발명에 따른 하나 또는 그 이상의 다른 목적들에 따라, 재-사용 공정의 효율성은 타일링 공정에서 도전성 지지체를 사용함으로써 향상될 것이다. 도 10에 도시된 바와 같이, 복수의 도너 반도체 웨이퍼(120)는 원하는 패턴으로 증착되고 도전성 지지체(128)에 결합된다. 상기 결합은 솔더링(soldering), 브레이징(brazing), 또는 내열 도전성 아교(refractory conductive glue)를 이용하여 달성될 수 있다. 상기 도전성 지지체(128)는 공정 온도를 견딜 수 있는 정도의, 금속 호일(metal foil) 또는 다른 도전성 기판으로 형성되어야 한다. 결합에 이어, 상기 박리층(122)들이 예를 들어, 수소 이온 주입을 통해, 복수의 반도체 웨이퍼(120)의 각 표면상에 형성된다. 도 10을 참조하여, 박리층(122)들이 도전성 지지체(128)를 이용하여 유리 기판(120)에 접촉되어 기계적으로 구조체들을 증가시키게 돕는다.
도 11에 도시된 바와 같이, 이온 주입후에, 상기 박리층(122)이 유리 기판(102)에 도전성 지지체(128)의 도움으로, 전기 분해 기술(전술한 바와 같이)을 이용하여 결합될 것이다.
도 12에 도시된 바와 같이, 상기 유리 기판(102)으로부터 반도체 웨이퍼(120)의 분리 후에, 최종 구조체는 유리 기판(102) 및 그 기판에 결합된 복수의 박리층(122)을 포함하고, 여기서 박리층(122)들은 그 사이에 약간의 공극들(124)을 포함한다. 상기 도전성 지지체(128) 상에서 반도체 웨이퍼(120)의 노출된 표면들이 표면의 거칠기를 제거하기 위해 연마되고, 다시 주입되고, 그 후에 서로 다른 유리 또는 유리 세라믹 기판(102)을 갖는 결합 공정 등이 반복될 수 있다. 이 경우에 있어서, 상기 반도체 웨이퍼(120)는 매 시간동안 SOG 구조체(100)가 제조되는 타일링 공정 동안, 별도로 재배열될 필요는 없고, 다른 유리 기판(102) 상에 별도로 다시 재-어셈블리될 필요는 없다.
도 13과 참고하여, 본 발명의 하나 또는 그 이상의 다른 목적에 따라, 유리 지지체(129)는 타일링 공정에서 도전성 지지체(128) 대신에 사용된다. 복수의 도너 반도체 웨이퍼(120)는 원하는 패턴으로 증착되고 유리 지지체(129)에 결합된다. 도 10의 구조체에서와 같이, 유리 지지체(129)와 반도체 웨이퍼(120)의 결합은 내열 도전성 아교 등을 포함하는 통상적인 기술들을 이용하여 달성될 수 있다. 또한, 상기 박리층(122)이 이들 결합부에서 바람직하지 않은 것 외에, 복수의 도너 반도체 웨이퍼(120)는 도 6에 관련하여 전술한 전기 분해 기술을 이용하여 유리 지지체(129)에 결합된다. 상기 유리 지지체(129)에 결합한 후에 계속하여, (도 10에서 도시한 것과 유사하게), 수소 이온 주입 등을 통해 상기 박리층(122)은 복수의 반도체 웨이퍼(120)(상기 유리 지지체에 결합된 표면과 마주보는)의 각 표면상에서 형성된다. 그 후 상기 박리층(122)은 (도 11에 도시된 바와 같이) 유리 기판(102)에 결합되고 유리 지지체(129)의 도움을 받은 각 단계에서, (도 12에 도시된 바와 같이) 도너 반도체 웨이퍼(120)로부터 분리될 것이다.
타일링의 원리 및 본 발명의 다른 목적을 설명하기 위해, 100㎜ 직경의 실리콘의 도너 반도체 웨이퍼는 붕소로 도핑되었고, 1∼10ohm-㎝의 저항력을 나타내었다. 상기 도너 실리콘 웨이퍼는 8×1016이온/㎠의 도시지 및 100KeV의 에너지에서 수소 이온 주입되었다. 그 후 100㎜ 직경의 (코닝 인코포레이티드사의 코드 7740) 알루미노-보로실리케이트 유리 기판을 세척하였다. 상기 도너 실리콘 웨이퍼에 선을 긋고 두 조각으로 나누었다. 그 후 각 조각들을 증류수, 암모니아 및 과산화수소 용액으로 세척하고, 건조한 후, 두 실리콘 조각 사이의 틈을 최소화하여 유리 기판에 어셈블리시켰다. 그러고나서, 상기 어셈블리는 텅빈 본더(bonder)에 놓았다. 상기 유리 기판이 450℃에서 가열되고, 상기 실리콘 조각은 400℃에서 가열되었다. 상기 유리 기판은 상기 본더의 음의 전극과 연결되고, 상기 실리콘 조각들은 상기 본더의 양의 전극과 연결되었다. 원하는 온도에 도달한 후에, 상기 조각들 사이에 양호한 접촉을 확보하기 위해 10psi의 압력을 적용시켰다. 그 후, 750볼트의 포텐셜이 결합공정을 시작하기 위해 1분 동안 유리 기판과 반도체 조각들을 통해 (실질적으로 그 내부를 통해) 적용되었다. 그 이후, 상기 전압이 제거되고, 500볼트의 낮은 포텐셜이 15분 동안 유리 기판 및 반도체 조각의 각 표면들에 걸쳐서 적용되었다. 그 이후, 전기적 포텐셜은 제거되고 상기 어셈블리가 실온까지 냉각되었다. 상기 실리콘 조각들은 실질적으로 전체 유리 기판상에서 각각의 얇은 박리된 실리콘 막들을 남겨두고 상기 어셈블리로부터 쉽게 제거되었다. 상기 박리된 실리콘 막들 사이의 거리는 약 10㎛ 이었다. 상기 실험은 도너 실리콘 웨이퍼가 5조각 으로 분리되고 100㎜ 유리 기판상에서 어셈블리되는 것 외에는 반복되었다. 상기 실리콘의 박리층들은 성공적으로 유리 기판에 결합되었다.
도 14를 참조하여, 상기 SOG 구조체(100)는 광전 장치(140)를 제조하는데 사용된다. 특히, 유리 기판(102)에 밀접한 실리콘 층(130)은 n+ 불순물들로 도핑되고, 후의 실리콘 층(132)이 p+ 불순물들로 도핑되었다. 실시예에 있어서, 상기 실리콘 층(132)이 점차적으로 붕소도핑되었다. 당업자들은 상기 광전 구조체가 다른 형태의 불순물들 및 다른 형태의 반도체 물질들(이들 모두는 본원에 포함된다)을 이용하여 달성됨을 알 수 있을 것이다. 예를 들어, 상기 광전 접합부(photovoltaic junction)는 상기 유리 기판(102)에 밀접한 실리콘 층(130)이 p+ 불순물로 도핑되고, 다음의 실리콘 층(132)이 n+ 불순물로 도핑되는 것이다. 상기 실리콘 층(130)은 약 300nm 두께(또는 미만)의 정도가 바람직하고, 상기 실리콘 층(132)이 약 50㎛ 두께(또는 초과)의 정도가 바람직하다. 상기 층(132)의 두께에 있어서 광전 구조체(140)에 의해 제조될 수 있는 전류에 영향을 미칠 것이며, 상기 층(132)의 두께는 바람직하게 약 5 내지 100㎛ 이었다. 각 전기 접촉(도시되지 않음)은 실리콘층(130, 132)에 결합되어 전압 구조체(140)의 대응하는 전압 포텐셜 노드(voltage potential node)로서 제공된다. 상기 층들(130, 132)의 면적은 광전 구조체(140)에 의해 생산가능한 터미널 볼티지 포텐셜에 영향을 미치고 -- 상기 광전 구조체(140)는 0.07069㎡를 초과하는 표면적을 가지며, 여기서 약 1㎡ 또는 그 이상의 면적이 바람직하다. 더욱 작은 층의 두께 및/또는 더욱 작은 표면적을 갖는 장치들과 대응하여, 각각의 두꺼운 층(132) 및 상기 층들(130, 132)의 비교적 큰 면적의 조합은 상기 장치(140)로부터 중요한 전기적 전류 및 전압(출력)을 일으킨다.
하나 또는 그 이상의 구체예에서, 0.07069㎡를 초과하는, 예를 들어 0.1㎡광전 표면적, 및 더욱 바람직하게는 1㎡ 또는 그 이상의 광전 표면적이 전술한 타일링 기술을 이용하여 형성되어, 약 1㎡의 유리 기판(102)상에서 약 300nm 두께의 실리콘 층(130)을 얻는다. 따라서, 약 50㎛ 두께의 실리콘 층(132)은 화학 증기 증착, 스퍼터링, e-빔 증발, 열증발, 또는 다른 적합한 공정을 통해 실리콘 층(130)상에 증착될 것이다.
그 중에서도, 하나 또는 그 이상의 구체예에서, 유리 기판(102)은 상기 층(132)의 증착 공정(특히 가열 싸이클)동안 원하는 파장의 빛에 실질적으로 투명하게 남아 있는다. 따라서, 상기 유리 기판(102)은 광전 구조체(140)의 다른 층들(130, 132)에 있어서 "수퍼스트레이트(superstrate)"로서 작용ㅇ한다. 또한, 하나 또는 그 이상의 구체예에서, 유리 또는 유리-세라믹 기판(102)은 상기 층(130) 및/또는 층 (132)(예를 들어, 실리콘, 게르마늄 등)의 열팽창계수(CTE)를 맞추도록 설계되는데, 이것은 상기 층(132)을 제조하기 위한 CVD 성장 공정의 가열 사이클이 유리 기판(102)의 층들(130, 132)과 유리 기판 사이의 기계적인 결합특성에 역으로 영향을 미치지 않도록 하기 위함이다. 상기 유리 기판과 층들(130, 132) 사이의 CTE의 일치는 또한, 옥외 작업에서 경험되는 열적 사이클 동안 광전 구조체(140)의 내구성을 향상시킨다. 더욱이, 상기 유리 기판(102)은 기계적 강도 및 옥외 요소(예를 들어, 비, 산성도, 눈 등)에 대한 내성을 제공한다. 따라서, 상기 층들(130, 132)의 상기 n-p(또는 p-n) 접합부가 광전 구조체(140)의 사용 동안 보호된다.
도 15를 참조하면, 하나 또는 그 이상의 구체예에 있어서, 0.07069㎡를 초과하는, 예를 들어 0.1㎡광전 표면적, 및 더욱 바람직하게는 1㎡ 또는 그 이상의 광전 표면적은 전술한 타일링 및 증착 기술을 이용하여 중간 또는 "마더(mother)" 구조체(150)를 제조하여 형성될 수 있으며, 이로서 상기 박리층(122)들 상에 상당한 두께(예를 들어, 수차례의 실리콘 층(130)의 300nm 두께) 및 상당한 면적(예를 들어, 약 1㎡ 이상)의 n+ 도핑된 실리콘 층(126)을 얻을 수 있다. 당업자에게 명백한 바와 같이, 층(126)을 제조하기 위해 사용된 특정 도핑 물질과 반도체 물질은 원하는 특정한 광전 구조체에 의거하여 변경될 것이다. 상기 마더 구조체(150)는 도너로서 사용되어, 도핑된 실리콘 층(126)으로서 동일한 제곱면적을 각각 갖는, 여러 개의 "도터(daughter)" 구조체(152A, 152B, ....152N)를 제조한다. 특히 도터 구조체(152A, 152B 등)은 SOG 구조체(100)에 대해 전술한 바와 같이 (이온 주입 기술 또는 다른 기술들을 이용하여) 실리콘 층(126)에 박리층들을 생성하여 형성될 것이다. 상기 박리층들은 전술한 전기 분해 기술을 이용하여 각 유리 기판(102)에 결합된다. 따라서, 상기 박리층들은 도터 구조체들(152A, 152B 등)의 유리 기판(102)상에서 각각의 실리콘 층(130)이 된다. 바람직하게 이러한 공정은 여러 개의 도터 구조체(152A, 152B, ....152N)을 제조하기 위해, 도너 층으로서 n+ 도핑된 실리콘 층(126)을 재사용하는 단계를 수반한다. 다음으로, 약 50㎛ 두께의 p+ 도핑된 실리콘 층(132)은 예를 들어 화학 증기 증착 또는 다른 적합한 공정(도 14)을 통해, 각 도터 구조체(152)의 실리콘 층(130)상에 증착될 것이다. 당업자에게 명백하듯이, 설계명세상에 의거하여 상기 층(126)은 p+ 도핑되고, 층(132)은 n+로 도핑될 것이 다. 이것은 다중 광전 구조체(140)를 얻게 하는 것이며, 이중 하나가 도 14에 도시되어 있다.
도 16을 참조하면, n+ 도핑된 실리콘 층(126)의 각각의 사용이 도시되어 있고, 상기 사용이라 함은, 하나의 도터 구조체(152)의 각 유리 기판(102)에 결합된 상기 각 n+ 도핑된 실리콘 층(130)을 제조하는데 사용함이다. n+ 도핑된 실리콘 층(126)의 각 사용은 층(126)의 두께에 상응하는 감소를 초래한다. 여러 번의 사용에서, 층(126)의 두께는 도너로서 층(126)을 계속 사용하는데 충분하지 않을 것이다. 그러나, 하나 또는 그 이상의 구체예에서, 마더 구조체(150)를 처분하는 대신에, 예를 들어 화학 증기 증착 또는 다른 적합한 공정들을 통해 층(126)의 나머지에 n+ 도핑된 실리콘을 추가 증착시키는 단계를 선택한다. 이것은 추가적으로 재사용가능한 마더 구조체(152)를 얻음으로써 전술한 공정에 따라 추가적인 도터 구조체(152)을 제조할 수 있다. 상기 n+ 도핑된 실리콘 층(126)은 층(126)의 나머지에 n+ 도핑된 실리콘을 증착시켜 여러 번 재생할 수 있다.
도 17에 도시한 바와 같이, 하나 또는 그 이상의 구체예에서, 도터 구조체(152A)가 도너로서 사용되어 다른 도터 구조체들(도시되지 않음)에 있어서 각각의 층들(130)(예를 들어, n+ 도핑된 실리콘)을 제조한다. 특히, 전술한 증착 기술들이 사용되어 도터 도너 구조체(152A)를 제조하기 위해 존재하는 도터 구조체(152A)(즉, 도 16의 마더 구조체(150)로부터 제조된 구조체(152A))의 층(130)상에서 상당한 두께 및 상당한 면적의 층(126)을 제조한다. 이러한 관점에서, 상기 존재하는 도터 구조체(152A)의 층(130)은 증착층(126)을 받게 하는 "시드(seed)" 층이다. 또한, 당업자에게는, 층(126)을 제조하기 위해 사용되는 특정 도핑 물질과 반도체 물질이 원하는 특정 광전 구조체에 의거하여 변화됨이 명백할 것이다. 상기 도터 도너 구조체(152A)는 도너로서 사용되어 다중의 추가 "도터" 구조체(도시되지 않음)를 제조한다. 또한, 상기 추가 도터 구조체는 SOG 구조체(100)에 대해 전술한 바와 같이 (예를 들어, 이온 주입 기술 또는 다른 기술을 이용하여) 실리콘 층(126)내에 박리층을 생성하여 형성될 것이다. 상기 박리층들은 전술한 전기 분해 기술을 이용하여 각 유리 기판(102)에 결합되고 분리되어 (예를 들어, n+ 도핑된 실리콘)층(130)을 제조한다.
도터 도너 구조체(152A)의 n+ 도핑된 실리콘 층(126)의 각 사용은 상기 층(126)의 상응하는 두께의 절감을 초래한다. 또한, 여러 번의 사용으로, 상기 층(126)의 두께는 도너로서 층(126)을 계속 사용하기에 충분하지 않지만, 상기 층(126)의 나머지에 추가 물질(예를 들어 n+ 도핑된 실리콘)을 도핑하여 여러 번 재생될 수 있다.
하나 또는 그 이상의 구체예에서, 상기 마더 구조체(150) 또는 도터 도너 구조체(152A)의 유리 기판(102)은 세라믹, 불투명 유리 또는 유리-세라믹, 반도체 물질 등과 같은 불-투명 기판 물질로 대체될 수 있다. 그러나, 상기 기판의 바람직한 특징은, (마더 구조체(150)의) 박리층(122) 및/또는 (도터 도너 구조체(152A)의) 층(130)의 열팽창계수(CTE)를 일치시키도록 상기 기판이 설계된다는 점이다. 이것은 상기 층(126)을 제조하기 위한 CVD 공정의 가열 사이클이 기판의 기계적 결합 특성에 악영향을 주지 않도록 하기 위함이다.
본 발명은 특정 구체예들을 통해 설명되었지만, 이러한 구체예들은 본 발명의 원리 및 적용예를 설명하기 위함이며, 본 발명의 요지를 변경하지 않는 범위내에서 다양한 변형이 가능하다.

Claims (52)

  1. 복수의 도너 반도체 웨이퍼들의 각각의 첫 번째 표면과 유리 기판을 접촉시키는 단계;
    전기분해를 이용하여 상기 복수의 도너 반도체 웨이퍼의 첫 번째 표면을 유리 기판에 결합시키는 단계;
    상기 유리 기판에 결합된 각 박리층을 남겨두고 유리 기판으로부터 복수의 도너 반도체 웨이퍼를 분리시키는 단계; 및
    상기 박리층의 노출된 표면상에 추가의 반도체 층을 증착시켜 상기 박리층의 두께를 증가시키는 단계;
    를 포함하는 것을 특징으로 하는 유리 기판 상에 반도체를 제조하는 방법.
  2. 제1항에 있어서, 상기 추가의 반도체 층을 증착시키는 단계는 열 산화, 화학 증기 증착, 졸-겔, 및 스퍼터링 방법의 적어도 하나의 방법을 이용하여 박리층상에 추가의 반도체 층을 증착시키는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 방법은 추가의 반도체 층을 증착시키기 전에 상기 박리층의 노출된 표면을 연마하는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 추가의 반도체 층을 증착시키는 단계는 상기 박리층 상에 적어도 1 ㎛의 반도체 물질을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 추가의 반도체 층을 증착시키는 단계는 상기 박리층 상에 약 1 내지 50 ㎛의 반도체 물질을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 추가의 반도체 층을 증착시키는 단계는 상기 박리층 상에 약 50 내지 100 ㎛의 반도체 물질을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 방법은 인접한 박리층들 사이에서 적어도 약간의 공극을 충전시키는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 인접한 박리층들 사이에서 적어도 약간의 공극을 충전시키는 단계는 적어도 일부의 추가의 반도체 층이 레터럴 에피택시를 통해 상기 공극을 적어도 부분적으로 충전시키는 단계를 포함하는 것을 특징으로 방법.
  9. 제1항에 있어서, 상기 추가의 반도체 층을 증착시키는 단계는 상기 유리 기판과 결합된 실질적으로 균일한 단일 결정 반도체층을 얻게 하는 것을 특징으로 하 는 방법.
  10. 제1항에 있어서, 상기 복수의 박리층에 의해 피복되는 유리 기판의 면적이 적어도 0.15 ㎡인 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 상기 복수의 박리층에 의해 피복되는 유리 기판의 면적이 적어도 1.0 ㎡인 것을 특징으로 하는 방법.
  12. 제1항에 있어서, 상기 적어도 하나의 도너 반도체 웨이퍼 및 추가의 반도체 층은 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 비화 갈륨(GaAs), GaP 및 InP로 이루어진 군으로부터 선택되는 것을 특징으로 하는 방법.
  13. 제1항에 있어서, 상기 유리 기판은 유리 세라믹 기판인 것을 특징으로 하는 방법.
  14. 제1항에 있어서, 상기 방법이 상기 각 도너 반도체 웨이퍼의 첫 번째 표면 아래 약해진 각 면적을 생성하기 위해 주입을 통해 상기 각각의 박리층들을 생성하는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  15. 제1항에 있어서, 상기 결합단계는
    적어도 하나의 유리 기판 및 반도체 웨이퍼를 가열하는 단계;
    상기 유리 기판을 상기 도너 반도체 웨이퍼와 직접 또는 간접적으로 접촉시키기 위해 가압하는 단계; 및
    상기 유리 기판과 도너 반도체 웨이퍼를 통해 볼티지 포텐셜을 적용하여 결합을 유도하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 복수의 도너 반도체 웨이퍼들의 각각의 첫 번째 표면과 유리 기판을 접촉시키는 단계;
    전기분해를 이용하여 상기 복수의 도너 반도체 웨이퍼의 첫 번째 표면을 유리 기판에 결합시키는 단계;
    상기 유리 기판에 결합된 각 박리층을 남겨두고 유리 기판으로부터 복수의 도너 반도체 웨이퍼를 분리시키는 단계; 및
    상기 박리층의 노출된 표면상에 추가의 반도체 층을 증착시켜 상기 박리층의 두께를 증가시키고 레터럴 에피탁시를 통해 박리층들 사이의 틈을 충진시키는 단계;
    를 포함하는 것을 특징으로 하는 유리 기판 상에 반도체를 제조하는 방법.
  17. 복수의 도너 반도체 웨이퍼들의 각각의 첫 번째 표면을 도전성 캐리어 기판에 결합시키는 단계;
    복수의 도너 반도체 웨이퍼들의 각각의 두 번째 표면과 유리 기판을 접촉시키는 단계;
    전기분해를 이용하여 상기 복수의 도너 반도체 웨이퍼의 두 번째 표면을 유리 기판에 결합시키는 단계;
    상기 유리 기판에 결합된 각 박리층을 남겨두고 유리 기판으로부터 복수의 도너 반도체 웨이퍼를 분리시키는 단계; 및
    상기 박리층의 노출된 표면상에 추가의 반도체 층을 증착시켜 상기 박리층의 두께를 증가시키는 단계;
    를 포함하는 것을 특징으로 하는 유리 기판 상에 반도체를 제조하는 방법.
  18. 제17항에 있어서, 상기 방법이
    상기 도너 반도체 웨이퍼의 새롭게 노출된 각각의 두 번째 표면들을 연마하는 단계;
    상기 각 도너 반도체 웨이퍼의 새롭게 노출된 두 번째 표면 아래 약해진 각 면적을 생성하기 위해 주입을 통해 상기 각각의 박리층들을 생성하는 단계;
    전기 분해를 통해 복수의 도너 반도체 웨이퍼의 두 번째 표면과 또 다른 유리 기판을 결합시키는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 방법이
    상기 다른 유리 기판에 결합된 각 박리층을 남겨두고 다른 유리 기판으로부 터 복수의 도너 반도체 웨이퍼를 분리시키는 단계; 및
    상기 박리층의 노출된 표면상에 추가의 반도체 층을 증착시켜 상기 박리층의 두께를 증가시키는 단계;
    를 더욱 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 추가의 반도체 층을 증착시키는 단계는 화학 증기 증착을 이용하고, 상기 증착은 레터럴 에피택시를 통해 인접한 박리층들 사이에서 적어도 약간의 공극을 충진시키는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제19항에 있어서, 상기 추가의 반도체 층을 증착시키는 단계는 상기 박리층들 상에 약 1 내지 100 ㎛의 반도체 물질을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제19항에 있어서, 상기 복수의 박리층에 의해 피복되는 유리 기판의 면적이 적어도 0.15 ㎡인 것을 특징으로 하는 방법.
  23. 제19항에 있어서, 상기 적어도 하나의 도너 반도체 웨이퍼 및 추가의 반도체 층은 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 비화 갈륨(GaAs), GaP 및 InP로 이루어진 군으로부터 선택되는 것을 특징으로 하는 방법.
  24. 제19항에 있어서, 상기 유리 기판은 유리 세라믹 기판인 것을 특징으로 하는 방법.
  25. 유리 및 유리-세라믹 물질의 적어도 하나로 형성된 기판;
    상기 기판에 전기분해로 결합된 복수의 반도체 박리층; 및
    상기 반도체 박리층 상에 증착된 추가의 반도체 층을 포함하고,
    여기서 상기 추가의 반도체 층은 상기 반도체 박리층의 두께를 증가시키는 것을 특징으로 하는 반도체-온-인슐레이터(SOI) 장치.
  26. 제25항에 있어서, 상기 추가의 반도체 층의 두께는 적어도 1 ㎛인 것을 특징으로 하는 장치.
  27. 제25항에 있어서, 상기 추가의 반도체 층의 두께는 약 1 내지 50 ㎛인 것을 특징으로 하는 장치.
  28. 제25항에 있어서, 상기 추가의 반도체 층의 두께는 약 50 내지 100 ㎛인 것을 특징으로 하는 장치.
  29. 제25항에 있어서, 상기 적어도 하나의 반도체 박리층 및 추가의 반도체 층이 실리콘(Si), 게르마늄-도핑된 실리콘(SiGe), 실리콘 카바이드(SiC), 게르마늄(Ge), 비화 갈륨(GaAs), GaP 및 InP로 이루어진 군으로부터 선택되는 것을 특징으로 하는 장치.
  30. 적어도 약 0.15㎡의 유리 및 유리-세라믹 물질의 적어도 하나로 형성된 기판;
    상기 기판에 전기분해로 결합된 복수의 반도체 박리층; 및
    상기 반도체 박리층 상에 증착되고 상기 기판에 결합된 반도체 박리층내에 실질적으로 균일한 단일 결정 반도체 층을 형성하는 추가의 반도체 층을 포함하는 것을 특징으로 하는 반도체-온-인슐레이터(SOI) 장치.
  31. 제30항에 있어서, 상기 기판이 적어도 약 1.0㎡인 것을 특징으로 하는 장치.
  32. 제30항에 있어서, 상기 반도체 박리층이 실질적으로 모든 기판 위에 놓이는 것을 특징으로 하는 장치.
  33. 제30항에 있어서, 상기 반도체 박리층이 상기 일부 기판 위에 놓이는 것을 특징으로 하는 장치.
  34. 유리 및 유리-세라믹 물질의 적어도 하나로 형성된 기판;
    상기 기판에 전기분해로 결합되며, 이들 사이에 하나 또는 그 이상의 공극을 명백히 하는, 서로 횡적으로 배열된 복수의 반도체 박리층; 및
    상기 반도체 박리층 상에 증착되고, 상기 인접하는 반도체 박리층들 사이에서 적어도 일부의 공극들을 적어도 부분적으로 충진시키는 추가의 반도체 층을 포함하는 것을 특징으로 하는 반도체-온-인슐레이터(SOI) 장치.
  35. 제34항에 있어서, 상기 추가의 반도체 층은 상기 기판에 결합되는, 실질적으로 균일한 단일 결정 반도체 층을 형성하는 것을 특징으로 하는 장치.
  36. 제34항에 있어서, 상기 적어도 일부의 공극들이 레터럴 에피택시를 통해 충진되는 것을 특징으로 하는 장치.
  37. 약 0.1㎡ 또는 그 이상이며, 시드 반도체 층상에 도너 반도체층을 증착시키는 단계;
    상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 접촉시키는 단계;
    상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 전기분해를 통해 결합시키는 단계; 및
    상기 유리 기판에 결합된 박리층을 남겨두고 유리 기판으로부터 상기 도너 반도체 층을 분리하는 단계;
    를 포함하는 것을 특징으로 하는 유리 기판 상에 반도체를 형성하는 방법.
  38. 제37항에 있어서, 상기 박리층에 의해 피복되는 유리 기판의 면적이 적어도 1.0 ㎡인 것을 특징으로 하는 방법.
  39. 제37항에 있어서, 상기 방법이 상기 박리층 상에 추가의 반도체 층을 증착시키기 위해, 열 산화, 화학 증기 증착, 졸-겔, 및 스퍼터링 방법의 적어도 하나의 방법을 이용하여 상기 박리층 상에 추가의 반도체 층을 더욱 증착시키는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  40. 제39항에 있어서, 상기 추가의 반도체 층을 증착시키는 단계는 상기 박리층 상에 약 1 내지 100 ㎛의 반도체 물질을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  41. 제39항에 있어서, 최종 구조체가 광전 소자로 사용되도록 상기 박리층은 한 형태의 불순물들을 포함하고, 상기 추가의 반도체 층은 서로 다른 형태의 불순물들을 포함하는 것을 특징으로 하는 방법.
  42. 기판의 약 0.1㎡ 또는 그 이상을 피복하기 위해 기판에 복수의 반도체 층을 결합시키는 단계;
    상기 결합된 반도체 층들의 노출된 표면들 상에 도너 반도체층을 증착시켜 이의 두께를 증가시키는 단계;
    상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 접촉시키는 단계;
    상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 전기분해를 통해 결합시키는 단계; 및
    상기 유리 기판에 결합된 박리층을 남겨두고 유리 기판으로부터 상기 도너 반도체 층을 분리하는 단계;
    를 포함하는 것을 특징으로 하는 유리 기판 상에 반도체를 형성하는 방법.
  43. 제42항에 있어서, 상기 방법이 상기 접촉, 결합 및 분리 단계들을 반복하여 각 유리 기판들에 결합된 각각의 박리층들을 제조하는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  44. 제42항에 있어서, 상기 박리층에 의해 피복되는 유리 기판의 면적이 적어도 1.0 ㎡인 것을 특징으로 하는 방법.
  45. 제42항에 있어서, 상기 결합된 반도체 층상에 도너 반도체 층을 증착시키는 단계가 열 산화, 화학 증기 증착, 졸-겔, 및 스퍼터링 방법의 적어도 하나의 방법을 이용하여 상기 박리층 상에 추가의 반도체 층을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  46. 제45항에 있어서, 상기 도너 반도체 층을 증착시키는 단계는 상기 결합된 반도체 층상에 약 1 내지 100 ㎛의 반도체 물질을 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  47. 제42항에 있어서, 상기 방법이 열 산화, 화학 증기 증착, 졸-겔, 및 스퍼터링 방법의 적어도 하나의 방법을 이용하여 상기 유리 기판의 박리층 상에 추가의 반도체 층을 더욱 증착시키는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  48. 제47항에 있어서, 최종 구조체가 광전 소자로 사용되도록 상기 박리층은 한 형태의 불순물들을 포함하고, 상기 추가의 반도체 층은 서로 다른 형태의 불순물들을 포함하는 것을 특징으로 하는 방법.
  49. 기판의 약 0.1㎡ 또는 그 이상을 피복하기 위해 기판에 복수의 반도체 층을 결합시키는 단계;
    상기 결합된 반도체 층들의 노출된 표면들 상에 도너 반도체층을 증착시켜 이의 두께를 증가시키는 단계;
    상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 접촉시키는 단계;
    상기 도너 반도체 층의 첫 번째 표면과 유리 기판을 전기분해를 통해 결합시키는 단계;
    상기 유리 기판에 결합된 박리층을 남겨두고 유리 기판으로부터 상기 도너 반도체 층을 분리하는 단계;
    상기 박리층의 노출된 표면 상에 추가의 도너 반도체 층을 증착시켜 이의 두께를 증가시키는 단계;
    상기 박리층의 첫 번째 표면과 다른 유리 기판을 접촉시키는 단계;
    상기 박리층의 첫 번째 표면과 유리 기판을 전기분해를 통해 결합시키는 단계; 및
    상기 다른 유리 기판에 결합된 다른 박리층을 남겨두고 다른 유리 기판으로부터 상기 추가의 도너 반도체 층을 분리하는 단계;
    를 포함하는 것을 특징으로 하는 유리 기판 상에 반도체를 형성하는 방법.
  50. 제49항에 있어서, 상기 방법이 추가의 도너 반도체 층의 접촉단계, 결합단계 및 분리 단계들을 반복하여 각 다른 유리 기판들에 결합된 각각의 다른 박리층들을 제조하는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  51. 유리 및 유리-세라믹 물질의 적어도 하나로 형성된 기판;
    상기 기판에 전기분해를 통해 결합된 약 0.1㎡ 또는 그 이상의 단일 박리층;
    열 산화, 화학 증기 증착, 졸-겔, 및 스퍼터링 방법의 적어도 하나의 방법을 이용하여 상기 반도체 박리층 상에 증착된 추가의 반도체 층을 포함하며,
    여기서 상기 박리층과 추가의 반도체층은 SOI 장치가 광전 특성을 포함하도록 서로 다른 불순물들을 포함하는 것을 특징으로 하는 반도체-온-인슐레이터(SOI) 장치.
  52. 제25항에 있어서, 상기 단일 박리층과 추가의 반도체층의 면적이 약 1.0㎡ 또는 그 이상인 것을 특징으로 하는 장치.
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