KR20080074219A - 트랜스폰더용 회로 장치, 회로 장치의 제어 회로 동작 방법 - Google Patents

트랜스폰더용 회로 장치, 회로 장치의 제어 회로 동작 방법 Download PDF

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Abstract

본 명세서는 제어 회로(103)와 입력 회로를 포함하는 트랜스폰더용 회로 장치(100)에 대해 개시하며, 상기 입력 회로는 제 1 코일(104)과 제 1 커패시터(105)를 포함하는 제 1 공진기(101)와, 제 2 코일(108)과 제 2 커패시터(109)를 포함하는 제 2 공진기(102)를 포함한다. 제 1 커패시터와 제 2 커패시터는 각각 제 1 버랙터와 제 2 버랙터로서 설계된다. 또한, 제 1 공진기와 제 2 공진기는 그들이 각각 제 1 출력 전압과 제 2 출력 전압을 제공하는 데에 사용될 수 있도록 설계된다. 또한, 제어 회로(103)는 버랙터들(105, 109) 중 적어도 하나의 버랙터를 제어하는 데에 사용될 수 있도록 설계되어 상응하는 공진기의 공진 주파수가 본질적으로 사전정의된 전송 주파수에 설정됨으로써 입력 회로의 상기 상응하는 공진기의 출력 전압이 증가할 수 있도록 한다.

Description

트랜스폰더용 회로 장치, 회로 장치의 제어 회로 동작 방법{CIRCUIT ARRANGEMENT FOR A TRANSPONDER AND METHOD FOR OPERATING THE CIRCUIT ARRANGEMENT}
본 발명은 회로 장치 및 회로 장치의 동작 방법에 관한 것으로, 특히 안테나 매칭(matching)용 회로 장치, 특히 안테나와 회로 사이를 매칭시키는 회로 장치에 관한 것으로, 특히 무선 방식으로 통신하고 에너지를 공급하는 소위 트랜스폰더(transponder)와 같은 데이터 이동 매체(data carrier)에 관한 것이다.
트랜스폰더의 기술적 분야에서, 종래에 약 100㎑ 내지 약 수십 ㎒에 이르는 보다 낮은 주파수 범위에서 우수하게 확립되는 트랜스폰더를, 수백 ㎒ 내지 수 ㎓에 이르는 주파수 범위에서의 사용을 확대하기 위한 다양한 시도가 현재 이루어지고 있다. 법령에 의한 규정과 이에 필적하는 국가적, 국제적 규정은 대부분의 애플리케이션들을 특정 대역으로 고정하고 있으며, 이것은 ISM 주파수 대역으로서 알려져 있다. 또한 트랜스폰더 기저국에 의해 생성될 수 있는 최대 장 세기가 정의되어 있다. ISM 주파수 대역은 예로서 434, 868, 915, 2450, 5800 및 24125㎒인 중심 주 파수 주변에 존재한다.
이러한 주파수 범위에 있는 시스템들은 비교적 넓은 범위의 주파수가 획득되어야 하거나 또는 안테나의 복잡도가 단순하게 유지되어야 할 때 바람직하다. 일부 경우에서, 매우 작은 안테나가 회로 상에 집적될 수도 있다.
안테나의 복잡도는 트랜스폰더 칩이 패키징, 문헌, 보안 문서, 지폐와 같이 안테나가 수용되기 어려운 대상 내에 집적되어야 할 때 특히 낮게 유지되어야만 한다. 예로서 전자 태그와 같이 계획된 다양한 애플리케이션에 있어서, 트랜스폰더의 제조 비용은 몇 센트의 범위에 있어야 한다. 이것은 합리적인 비용의 안테나를 제공한다. 이러한 애플리케이션에서, 안테나 단자 상의 고주파수 회로의 효율은 상기 시스템을 뚜렷하게 개선하는 데에 있어서 결정적인 요소이다.
트랜스폰더 회로를 동작시키기 위한 에너지는 고주파수 교차장(a high-frequency alternating field)을 통해 무선 방식으로 공급된다. 트랜스폰더를 어드레스하는 데에 사용되는 데이터는 고주파수 교차장을 통해 변조된 신호에 의해 전송된다. 트랜스폰더를 반환하는(send back) 데이터에 관련하여, 이와 동일한 내용이 적용된다. 대부분의 트랜스폰더 설계에서, 고주파수 에너지 및 신호 전송은 자유 공간(에어 갭)과, 트랜스폰더 주변에 존재하는 재료를 통해 이루어진다.
트랜스폰더 회로 상의 코일로의 에너지의 유도적 공급은 예로서 DE 37 21 822와 같은 종래의 기술에서도 알려져 있다. 이러한 에너지 공급 방법은 전술된 바와 같이 상승된 동작 주파수와 집적 코일의 향상된 품질에 의해 종래 기술보다 효과적으로 사용될 수 있다.
따라서 트랜스폰더로 에너지를 공급하는 보다 덜 민감한 개선된 회로 장치에 대한 필요성이 존재한다.
이러한 필요성은 독립항의 특징에 따른 회로 장치와 회로 장치의 동작 방법에 의해 충족된다.
일 실시예에 따르면, 본 발명의 트랜스폰더용 회로 장치는 제어 회로와 입력 회로를 포함하고, 입력 회로는 제 1 코일과 제 1 커패시터를 포함하는 제 1 공진기와, 제 2 코일과 제 2 커패시터를 포함하는 제 2 공진기를 포함한다. 제 1 커패시터와 제 2 커패시터는 각각 제 1 버랙터와 제 2 버랙터로서 설계된다. 또한, 제 1 공진기와 제 2 공진기는 그들이 각각 제 1 출력 전압과 제 2 출력 전압을 제공하는 데에 사용될 수 있도록 설계된다. 또한, 제어 회로는 버랙터들 중 적어도 하나의 버랙터를 제어하는 데에 사용될 수 있도록 설계되어 상응하는 공진기의 공진 주파수가 본질적으로 사전정의된 전송 주파수에 설정됨으로써 입력 회로의 상기 상응하는 공진기의 출력 전압이 증가할 수 있도록 한다. 특히, 제어 회로는 폐쇄-루프 제어 회로로서 구성될 수 있다.
일 실시예에 따르면, 제어 회로와 입력 회로를 포함하는 회로 장치의 제어 회로를 동작시키는 방법이 제공되며, 이 입력 회로는 제 1 코일과 제 1 커패시터를 포함하는 제 1 공진기와, 제 2 코일과 제 2 커패시터를 포함하는 제 2 공진기를 포함하고, 제 1 커패시터는 제 1 버랙터로서 설계되고 제 2 커패시터는 제 2 버랙터로서 설계된다. 이 방법은 제어 회로를 통해 제 1 공진기의 제 1 출력 전압을 평가하고 제 1 버랙터를 제어하여 제 1 출력 전압을 증가시키는 단계를 포함한다. 특히, 출력 전압의 증가는 출력 전압의 최대화를 포함할 수 있다.
이러한 애플리케이션에서, 트랜스폰더는 특히 입력 신호를 수신하고 입력 신호에 응답하는, 즉 출력 신호를 생성하는 구성요소를 의미한다. 이것은 예로서 RFID 태그, 원격 제어, 무선 센서 및 유사한 구성요소와 같은 액티브 및 패시브 트랜스폰더를 포함한다. 이러한 경우 사전정의된 전송 주파수는, 예로서 ISM 주파수 대역과 같이, 트랜스폰더와 통신하는 기저국에 의해 전송하는 데에 사용되는 주파수일 수 있다.
전술된 실시예에 따른 회로 장치에 의해, 회로 장치 부근 물체의 영향을 감소시키는 것이 가능하며, 이것은 특히 트랜스폰더에서 사용되도록 설계될 수 있으며, 입수가능한 고주파수 에너지 및 신호 전송에 있어서, 상기 영향은 특히 보다 높은 주파수에서 파괴적이다. 가능한 하나의 영향은 에너지-공급 교차장의 에너지의 일부가 소정 재료로 흡수될 수 있다는 것이다. 예시로서, 공진 현상으로 인해, 약 2.4㎓의 주파수 대역에서 물은 교차 전자기장으로부터 많은 양의 에너지를 흡수한다. 다수의 자연적 재료 및 인체의 몸은 많은 양의 물을 포함한다. 트랜스폰더와 트랜스폰더로 신호를 전송하는 기지국 사이에 있는 영역에서의 이러한 물은, 종래의 트랜스폰더의 경우, 충분한 에너지가 트랜스폰더 내에 입수될 수 있는 범위의 감소를 발생시킨다. 또한, 실제로는, 이것은 종래의 트랜스폰더의 경우에서 기능의 신뢰도를 감소시키는 결과를 낳는다. 만약 종래의 트랜스폰더에서 작은 에너지 흡수를 갖는 주파수 대역을 선택하는 것이 가능하지 않다면, 트랜스폰더 기능을 최적화되고 최고의 효율을 갖는 방식으로 제조하는 데에 특히 주의를 기울여야만 할 것이다. 이러한 범위의 감소 및 신뢰도의 감소는 본 발명에 따른 회로 장치를 통해 방지될 수 있다.
전술된 실시예에 따른 회로 장치에서, 입력 회로를 코일 임피던스(안테나 임피던스) 내에서의 환경-의존적 변화에 효과적으로 매칭시키는 것이 가능하며, 그 결과 본 발명에 따른 회로 장치를 통해 환경의 부정적인 영향을 방지하거나 또는 적어도 감소시키는 것이 가능하다. 본 발명에 따른 회로 장치를 통해 감소될 수 있는 이러한 부정적인 효과는 예로서 트랜스폰더 안테나 부근의 다양한 재료의 영향일 수 있다. 특히, 안테나 부근에 높은 특정 유전율을 갖는 유전체 재료가 존재하는 것은 안테나의 복소 저항(임피던스)이 상당히 변화됨을 의미한다. 회로 장치를 설계할 때, 특히 트랜스폰더의 경우에서 안테나와 회로의 임피던스는 매칭될 뿐 아니라 일반적으로 안테나 둘레의 자유 공간인 정의된 상황을 가정한다. 종래의 트랜스폰더의 경우에서, 일반적으로 저항은 입력 회로의 복소 공액 저항에 근접하는 우수한 매칭 범위로부터 멀어지도록 시프트된다. 이것은 본 발명에 따른 회로 장치를 통해 감소되어, 추정과 다른 안테나와 입력단 사이의 변화된 전력 매칭에 대해 가능한 한 외부 영향이 발생하지 않도록 할 수 있으며, 그 결과 트랜스폰더 기능을 위해 입수가능한 에너지에 대한 부정적인 영향을 미칠 가능성이 방지될 수 있다.
본 발명에 따른 회로 장치에 의해, 사용된 구성요소의 오차로 인해 종래 회로 장치에서 발생할 수 있는 부정적인 효과를 감소시킬 수 있는 가능성이 존재한다. 이러한 오차는 또한 사용된 구성요소의 오차로부터 안테나와 입력단 사이의 전력 매칭에 대해 실질적인 예측을 결정하는 데에도 사용된다. 특히 UHF 및 GHz 범위에서, 사용되는 대역폭이 전송 주파수에 대해 더 좁기 때문에 집적된 구성요소들의 오차는 기능면에서 상당한 영향을 갖는다. 낮은 주파수에서, 외부 구성요소의 오차는 일반적으로 치명적이다. 임의의 보상 수단 없이, 코일 및 커패시터와 같은 집적된 패시브 구성요소는 그들의 계획된 값의 수 퍼센트에 이르는 제조 오차를 나타낸다. 회로 상에서의 오차에 대한 보상은, 예로서 포토리소그래픽/화학적 프로세스에 의해 제조될 때 칩 테스트 중에 전기적인 조종 또는 레이저 조종에 의해 실행될 수 있다. 그러나, 이것은 요구되는 회로 및 전반적인 제조 프로세스가 훨씬 복잡해짐을 의미한다. 트랜스폰더에서 예외적인 경우에서만 경제적으로 획득할 수 있는 이러한 보상은 본 발명에 따른 트랜스폰더와 회로 장치에서 방지될 수 있다.
미세하게 바람직하지 않은 제조 편차의 다른 효과들 또한 본 발명에 따른 회로 장치에 의해 방지되거나 또는 적어도 감소될 수 있다. 보다 작지만 바람직하지 않은 제조 편차의 다른 원인은 접속부의 가이딩, 안테나 단자의 장착 및 안테나 캐리어 상에 회로를 위치시키는 데에 있다. 만약 매우 작은 안테나 및/또는 고주파수가 사용된다면, 이러한 제조 편차의 효과가 증가한다. 제조 오차를 제어하기 위해, 본 발명의 일 실시예에 따른 회로 장치를 사용할 수 있으며, 여기에서는 트랜스폰더의 제조 중에 추가적인 보상을 제공하는 대신 동작 중에 자동적인 매칭이 실행된다.
또한, 본 발명에 따른 회로 장치에 의해, 집적된 구성요소, 특히 고품질의 코일 및 커패시터를 사용하는 것이 가능해진다. 최신 반도체 프로세스에 의해, 최근에 회로 상의 매우 높은 주파수 신호의 전력 손실을 감소시키는 것이 가능해졌다. 이러한 손실은 종전에는 통상적인 (예로서 도전성의) 캐리어 기판을 사용할 때 기생(parasitic) 기판 전기용량에 의해 발생되었다. 만약 이러한 기판을 제조하는 데에 고-임피던스 재료가 사용되거나 또는 종래의 기판이 칩 제조 후의 수단에 의해 제거되었다면, 기생 손실은 크게 방지된다. 이것은 집적된 고주파수 구성요소(특히 코일, 커패시터)의 품질을 증가시킴을 의미한다. 예로서, 집적된 코일의 경우에, 기판 손실을 생략함으로써 3배 내지 10배가량의 품질 향상이 획득될 수 있다. 그러나, 구성요소의 품질 향상은 공진 회로부(매칭 회로, 공진 회로 또는 필터)에 대한 대역폭의 감소와 관련된다. 효율은 상대적으로 좁은 주파수 범위에서만 충족되기 때문에, 이것은 원하는 방식으로 낮은 손실을 나타내는 트랜스폰더 입력단이 환경적인 영향과 제조 오차에 보다 민감함을 의미한다. 그러나, 자동 튜닝에 의해, 본 발명에 따른 회로 장치는 좁은 대역의 입력단에 대한 보다 우수한 제어를 돕는다.
본 발명의 회로 장치의 경우에서, 루프 안테나와 같은 안테나(코일)를 설계하는 것 또한 가능하며, 이러한 루프 안테나는 주로 자기장의 자기 성분을 사용하기 때문에 환경적인 영향에 대해 덜 민감하다. 만약 다수의 권선이 사용되면, 이들 또한 일반적으로 동일한 효율의 이극 안테나보다 더 컴팩트하며, 이것은 다수의 애플리케이션에 있어서 바람직하다. 그러나, 통상적인 입력 회로는 이에 대해 적절하지 않기 때문에 UHF 및 GHz 범위의 종래의 트랜스폰더에서 거의 사용되지 않는다. 그러나, 본 발명에 따르면, 루프 안테나가 매우 높은 주파수에 대해 간단한 방식으로 사용되는 것이 가능하다.
본 발명의 일 실시예에 따른 회로 장치는 높은 동작 주파수에서 트랜스폰더가 환경적인 영향에 대해 보다 덜 민감하게 반응하는 것을 가능케 한다. 또한, 트랜스폰더는 허용된 오차에 대한 특별한 제한 없이 제조될 수 있다. 이것은 소정의 최신 반도체 프로세스와 보다 좁은 우수한 효율의 범위를 사용하여 회로 장치가 제조될 때 (감소된 손실로 인해) 보다 높은 구성요소 품질을 적용한다.
본 발명의 기본 개념은 트랜스폰더로의 향상되고 덜 민감한 에너지 공급을 획득하는 회로 장치가 제공되어 트랜스폰더 입력 및 코일(안테나)의 충분한 전력 매칭이 실질적으로 일정하게 보장되는 것이다. 그 결과, 입력 회로의 공진 특성이 제어 회로에 의해 튜닝된다.
서로에 대해 매우 독립적으로 튜닝될 수 있는 두 개의 공진기를 형성함으로써, 회로 장치의 매칭에 대한 향상된 제어 가능성이 제공된다. 또한 그 결과, 제 2 공진기가 제어되는 동안, 즉 튜닝되는 동안 제 1 공진기에 의해 제공되는 동작 전압이 제어 회로에 공급되는 것이 가능하기 때문에 회로 장치의 신뢰도 및/또는 페일 세이프(fail-safe) 성능이 향상된다. 매우 낮은 최소 전압과 매우 낮은 에너지 필요성을 갖는 회로가 본 발명에서 선택된다 할지라도, 이러한 최소 전압이 제조 프로세스 동안 꾸준히 존재하는 것이 필요할 수 있다. 오직 매우 짧은 전압 브레이크만이 버퍼 커패시터에 의해 브릿징(bridged over)될 수 있다. 제어 회로로의 이러한 에너지 공급은 자신에게 상대적으로 보다 우수하게 매칭된 공진기에 의해 제공될 수 있다. 바람직하게는, 적어도 보다 낮은 출력 전압을 갖는 공진기가 튜닝된다.
추가적인 실시예는 종속항의 특성으로부터 알려진다.
아래에서는, 회로 장치의 추가적인 실시예들이 기술될 것이며, 회로 장치와 관련되어 기술되는 이 실시예는 회로 장치용 제어 회로를 동작시키는 방법과 관련하여서도 적용된다.
다른 실시예에 따르면, 회로 장치는 정류기 회로를 더 포함하며, 이 정류기 회로는 입력 회로와 제어 회로 사이에 접속된다.
이러한 정류기 회로에 의해, 공진기에 의해 제공된 고주파수 AC 전압을, 예로서 트랜스폰더의 디지털부와 같이 접속된 전자 회로에 의해 사용될 수 있는 DC 전압으로 변환하는 것이 가능하다. 특히, 제어 회로는 제 1 출력 전압 및/또는 제 2 출력 전압을 공급받을 수 있도록 설계될 수 있다.
다른 실시예에 따르면, 회로 장치는 1차 코일을 더 포함하되, 이것은 입력 회로의 업스트림에 접속되어 1차 코일과 제 1 코일 및/또는 제 2 코일 사이에 본질적으로 유도 결합이 형성되도록 한다.
부스터 안테나로서 알려져 있는 업스트림 1차 코일 또는 1차 안테나의 사용은 회로 장치를 동작하는 데에 특히 바람직하다. 본 발명에서의 1차 안테나는 기저국의 교차장과 우수한 결합을 갖고 그로부터 수신된 에너지를 집중적인 방식으로 트랜스폰더 상의 2차 코일, 즉 회로 장치의 제 1 및 제 2 코일로 유도적 전송하는 안테나를 의미하는 것으로 이해되어야 한다. 그 결과, 기저국의 교차장에 대한 회로 장치의 우수한 결합이 확립되는 것이 가능하다. 이를 위해 요구되며 서로에 대해 정확하게 조정되는 공진 특성은 회로 장치 내에 1차 코일을 제공함으로써 특히 효율적인 방식으로 획득될 수 있다.
회로 내에서의 직접적인 유도 결합은 회로의 전기 단자(예로서, 본드 와이어 및 패드)가 생략된다는 장점도 갖는다. 그 결과, 칩 장착 비용이 감소되고 신뢰도가 증가한다. 유도 결합의 다른 장점은 우수한 갈바닉(galvanic) 절연이 획득되고, 그 결과 정전기 방전(ESD)에 대한 우수한 보호 특성이 존재한다. DC 전압 크로스오버가 감소되거나 또는 방지될 수 있고 ESD 방전 펄스 내의 대부분의 에너지를 포함하는 낮은 주파수의 구성요소가 불완전하게 전송된다. 따라서 훨씬 낮은 방전 전압이 방전 중인 회로에서 전송된다.
다른 실시예에 따르면, 회로 장치는 제 3 코일을 더 포함하며, 이것은 제어 회로에 대한 전압 공급을 보장하는 데에 사용될 수 있도록 설계된다.
2차 코일인 하나 이상의 추가적인 코일들은 동작 전압 공급과 신호 결합 및 차단을 위한 개별적인 안테나 결합을 제공한다. 이를 위해, 1차 코일 대 제 1 및 제 2 코일과 1차 코일 대 제 3 코일의 서로 다른 권선 비율이 선택될 수 있다. 한편으로는 제 1 및 제 2 코일의 권선의 개수에 대한 1차 코일의 권선 개수를 적절하게 구성하고, 또 한편으로는 제 3 코일의 권선의 개수에 대한 3차 코일의 권선 개수를 적절하게 구성함으로써, 출력 전압을 증가시키는 것이 가능하다. 그 결과, 2차 코일의 출력 전압은 소정 범위 내에서 선택될 수 있다. 트랜스폰더의 디지털부(후단 회로)에 대한 공급 전압은 정류에 의해 출력 전압으로부터 획득될 수 있다. 정류 동안, 일반적으로 사용되는 정류기 다이오드의 문턱 전압은 일반적으로 낮은 공급 전압이 선택되어서 발생하는 상당한 비율의 손실을 발생시킨다. 이러한 경우 복수의 다이오드가 직렬에서 작동하기 때문에 전압 배율기(doubler) 또는 승산기(multiplier) 회로가 사용될 때에도 적용된다. 제 3 코일이 제공된 실시예에 따르면, 1차 코일과 2차 코일, 특히 제 3 코일 사이에 적절한 권선 비율을 선택함으로써, 보다 높은 입력 전압이 정류의 가능한 업스트림이며, 이는 다이오드에서의 손실을 감소시킨다. 그러나, 보다 높은 공급 전압에 의해 손실 증가가 발생한다. 또한, 이 실시예에 따르면, 보다 높은 전압에서 발생하는 다이오드 손실이 덜 고려되어야하기 때문에, 두 개의 다이오드를 갖는 통상적인 전압 배율기 회로가 아닌 회로 변형이 가능할 수 있다.
다른 실시예에 따르면, 회로 장치는 추가적인 전자 구성요소를 더 포함하며, 이것은 제 1 출력 전압 및/또는 제 2 출력 전압을 공급할 수 있도록 설계된다.
다른 실시예에 따르면, 제 1 코일 및/또는 제 2 코일 및/또는 1차 코일이 단지 하나의 완전한 권선 또는 하나의 부분적으로 완전한 권선을 갖는 단일 루프로서 형성된다.
다시 말하면, 회로 장치에서 제공되는 각 코일은 단일 루프로서 설계될 수 있으며, 즉 대부분 하나의 완전한 권선을 갖거나 또는 부분적으로 완전한 권선을 갖는 코일로서 설계될 수 있다. 그러나, 각 코일은 복수의 권선을 갖는 코일로서 설계될 수도 있다. 또한, 개별적인 코일은 효율적으로 설계될 수 있으며, 예를 들어 제 1 코일이 단일 권선을 갖고, 1차 코일은 부분적인 권선을 가지며 제 2 코일은 복수의 완전한 권선을 갖도록 설계될 수도 있다.
다른 실시예에 따르면, 제어 회로는 입력 회로의 제 1 출력 전압이 제어 회로의 입력측에 공급될 수 있도록 설계된다. 제어 회로는 또한 제어 회로가 제 1 버랙터에 대한 튜닝 전압을 제공하는 데에 사용될 수 있도록 설계된다.
다른 실시예에 따르면, 제어 회로는 제 1 출력 전압 및/또는 제 2 출력 전압이 제어 회로의 입력측에 공급될 수 있도록 설계된다. 제어 회로는 또한 제 1 버랙터에 제 1 튜닝 전압을 제공하고/하거나 제 2 버랙터에 제 2 튜닝 전압을 공급하는 데에 사용될 수 있도록 설계될 수 있다.
다른 실시예에 따르면, 제어 회로는 적어도 제 1 튜닝 전압이 제어 회로 내에서 평가될 수 있도록 설계된다. 특히, 제어 회로는 두 개의 튜닝 전압들이 평가될 수 있도록 설계될 수 있다.
하나 또는 두 개의 튜닝 전압, 또는 두 개보다 많은 수의 공진기가 제공된 경우에 모든 튜닝 전압이 평가될 수 있도록 설계된 제어 회로를 제공함으로써, 공진기의 출력 전압에 의해 특히 효율적인 방식으로 제어될 수 있는 회로 장치가 제공된다.
다른 실시예에 따르면, 제어 회로는 비교 회로를 포함하되, 이것은 제 1 출력 전압과 제 2 출력 전압을 서로 비교하는 데에 사용될 수 있도록 설계되고/되거나 또는 제 1 튜닝 전압과 제 2 튜닝 전압을 서로 비교하는 데에 사용될 수 있도록 설계된다.
출력 전압 및/또는 튜닝 전압을 비교하는 비교 회로를 제공하는 것은 공진기를 튜닝하는 데에 특히 간단한 설계의 회로가 제공됨을 의미한다. 이러한 비교 회로는 회로 기술의 측면에서 특히 간단할 수 있다.
다른 실시예에 따르면, 제어 회로는 복수의 통합 소자들과 판단 네트워크를 더 포함하되, 상기 판단 네트워크는 제 1 출력 단자와 제 2 출력 단자를 포함한다. 또한, 제 1 출력 단자 및 제 2 출력 단자는 복수의 통합 소자에 접속된다. 판단 네트워크는, 임의의 시점에서, 신호가 하나의 출력 단자의 최대값에서 존재하도록 설계될 수 있다. 통합 소자는 판단 네트워크의 출력 단자가 접속될 수 있는 포지티브 입력과 네가티브 입력을 가질 수 있다. 특히, 두 개의 통합 소자가 제공될 수 있다. 판단 네트워크는 특히 네 개의 AND 게이트를 포함할 수 있다.
실시예의 일 개선안에 따르면, 통합 소자는 튜닝 전압을 제공하는 데에 사용될 수 있도록 설계된다.
추가적인 실시예에 따르면, 판단 네트워크는 어떤 튜닝 전압이 사전정의될 수 있는 양만큼 변화되었는지를 판단하는 데에 사용될 수 있도록 설계된다. 특히, 사전정의될 수 있는 양은 소량일 수 있으며, 즉 현재 존재하는 전체 튜닝 전압에 비교하여 작은 양일 수 있다.
다시 말하면, 회로 장치 내의 비교 회로는 제 1 출력 전압 및 제 2 출력 전압이 비교될 수 있고 제 1 튜닝 전압 및 제 2 튜닝 전압이 비교될 수 있도록 설계될 수 있으며, 판단 네트워크는 비교의 결과에 기초하여 어느 튜닝 전압이 주어진 시간에서 소량 변화하였는지를 판단하는 데에 사용될 수 있도록 설계된다.
일 실시예에 따르면, 1차 코일은 적어도 부분적으로 제 1 코일 및/또는 제 2 코일을 둘러싼다. 다시 말하면, 1차 코일, 즉 1차 코일의 권선은 제 1 코일 및/또는 제 2 코일이 매치된 영역을 둘러싼다.
다른 실시예에 따르면, 회로 장치는 침하부를 더 포함하되, 제 1 코일 및/또는 제 2 코일은 이 침하부 내에 배치된다. 특히, 침하부는 1차 코일에 의해 완전히 또는 적어도 부분적으로 둘러싸일 수 있다. 침하부는 예로서 홈통(trough), 블라인드 홀(blind hole) 또는 그 유사물일 수 있다.
회로 장치의 다른 실시예에 따르면, 제 1 코일 및 제 2 코일은 적어도 부분적으로 서로 겹쳐지게 배치된다.
특히, 제 1 코일 및 제 2 코일은 사전정의된 거리를 두고 서로 떨어져서 배치될 수 있다. 이 거리는 바람직하게는 작은 값으로 선택된다. 이 거리는 바람직하게는 제조 기술에 있어서 가능한 한 작게 선택된다.
다른 실시예에 따르면, 제 1 코일은 제 1 크기를 갖는 제 1 표면 영역을 둘러싸고 제 2 코일은 제 2 크기를 갖는 제 2 표면 영역을 둘러싼다. 또한, 제 1 표면 영역 및 제 2 표면 영역은 제 3 크기를 갖는 제 3 표면 영역에 오버랩된다. 특히, 제 3 표면 영역의 크기는 본질적으로 제 1 표면 영역의 크기 및 제 2 표면 영역의 크기의 절반의 크기일 수 있다.
다른 실시예에 따르면, 제 1 코일은 제 3 표면 영역 내에 제 1 자속을 생성하도록 설계되고, 제 2 코일은 제 3 표면 영역 내에 제 2 자속을 생성하도록 설계된다. 제 1 코일 및 제 2 코일은 제 1 자속 및 제 2 자속이 제 3 표면 영역 내에서 본질적으로 서로를 강화시키고 제 3 표면 영역 밖에서는 본질적으로 서로를 상쇄시키도록 추가로 설계된다. 특히, 제 1 자속과 제 2 자속은 제 3 표면 영역에서 동일한 방향을 가질 수 있으며 제 3 표면 영역 밖에서는 서로 반대 방향을 가질 수 있다.
이러한 구성에 의해, 제 1 코일과 제 2 코일 사이의 유도 결합이 감소되는 것이 가능하다.
다시 말하면, 제 1 및 제 2 코일(안테나 코일 또는 2차 코일)은 회로 상에서 적어도 부분적으로 서로 겹쳐지게 배치되거나 또는 서로로부터 작은 거리를 두고 떨어지도록 배치될 수 있으며, 이러한 코일들의 폐쇄 영역은 영역 크기의 대략 절만에 걸쳐 서로 겹쳐진다. 두 개의 전류-전달 코일의 자속의 성분은 오버랩되는 표면 영역에서는 동일한 방향인 반면, 두 개의 전류-전달 코일의 자속의 성분은 오버랩되지 않는 표면 영역에서는 반대 방향을 갖는다. 그 결과, 오버랩되지 않은 표면 영역에서는 자속이 서로를 대부분 상쇄시키는 것이 가능하며, 따라서 서로에 대한 코일들의 유도 결합은 이러한 영향에 의해 감소될 수 있다.
다른 실시예에 따르면, 제어 회로는 자신의 일시적 응답(temporal response)이 일시적 신호 변화에 의해 뚜렷한 영향을 받지 않도록 설계된다.
다시 말하면, 제어 회로는 자신의 상대적으로 느린 일시적 응답으로 인해, 데이터 전송을 위해 실행되는 안테나 전압의 변조에 의해 발생되는 일시적 신호 변화에 의해 뚜렷한 영향을 받지 않는다.
다른 실시예에 따르면, 회로 장치는 복수의 추가 코일을 더 포함하되, 추가 코일 중 적어도 하나의 추가 코일은 회로 장치와 집적되도록 설계된다. 또한 회로 장치는 전송 신호를 출력하는 데에 사용될 수 있도록 설계되며, 이때 복수의 추가 코일 중 적어도 하나의 추가 코일은 전송 신호가 제 1 코일 및/또는 제 2 코일에 유도적으로 전송될 수 있도록 설계된다. 특히, 제 1 코일 및/또는 제 2 코일은 회로 장치와 집적되도록 설계될 수도 있다.
다시 말하면, 회로 장치는 추가적으로 전송 신호를 출력하고, 이 신호는 유도적으로 결합된 코일에 의해 안테나로 향하게 되고, 이때 코일은 회로 장치 상에 존재하며, 즉 회로 장치가 형성되는 칩 또는 캐리어 상에 존재한다.
다른 실시예에 따르면, 제 1 커패시터 및/또는 제 2 커패시터는 제 1 코일 및/또는 제 2 코일과 병렬 또는 직렬 접속된다.
아래에서는, 회로 장치용 제어 회로를 동작시키는 방법의 실시예가 기술될 것이며, 이러한 실시예는 회로 장치와 관련하여 적용되는 회로 장치의 제어 회로 동작 방법과 관련하여 기술된다.
방법의 이 실시예에 따르면, 회로 장치의 제 2 커패시터는 버랙터로서 설계되고, 이 방법은 제어 회로에 의해 제 2 공진기의 제 2 출력 전압을 평가하는 것을 더 포함한다. 또한, 제 1 버랙터는 제 1 출력 전압이 증가하도록 제어되고 및/또는 제 2 버랙터는 제 2 출력 전압이 증가하도록 제어된다. 특히, 제 1 출력 전압 및/또는 제 2 출력 전압은 최대화된다. 제어 프로세스는 또한 제 1 출력 전압과 제 2 출력 전압의 합인 합 전압이 증가되고/되거나 최대화되도록 실행될 수 있다.
다른 실시예에 따르면, 주어진 시점에서, 제 1 버랙터 또는 제 2 버랙터가 제어되거나 또는 조정된다. 이것은, 주어진 시점에서, 오직 하나의 버랙터만이 제어되어 전기용량의 값이 변화되는 반면, 다른 버랙터, 또는 두 개보다 많은 수의 공진기를 사용하는 경우에는 다른 모든 버랙터들에 있어서 자신의 전기용량의 값이 변화되지 않음을 의미한다. 그러나, 바람직하게는 개별적인 버랙터가 제어될 수 있고, 즉 하나가 변화된 후에 다른 버랙터의 전기용량이 변화될 수 있다.
다른 실시예에 따르면, 제 1 출력 전압과 제 2 출력 전압이 서로 비교된다. 각각 출력 전압을 제공하는 두 개보다 많은 수의 공진기가 사용된 경우, 바람직하게는 모든 출력 전압들이 서로 비교된다.
다른 실시예에 따르면, 제 1 버랙터가 제어됨으로써 제 1 튜닝 전압이 생성된다. 또한, 제 2 버랙터가 제어됨으로써 제 2 튜닝 전압이 생성된다. 특히, 제 1 튜닝 전압과 제 2 튜닝 전압은 서로 비교될 수 있다.
다른 실시예에 따르면, 튜닝 전압의 비교 함수 및/또는 출력 전압의 비교 함수로서, 제 1 튜닝 전압이 제어될지 또는 제 2 튜닝 전압이 제어될지, 즉 두 개의 튜닝 전압들 중 어느 튜닝 전압이 제어되거나 또는 조정될지 여부가 판단된다. 바람직하게는, 낮은 출력 전압을 갖는 공진기의 튜닝 전압이 제어된다.
다른 실시예에 따르면, 제 1 출력 전압 및/또는 제 2 출력 전압이 정류된다. 또한, 만약 제 2 튜닝 전압이 제 1 튜닝 전압보다 크고 제 2 출력 전압의 절대값이 제 1 출력 전압의 절대값보다 크다면 제 1 공진기의 공진 주파수가 증가하도록 제 1 튜닝 전압이 변화될 수 있다. 또한, 만약 제 1 튜닝 전압이 제 2 튜닝 전압보다 크고 제 1 출력 전압의 절대값이 제 2 출력 전압의 절대값보다 크다면 제 2 공진기의 공진 주파수가 증가하도록 제 2 튜닝 전압이 변화될 수 있다. 또한, 만약 제 1 튜닝 전압이 제 2 튜닝 전압보다 크고 제 2 출력 전압의 절대값이 제 1 출력 전압의 절대값보다 크다면 제 1 공진기의 공진 주파수가 감소하도록 제 1 튜닝 전압이 변화될 수 있다. 또한, 만약 제 1 튜닝 전압이 제 2 튜닝 전압보다 크고 제 1 출력 전압의 절대값이 제 2 출력 전압의 절대값보다 크다면 제 2 공진기의 공진 주파수가 감소하도록 제 2 튜닝 전압이 변화될 수 있다.
다시 말하면, 예시적인 실시예에서의 방법이 아래의 특징에 의해 기술될 수도 있다. 이 방법에서, 두 개의 안테나 코일 L1 및 L2가 회로 상에 존재하되, 이것으로부터 정류에 의해 두 개의 출력 전압 U1 및 U2가 획득되고 접속된 커패시터는 튜닝 전압 Uc1 및 Uc2에 의해 튜닝된다. 증가된 제 1 튜닝 전압 Uc1은 첫번째 2차 코일 L1로 이루어지는 공진기 및 접속된 가변 커패시터와 관련된 공진 주파수가 향상됨을 의미할 수 있다. 위와 동일한 관계가 제 1 튜닝 전압 Uc2 및 두번째 2차 코일 L2에 대해서 획득될 수 있다. 또한, 제 2 튜닝 전압 Uc2이 제 1 튜닝 전압 Uc1보다 크고 제 2 출력 전압 U2의 절대값이 제 1 출력 전압 U1의 절대값보다 클 때, 제 1 튜닝 전압 Uc1의 증가를 발생시키는 판단 네트워크의 출력이 활성화된다. 또한, 제 1 튜닝 전압 Uc1이 제 2 튜닝 전압 Uc2보다 크고 제 1 출력 전압 U1의 절대값이 제 2 출력 전압 U2의 절대값보다 클 때, 제 2 튜닝 전압 Uc2의 증가를 발생시키는 판단 네트워크의 출력이 활성화된다. 또한, 제 1 튜닝 전압 Uc1이 제 2 튜닝 전압 Uc2보다 크고 제 2 출력 전압 U2의 절대값이 제 1 출력 전압 U1의 절대값보다 클 때, 제 1 튜닝 전압 Uc1의 감소를 발생시키는 판단 네트워크의 출력이 활성화된다. 또한, 제 2 튜닝 전압 Uc2이 제 1 튜닝 전압 Uc1보다 크고 제 1 출력 전압 U1의 절대값이 제 2 출력 전압 U2의 절대값보다 클 때, 제 2 튜닝 전압 Uc2의 감소를 발생시키는 판단 네트워크의 출력이 활성화된다.
이와 달리, 제어 프로세스의 입력 판단과 출력 효과 모두의 역으로도 실행될 수 있으며, 이때 증가된 제 1 튜닝 전압 Uc1은 첫번째 2차 코일 L1로 이루어지고 가변 커패시터에 접속된 회로부와 관련된 공진 주파수를 감소시키고, 동일한 관계가 제 2 튜닝 전압 Uc2과 두번째 2차 코일 L2에 대해서도 적용된다. 또한, 제 2 튜닝 전압 Uc2이 제 1 튜닝 전압 Uc1보다 크고 제 2 출력 전압 U2의 절대값이 제 1 출력 전압 U1의 절대값보다 클 때, 제 1 튜닝 전압 Uc1의 감소를 발생시키는 판단 네트워크의 출력이 활성화된다. 또한, 제 1 튜닝 전압 Uc1이 제 2 튜닝 전압 Uc2보다 크고 제 1 출력 전압 U1의 절대값이 제 2 출력 전압 U2의 절대값보다 클 때, 제 2 튜닝 전압 Uc2의 감소를 발생시키는 판단 네트워크의 출력이 활성화된다. 또한, 제 1 튜닝 전압 Uc1이 제 2 튜닝 전압 Uc2보다 크고 제 2 출력 전압 U2의 절대값이 제 1 출력 전압 U1의 절대값보다 클 때, 제 1 튜닝 전압 Uc1의 증가를 발생시키는 판단 네트워크의 출력이 활성화된다. 또한, 제 2 튜닝 전압 Uc2이 제 1 튜닝 전압 Uc1보다 크고 제 1 출력 전압 U1의 절대값이 제 2 출력 전압 U2의 절대값보다 클 때, 제 2 튜닝 전압 Uc2의 증가를 발생시키는 판단 네트워크의 출력이 활성화된다.
이러한 방식으로 제어되는 튜닝 전압의 규정은 전체 출력 전압을 향상시키는 데에 있어서 특히 효율적인 방법을 제공한다.
다른 실시예에 따르면, 이 방법은 사전정의된 수 있는 시간의 주기 동안 제어 회로를 비활성화하는 것을 포함한다. 이러한 제어 회로의 비활성화는 특히 회로 장치가 신호를 전송하는 시간의 주기 동안 실행될 수 있다. 만약 회로 장치가 트랜스폰더와 결합되었다면, 예로서 이것은 트랜스폰더가 신호를 전송하는 시간의 주기일 것이다.
방법의 일 실시예에 따르면, 비활성화는 회로 장치가 데이터를 수신하는 동안 및/또는 회로 장치가 데이터를 전송하는 동안 및/또는 제 1 출력 전압과 제 2 출력 전압으로 이루어진 사전결정될 수 있는 합산 전압에 도달하였을 때 발생할 수 있다. 비활성화는 사전결정될 수 있는 주기성을 가질 때에도 발생할 수 있다.
다시 말하면, 예시적인 일 실시예에 따른 방법에서, 제어 회로는 예로서 트랜스폰더와 같은 자신의 다운스트림 회로부에 의해, 신호가 회로로부터 전송되는 시간의 주기 동안 비활성화될 수 있다. 또한, 회로 장치 및/또는 트랜스폰더에 의해 검출된 관련 데이터를 수신함에 따라, 제어 회로는 데이터 수신 동작의 종료까지 비활성화될 수 있다. 또한, 제어 회로는 충분한 전압에 도달할 때까지 및/또는 사전정의된 시간의 주기 동안 주기적으로 비활성화될 수도 있다.
이러한 비활성화는, 회로 장치가 트랜스폰더와 결합되었거나 또는 신호를 전송하는 트랜스폰더 상에 형성되는 경우에서 특히 바람직할 수 있다. 바람직하게는, 비활성화는 트랜스폰더가 신호를 전송하는 시간의 주기 동안 실행된다. 다른 실시예에서, 비활성화는 트랜스폰더가 신호를 수신할 때, 특히 데이터 신호를 수신할 때 실행될 수 있으며, 이때 공진기의 제어, 즉 공진기의 공진 주파수의 제어가 바람직하게는 데이터를 수신하는 전체 시간 동안 비활성화된다.
본 발명의 부분적인 일 측면은 고주파수 에너지가 회로 상의 적어도 두 개의 집적된 코일들을 유도 결합함으로써 안테나로부터 회로로 전송되거나 또는 회로로부터 안테나로 전송되는 트랜스폰더용 회로 장치를 제공하는 것으로 고려될 수 있으며, 가변 커패시터는 공진기가 형성되도록 이러한 코일과 병렬 접속되거나 또는 직렬 접속된다.
이러한 공진기의 출력 전압이 정류되어, 결과적으로 DC 전압이 트랜스폰더에 공급된다. 제어 회로는 커패시터를 변화시켜 그로부터 획득될 수 있는 전력을 최대화한다. 바람직하게는, 제어 프로세스는 오직 우수한 공급이 획득되었을 때에만 종료된다. 그러나, 만약 제어 프로세스가 트랜스폰더의 데이터 변조와 충돌을 일으키지 않는다면 제어 프로세스는 계속될 수도 있다.
일 실시예에 따르면, 상기 특징에 적합한 회로 장치는 다음과 같다:
a) 회로 장치의 입력 회로는 회로 장치 상에 형성된 두 개의 루프 또는 코일(여기에서는 안테나 코일로서 지칭됨)을 포함한다;
b) 고주파수 에너지는 주로 유도적 방식으로 결합된다;
c) 안테나 코일 및 그와 함께 접속된 가변 커패시터는 공진기를 형성한다(예로서 병렬 공진 회로 또는 직렬 공진 회로);
d) 정류 및 스무딩(smoothing)에 따라, 공진기의 두 개의 출력 전압이 제어 회로로 입력 가능하게 된다;
e) 제어 회로는 두 개의 출력 전압이 최대화되도록 공진기의 가변 커패시터를 변화시킨다.
전술된 예시적인 실시예로부터 다음과 같은 특성이 전개된다:
a) 회로 장치의 영역 내의 1차 안테나는 루프 또는 코일(본 명세서에서는 1차 코일로 지칭됨)을 형성한다;
b) 회로 장치의 입력 회로는 회로 장치 상에 형성된 두 개의 추가적인 루프 또는 코일(본 명세서에서는 2차 코일로 지칭됨)을 포함한다;
c) 전송기의 필드로부터의 고주파수 에너지는 먼저 1차 안테나에 결합되고 그 다음 1차 코일로부터 2차 코일로 주로 유도적으로 결합된다;
d) 그렇지 않으면, 2차 코일과 안테나 코일과 관련하여, 실시예는 기본 실시예와 동일하다.
전개된 실시예와 관련하여, 단순화를 위해 트랜스폰더의 수신 방향만이 하기에서 설명될 것이다. 이러한 방향에 대해 1차 코일 및 2차 코일이라는 용어가 정의되었으며, 즉 1차 코일은 주로 기저국으로부터 신호를 수신하는 코일이고 2차 코일은 주로 1차 코일에 유도적으로 결합되고 회로 장치의 전기/전자 구성요소에 더 결합된 코일이다. 트랜스폰더 자신이 응답으로서 기저국에 데이터를 전송할 때, 신호의 전송 방향은 루프 또는 코일, 즉 안테나의 1차 코일을 따라 결정된다. 따라서, 만약 이러한 방향이 고려되면, 전술된 1차 코일 및 2차 코일이라는 용어는 서로 바뀌어질 수 있다. 이것은 또한 트랜스폰더의 굴절 교차부(reflection cross section)를 변화시킴으로써 교차장을 변조하는 것과 관련해서도 적용된다. 그러나, 일반적으로 두 가지 방향에 대해(수신 방향 및 응답 방향) 회로와 안테나 사이에서 가능한 최상의 전력 매칭이 획득되어야만 한다. 따라서, 두 방향 모두에서의 바람직한 전력 매칭을 획득하는 것이 목적이기 때문에, 즉 수신 방향과 관련된 본 명세서의 설명은 수신 방향뿐 아니라 전송 방향에도 적용되기 때문에, 오직 수신 방향의 정의 및 설명을 제공하는 것이 본 발명의 솔루션의 사용가능성을 제한하는 것은 아니다.
본 발명의 부분적인 측면에서, 회로 장치 상의 적어도 두 개의 안테나를 제공하는 규정이 신규한 특성으로서 제안된다. 이것은 매칭 목적에 있어서 제어 회로의 바람직한 구현을 나타낸다. 아래의 사항들이 적용된다:
1) 항상 오직 하나의 공진기만이 변화되고, 제어 회로로의 에너지 공급은 다른 공진기, 즉 다른 안테나 코일에 의해 보장된다. 그 결과, 제어 회로에 동작 전압을 공급하는 것이 가능하다. 매우 낮은 최소 전압과 매우 낮은 에너지 필요성을 갖는 회로가 선택되었다 할지라도, 이러한 최소 전압은 제어 프로세스 동안 반드시 계속 존재해야만 한다. 오직 매우 짧은 전압 브레이크만이 버퍼 커패시터에 의해 브릿징(bridged over)될 수 있다. 제어 회로로의 이러한 공급은 제어 회로 상의 상대적으로 우수한 매칭 공진기에 의해 획득될 수 있다.
2) 바람직하게, 매우 낮은 에너지 필요성을 갖는 매우 단순한 설계의 제어 회로가 사용된다. 그 결과, 제어 회로가 상대적으로 불완전한 매칭 상태에서도 사용되는 것이 가능하며, 그럼에도 안테나는 매우 적은 에너지를 공급할 수 있다. 따라서 예로서 마이크로컨트롤러 또는 매우 높은 주파수의 아날로그 회로의 사용과 같은, 제어 회로에 있어서 가능한 다수의 구현이 적절하지 않게 된다.
3) 회로 기술의 측면에서, 매우 미세한 일시적 변화를 갖는 두 개의 순간 전압(instantaneous voltage)의 비교가 낮은 복잡도를 가지고 실행될 수 있다. 따라서, 입력단에서의 순간 전압의 비교는 바람직하게는 간단한 제어 회로에 대해 선택되어야 한다. 정류 및 스무딩 후에, 두 개의 공진기는 두 개의 순간 전압을 공급하며, 이러한 값들은 간단한 방식으로 서로 비교될 수 있다.
4) 예로서 DC 전압을 갖는 버랙터 다이오드와 같은 가변 커패시터는, 예로서 튜닝 전압과 같은 자신의 값에 있어서 영향을 받는다. 만약 두 개의 튜닝 전압이 두 개의 공진기에 존재한다면, 이들은 낮은 복잡도를 가지고 서로 비교될 수도 있다.
5) 안테나 전압을 비교하는 것을 가능케 하기 위해, 불완전하게 튜닝된 경우에, 서로 다른 특성의 공진기가 초기에 존재하는 것으로 가정하는 것이 바람직하다. 따라서 서로 다른 출력 전압이 사용가능하다. 서로 다른 특성들은 가변 커패시터의 서로 다른 초기 튜닝 전압에 의해 타겟팅되는(targeted) 방식으로 야기될 수 있다.
6) 고주파수 회로에서의 보상과 관련하여 유추하였을 때, 공진기들 중 단지 하나만이 제어 프로세스 동안의 주어진 시간에서 변화된다는 것이 유추가능하다. 헌재 대부분이 불완전하게 매칭된 공진기로 가정되었기 때문에, 바람직하게는 보다 낮은 출력 전압을 공급하는 공진기가 선택될 수 있다.
요약하면, 본 발명의 기본 개념은 트랜스폰더 회로 장치로의 유도 결합에 의해 접속된 제어 회로 및/또는 입력단의 공진 양상의 자동 매칭을 제공하는 것으로 생각할 수 있다. 특히, 두 개의 합동 안테나 코일에 대한 개념은 본 발명에 있어서의 신규한 사항이다. 그러나 본 발명에 따르면, 다수의 공진기, 즉 제어될 수 있는 다수의 합동 안테나 코일을 제공하는 것도 가능하다. 본 발명은 또한 안테나 단자용 장치와 회로 장치의 안테나 입력 회로를 위한 장치에 관한 것이기도 하다. 기본 개념을 다시 말하면, 안테나를 회로 장치로 바람직하게 접속시키는 장치 및 방법이 제공된다. 하나의 루프 또는 안테나의 코일과 두 개의 루프 또는 회로 장치 상의 코일들 사이에서 유도 결합이 확립되기 때문에 종래 기술에서 이를 위해 필요한 비교적 높은 비용의 접속 가이드는 생략될 수 있다. 코일 및 이와 함께 접속된 가변 커패시터는 제어 회로에 의해서, 안테나와 회로 장치 사이의 충분히 우수한 전력 매칭으로 자동적으로 튜닝되는 공진기들을 형성한다. 이러한 솔루션은 특히 UHF에서 사용되는 트랜스폰더와 수 GHz의 범위에서의 트랜스폰더에 적절하다.
기저국 필드로부터 에너지를 공급받는 수신 회로에 대한 솔루션이 아래에서 보다 자세하게 기술되었다. 이 방법은 특히 두 개의 공진 회로 내에서의 증폭을 평가하는 데에 기초하며, 이때 특히 진폭에 의존하는 (순간) DC 전압이 평가된다. 특히 정류 후에, 평가 목적을 위해 위상을 사용하는 것은 더이상 가능하지 않다. 본 발명에 따르면, 매우 간단한 설계의 논리 회로를 사용하는 것이 가능하다. 정류는 트랜스폰더 내에서 임의의 경우에 요구된다. 본 발명에 따른 회로 장치의 제어 아웃레이는 상대적으로 훨씬 간단한 트랜스폰더에 대해 적합하다. 특히, 낮은 아웃레이는 트랜스폰더에 의해 극도로 낮은 에너지가 제공될 때 적합하다(특히 초기에 잘 튜닝되지 않는 경우). 여기에서, 논리 회로 자신은 제어될 전압을 공급받을 수 있다. 특히, 공진 회로(또는 보다 구체적으로는 공진 회로의 커패시터 값)는 차례로 개별적으로 튜닝되며, 논리 회로의 제어 출력은 주어진 시간에서 튜닝 방향으로 선택된 공진 회로를 판단한다. 또한, 특히, 튜닝은 몇몇 경우를 제외하고는 활성화된 채로 남아있을 수 있다. 튜닝 전압 및 정류에서의 스무딩 효과에 대한 통합 소자의 간단한 저장 효과로부터 뚜렷하게 거리가 먼 저장은 존재하지 않는다. 특히, 스플리터에 대한 필요성이 존재하지 않는다. 공진 회로 내의 고주파수 전류는 뚜렷하게 분리되거나 결합되지 않으며,오히려 바람직하게는 분리적이고 개별적으로 정류된다. 또한, 바람직하게는 밸런싱이 실행되지 않고, 두 개의 공진 회로의 정류된 전압은 독립적으로 최대값으로 이끌어진다. 예시적인 일 실시예에 따라, 예로서 소위 전기용량 다이오드와 같은 튜닝가능한 커패시터가 사용된다. 따라서 임의의 HF 스위치를 집적할 필요가 없으며, 특히 GHz 범위에 이르는 보다 높은 주파수의 스위치를 집적할 필요가 없다. 특히, 두 개의 공진 회로 각각에 대해 즉 두 개의 튜닝가능한 커패시터 전체에 하나의 튜닝가능한 커패시터가 사용된다.
본 발명에 따르면, 트랜스폰더의 시점으로부터 정확하게 알려지지 않은 수신 주파수를 튜닝하는 것이 가능하다. 제조 중에 이러한 수신 주파수에 대한 공진의 사전결정은 상당한 오차를 갖게 한다. 따라서 트랜스폰더 내에서의 매우 정확한 기준은 거의 구현할 수 없다. 그러나, 예시적인 일 실시예에 따르면, 주파수-결정 파라미터와 관련된 바람직하지 않은 초기 상황의 경우에도, 공진 회로의 공진 주파수는 기저국으로부터 수신된 캐리어 주파수에 대해 근접될 수 있다. 본 발명에 따르면, 트랜스폰더의 에너지 공급의 효율을 증가시킴으로써 RFID_ID 시스템의 신뢰도를 향상시키는 것이 가능하다. 또한 2차 효과로서 증가된 범위가 획득된다. 본 발명의 예시적인 일 실시예에 따른 회로 장치의 중요한 일 사용예는 GHz 범위에서의 애플리케이션과 관련된다.
이러한 경우에서 회로 장치의 제어 회로를 동작시키는 방법이 특히 회로 장치의 부분을 형성하는 프로세스에 의해 실행될 수 있다. 프로그램은 컴퓨터-판독가능한 매체 상에 저장되는 것이 가능하며, 상기 프로그램은 프로세서 상에서 실행될 때, 본 발명의 예시적인 일 실시예에 따른 방법을 제어하도록 설계된다. 또한, 프로그램 소자는 이것이 프로세스 상에서 실행되었을 때 본 발명의 예시적인 일 실시예에 따른 방법을 제어하도록 적용될 수 있다. 회로 장치는 또한 회로 장치의 제어가 적어도 부분적으로 실행될 수 있도록 설계된 프로세서를 포함할 수 있다. 이 방법은 소프트웨어 솔루션으로서 전체적으로 또는 부분적으로 실행될 수 있다.
전술된 예시적인 실시예들 중 하나 또는 전술된 측면들 중 하나를 참조로 기술된 특성들 및 단계들은 전술된 다른 실시예 또는 측면들의 특성 또는 단계들과 결합하여 사용될 수 있다.
본 발명은 도면에 도시된 실시예의 예시를 참조로 기술되었으나, 이러한 도면이 본 발명을 한정짓는 것은 아니다.
도 1은 본 발명의 예시적인 일 실시예에 따른 제어가능한 병렬 커패시터를 갖는 전단 회로(front-end circuit)의 개략도,
도 2는 본 발명의 예시적인 일 실시예에 따른 제어가능한 직렬 커패시터를 갖는 전단 회로의 개략도,
도 3은 제어 회로를 제공하기 위한 보조 회로를 갖는 전단 회로의 개략도,
도 4는 본 발명의 예시적인 일 실시예에 따른 제어 회로의 기능적 블록 회로도를 도시한 개략도,
도 5는 본 발명의 제 4 실시예에 따른, 1차 안테나를 갖는 전단 회로의 개략도,
도 6은 본 발명의 예시적인 일 실시예에 따른 제어 프로세스에 관련된 서로 다른 상황들을 개략적으로 도시한 도면,
도 7은 본 발명의 예시적인 일 실시예에 따른 제어 프로세스 중에 두 개의 튜닝 전압을 2차원 다이어그램의 형태로 개략적으로 도시한 도면,
도 8은 본 발명의 예시적인 일 실시예에 따른 제어 회로 장치의 출력 전압과 튜닝 전압의 시간에 따른 진행을 개략적으로 도시한 도면,
도 9a 내지 9d는 본 발명의 예시적인 실시예들에 따른 안테나 코일의 다양한 구성을 개략적으로 도시한 도면,
도 10은 본 발명의 예시적인 일 실시예에 따른 칩 상에서 서로의 위에 포개져서 배치된 안테나 코일들을 도시한 개략도,
도 11a 및 도 11b는 본 발명의 예시적인 일 실시예에 따른 유도 결합(inductive coupling)의 개략도,
도 12a 및 도 12b는 본 발명의 예시적인 일 실시예에 따른 2극 안테나(dipole antenna)를 갖는 트랜스폰더의 개략도,
도 13a 및 도 13b는 본 발명의 예시적인 일 실시예에 따른 루프 안테나를 갖 는 트랜스폰더의 개략도,
도 14a 및 도 14b는 본 발명의 예시적인 일 실시예에 따른 폐쇄 1차 코일(closed primary coil)을 갖는 2극 안테나의 개략도,
도 15a 및 도 15b는 본 발명의 예시적인 일 실시예에 따른, 폐쇄 1차 코일을 갖는 루프 안테나의 개략도,
도 16a 및 도 16b는 본 발명의 예시적인 일 실시예에 따른 복수의 권선(windings)을 갖는 1차 코일의 개략도,
도 17a 및 도 17b는 본 발명의 예시적인 일 실시예에 따른 부분적 권선을 갖는 1차 코일의 개략도,
도 18a 및 도 18b는 본 발명의 예시적인 일 실시예에 따른, 칩이 배치될 침하부(a depression) 둘레에 배치되는 1차 코일의 개략도.
아래에서는, 본 발명이 도면을 참조로 예시적인 실시예에 기초하여 보다 상세하게 기술될 것이며, 동일하거나 유사한 소자에는 동일하거나 유사한 참조번호가 제공되었다.
도 1은 본 발명에 따른 설계를 갖는 트랜스폰더용 회로 장치(100)의 예시를, 블록도의 형태로 개략적으로 도시한 것이다. 이 도면에서, 전단 회로(the frond-end circuit)가 상세하게 도시되었으며 후단 회로(the back-end circuit)는 단지 블록으로서만 도시되었다.
회로 장치(100)는 제 1 공진기(101), 제 2 공진기(102), 제어 회로(103) 및 후단 회로(112)를 포함한다. 제 1 공진기(101)는 제 1 코일(104)과 제 1 가변 커패시터(버랙터)(105)를 포함한다. 제 1 공진기(101)는 제 1 버퍼 커패시터(107)에 연결된 제 1 정류기 회로(106)에 연결된다. 제 2 공진기(102)는 제 2 코일(108)과 제 2 가변 커패시터(버랙터)(109)를 포함한다. 제 2 공진기(102)는 제 2 버퍼 커패시터(111)에 연결된 제 2 정류기 회로(110)에 연결된다. 두 개의 버퍼 커패시터는 제어 단지 블록도로서 개략적으로만 도시된 회로(103)에 연결된다. 가능한 일 실시예가 도 4에서 더욱 상세하게 도시되고 기술되었다. 제어 회로(103)는 후단 회로(112)에 연결되고 이 후단 회로(112)는 제 1 버랙터와 제 2 버랙터에 더 연결되며 상기 버랙터들에게 튜닝 전압을 제공한다. 가능한 하나의 후단 회로는 예로서 RFID 태그, 또는 무선 센서 또는 원격 제어를 위한 전단의 접속된 다운스트림에서의 트랜스폰더에 대한 디지털 부분일 수 있다. 도 1의 예시적인 실시예에 따르면, 제 1 버랙터는 제 1 코일과 병렬 접속되고 제 2 버랙터는 제 2 코일과 병렬 접속된다.
에너지-공급 교차장(an energy-supplying alternating field)이 도면의 좌측에서 라인(113)에 의해 단지 상징적으로만 도시되었다. 제 1 코일 및 제 2 코일(안테나 코일들)와 서로 병렬 접속된 가변 커패시터들은 전술된 바와 같이 두 개의 공진기(병렬 공진 회로)를 형성한다. 고주파수를 갖는 전기 에너지가 이러한 공진기로부터 획득되어 정류된다. 버퍼 커패시터를 갖는 정류기 회로는 출력 전압 U1 및 U2를 공급하며, 이들의 합은 동작 전압 Udd를 형성한다. 도 1에서 "제어"로 표기된 제어 회로(제어기)는 튜닝 전압 Uc1 및 Uc2를 더 공급한다. 이러한 경우 제 1 및 제 2 정류기의 출력 전압은 제어 회로와 회로 장치의 다른 회로부, 예로서 후단 회로에 대한 공급 전압으로서 사용될 수 있다.
도 2는 본 발명에 따른 설계를 갖는 트랜스폰더용 회로 장치(200)의 예시를 블록도의 형태로 개략적으로 도시한다. 이 도면에서, 전단 회로는 상세하게 도시되었으며 후단 회로는 단지 블록으로서만 도시되었다.
회로 장치(200)는 제 1 공진기(201), 제 2 공진기(202), 제어 회로(203) 및 후단 회로(212)를 포함한다. 제 1 공진기(201)는 제 1 코일(204) 및 제 1 가변 커패시터(버랙터)(205)를 포함한다. 제 1 공진기(201)는 제 1 버퍼 커패시터(207)에 연결된 제 1 정류기 회로(206)에 연결된다. 제 2 공진기(202)는 제 2 코일(208)과 제 2 가변 커패시터(버랙터)(209)를 포함한다. 제 2 공진기(202)는 제 2 버퍼 커패시터(211)에 연결된 제 2 정류기 회로(210)에 연결된다. 두 개의 버퍼 커패시터들은 단지 블록도로서 개략적으로만 도시된 제어 회로(203)에 연결된다. 가능한 일 실시예가 도 4에서 더욱 자세하게 도시되고 기술되었다. 제어 회로(203)는 후단 회로(212)에도 연결되며, 후단 회로(212)는 제 1 버랙터 및 제 2 버랙터에 연결되어 상기 버랙터들에 대해 튜닝 전압을 제공한다. 후단 회로는 예로서 트랜스폰더에 대한 디지털부일 수 있다. 도 2의 예시적인 실시예에 따르면, 제 1 버랙터는 제 1 코일과 직렬 접속되고 제 2 버랙터는 제 2 코일과 직렬 접속된다.
에너지-공급 교차장이 도면의 좌측에서 라인(213)에 의해 단지 상징적으로만 도시되었다. 제 1 코일 및 제 2 코일(안테나 코일들)와 서로 직렬 접속된 가변 커 패시터들은 전술된 바와 같이 두 개의 공진기(병렬 공진 회로)를 형성한다. 고주파수를 갖는 전기 에너지가 이러한 공진기로부터 획득되어 정류된다. 버퍼 커패시터를 갖는 정류기 회로는 출력 전압 U1 및 U2를 공급하며, 이들의 합은 동작 전압 Udd를 형성한다. 도 2에서 "제어"로 표기된 제어 회로(제어기)는 튜닝 전압 Uc1 및 Uc2를 더 공급한다.
도 2에 도시된 실시예는 가변 커패시터와 직렬 접속한다는 점에서 도 1에 도시된 예시와 다르다. 일반적으로, 도 2의 예시적인 실시예에서, 튜닝 전압에 대한 공진 주파수의 의존도가 꾸준히 증가하는 도 1의 실시예에서와는 달리, 튜닝 전압에 대한 공진 주파수의 의존도가 꾸준히 감소한다. 이러한 경우, 예로서 제어 회로의 통합 소자의 극성을 바꿈으로써, 제어 회로 내의 명백한 회로 적응(trivial circuit adaptation)을 수행하는 것이 가능할 것이다.
도 3은 본 발명에 따른 설계를 갖는 트랜스폰더용 회로 장치(300)의 예시를 블록도의 형태로 개략적으로 도시하였으며, 상기 회로 장치는 추가적인 보조 회로를 포함한다. 이 도면에서, 전단 회로는 상세하게 도시되었고 후단 회로는 단지 블록으로서만 도시되었다.
회로 장치(300)는 제 1 공진기(301), 제 2 공진기(302), 제어 회로(303) 및 후단 회로(312)를 포함한다. 제 1 공진기(301)는 제 1 코일(304) 및 제 1 가변 커패시터(버랙터)(305)를 포함한다. 제 1 공진기(301)는 제 1 버퍼 커패시터(307)에 연결된 제 1 정류기 회로(306)에 연결된다. 제 2 공진기(302)는 제 2 코일(308)과 제 2 가변 커패시터(버랙터)(309)를 포함한다. 제 2 공진기(302)는 제 2 버퍼 커패 시터(311)에 연결된 제 2 정류기 회로(310)에 연결된다. 두 개의 버퍼 커패시터들은 단지 블록도로서 개략적으로 도시된 제어 회로(303)에 연결된다. 가능한 일 실시예가 도 4에서 더욱 자세하게 도시되고 기술되었다. 제어 회로(303)는 또한 후단 회로(312)에 연결되며, 이것은 또한 제 1 버랙터 및 제 2 버랙터에 연결되어 상기 버랙터들에 대해 튜닝 전압을 제공한다. 후단 회로의 일 예시는 트랜스폰더 칩의 디지털부이다. 회로 장치(300)는 제 3 공진기를 형성하는 제 3 코일(314) 및 제 3 버랙터(315)와, 제 3 정류기 회로(316)를 포함하는 보조 회로(317)를 더 포함한다. 도 3의 예시적인 실시예에 따르면, 제 1 버랙터는 제 1 코일과 병렬 접속되고, 제 2 버랙터는 제 2 코일과 병렬 접속되며 제 3 버랙터는 제 3 코일과 병렬 접속된다. 보조 회로는 이것이 적어도 부분적으로 제어 회로(303)에 대한 에너지 공급 기능을 수행하도록 제어 회로(303)에 연결된다.
에너지-공급 교차장이 도면의 좌측에서 라인(313)에 의해 단지 상징적으로만 도시되었다. 제 1 코일 및 제 2 코일(안테나 코일들)과 서로 병렬 접속된 가변 커패시터들은 전술된 바와 같이 두 개의 공진기(병렬 공진 회로)를 형성한다. 고주파수 AC 전력, 즉 고주파수를 갖는 전기 에너지가 이러한 공진기로부터 획득된다. 정류기 회로와 버퍼 커패시터는 출력 전압 U1 및 U2를 공급하며, 이들의 합은 동작 전압 Udd를 형성한다. 도 3에서 "제어"로 표기된 제어 회로(제어기)는 튜닝 전압 Uc1 및 Uc2를 더 공급한다.
도 3은 보조 회로(317)에 의해 공급되는, 제어 회로에 대해 증가된 공급 전압(UH+ 및 UH-)을 갖는 전단 회로를 도시한다. 이러한 보조 회로는 특히 제어 회로 에 의해서만 로딩되도록 구성된다. 예로서, 증가된 전압은 이러한 목적을 위해 제공된 안테나 코일 LH의 다수의 권선에 의해 획득될 수 있다. 이러한 구성 덕에, 비교적 경제적인 제어 회로가 매우 이르게, 즉 매우 낮은 장 세기에서도 사용될 수 있다.
도 4는 본 발명의 예시적인 일 실시예에 따른 방법에 대한 기능의 측면에서 단순한 제어 회로의 실시예를 블록도로 도시하였다. 제어 회로(400)는 제 1 출력 전압 U1과 제 2 출력 전압 U2이 제어 회로(400)로 제공되는 제 1 입력단(401) 및 제 2 입력단(402)을 포함한다. 제어 회로(400)는 두 개의 저항 장치(404, 405)를 포함하는 저항 체인을 통해 공급 전압 U1 및 U2이 공급되는 제 1 비교기(403)를 더 포함한다. 제 1 비교기(403)는 작은 스위칭 이력 현상(switching hysteresis)을 갖고 출력 전압 U1과 U2를 비교한다. 저항 체인은 비교기 그라운드에 대해 서로 다른 극성을 갖는 전압들이 계산되어 공급 전압 Udd가 U1과 U2의 직렬 접속에 의해 획득되는 것을 보장한다.
제어 회로(400)는 작은 스위칭 이력 현상을 갖는 제 2 비교기(406)를 더 포함하며, 제어기의 출력단으로부터 튜닝 전압 Uc1과 Uc2이 제 2 비교기에 공급된다. 두 개의 비교기 출력은 네 개의 AND 게이트(408, 409, 410, 411)로 이루어진 판단 네트워크(407)로 공급되며, 이러한 판단 네트워크는 아래에서 기술되는 바와 같이 다양한 상황들을 서로 구별한다. 각각의 경우에서, 8개 중 두 개의 상황이 결합되었다. 임의의 주어진 시점에서, 판단 네트워크의 출력들 중 단지 하나의 출력만이 액티브하다. 액티브 출력은 튜닝 전압 Uc1 및 Uc2의 값이 저장되는 두 개의 통합 소자(412, 413) 중 하나에 대해 작동한다.
통합 소자는 상기 값을 영구적으로 또는 단지 임시적으로 저장할 수 있다. 이러한 값은 제어 회로로의 공급 전압이 손실되었을 때 손실될 수 있으며, 또한 소정의 시간 또는 소정의 데이터 통신의 종료 후에 순환적으로 재설정될 수도 있다. 또한 통합 소자는 이것이 비교적 긴 시간에 걸쳐 값이 손실되도록 설계될 수도 있으며, 비교적 긴 시간이라는 표현은 상기 값이 통합적으로 구축되는 데에 걸리는 시간의 주기보다 긴 시간을 의미한다(소위 누설 적분기(leaking integrator)).
액티브 출력을 통해, 각각의 튜닝 전압은 작은 단계에서 또는 상대적으로 느린 집적화에 의해 증가되거나 또는 감소된다.
일반적인 설명에 따라, 두 개의 안테나 코일 L1 및 L2를 튜닝하는 제어 회로는 예시적인 실시예에 의해 보다 자세히 기술될 것이다.
아래의 규정은 제어 프로세스가 기초하는 모델에 대해 만들어진 것이다:
- 두 개의 회로 부분 각각은 코일 L1과 L2 및 가변 커패시터 VC1과 VC2로 이루어지는 공진기를 형성한다. 각 공진기는 자신의 고유 공진 주파수 f1 및 f2를 갖고, 이것은 다른 어떤 영향들 보다도 전압의 뚜렷한 증가를 나타낸다. 이러한 증가는 공진기의 정류기 다운스트림의 출력 전압 U1(f) 및 U2(f)의 함수가, 다음과 같이 f1 및 f2에서 각각 최대값을 갖는다고 가정함을 의미한다:
Figure 112008048710271-PCT00001
- 다른 공진기로의 결합과 그외 다른 이유로 인해, 안테나 코일의 결합 인자가 1보다 상당히 아래에 있기 때문에 전압 U1 및 U2의 사이드 맥시마(side maxima) 는 이러한 최대값 U1(f1) 및 U2(f2)보다 상당히 아래에 위치한다. 공진기들의 치수는 대략 동일한 것으로 가정된다.
- 주파수 f1 및 f2는 처음에 기저국의 신호의 전송 주파수 fs와 상당히 다른 것으로 가정되며, 즉 공진기들은 상당히 불균형적이다. 도 6은 이러한 불균형한 상황의 예를 도시하며, 전송 주파수에 대한 진폭 Us는 오직 설명을 위해서 개략적으로 도시되었다.
- 제안된 해결책의 일반적인 특성을 제한하지 않고, 제어 효과의 영역 내의 주파수 f1 및 f2가 지속적으로 증가하는 방식으로 제어를 위해 사용되는 튜닝 전압 Uc1 및 Uc2에 의존한다고 처음에 가정된다. 이론상으로 매우 작은 통합 단계가 튜닝 제어 동안에 실행되기 때문에, 각 단계에서의 선형적인 관계의 가정도 허용될 것이다. Uc1/Uc2에 대한 f1/f2의 의존도가 점차 감소하는 상황은 단지 제어 가변성의 반전에 상응한다.
- 초기에는 VC1을 갖는 L1과 VC2를 갖는 L2로 이루어진 두 개의 공진기 사이의 차가 존재하지만, 이것은 액티브 제어 범위 내에서 매우 작게 남아있다. 안테나 코일 내지 기저국 사이의 결합 인자는 거의 동일하지만 1보다 상당히 낮다. 일반적으로 보다 작은 결합이 안테나 코일들 사이에서 제공된다. 따라서 전압 U1(f1)과 U2(f2)의 최대값들 또한 작은 제어 범위에 대해 거의 동일하다.
- 최적으로 튜닝된 상황이 다음과 같이 기저국의 전송 주파수에 대한 공진 주파수의 위치에 의해 기술된다:
바람직한 상태: f1=f2=fs
- 제어 프로세스는 이러한 일치를 획득하는 데에 목적이 있다. 또한 이러한 상태는 수렴 타겟(convergence target) 또는 바람직한 상태로서 지칭된다. 실질적인 경계 조건은 미세하게 이러한 타겟을 획득하는 능력을 제한하지만, 이러한 제한은 일반적으로 충분히 작다. 이것은 예로서 오프셋 전압의 결과, 또는 U1 및 U2에 대한 물리적 제한이나 전압에서의 상당한 변화 및 노이즈에 대한 물리적 제한으로서 계산될 수 있는 전압차의 최소 문턱값을 포함한다.
이러한 상황에 따라, 제어기 함수가 아래와 같이 기술될 것이다:
만약 주파수 f1, f2 및 fs가 크기에 따라 순서가 정해진다면, 8개의 상황들 중 하나의 상황은 항상 획득된다(도 6 참조). 8개의 상황들 각각에서, 예로서 f1<f2<fs 또는 f1<fs<f2 등과 같은 서로 다른 관계들이 적용된다. 원리적으로 두 개의 주파수가 정확히 동일한 값을 가질 가능성이 존재한다는 사실은 실제로는 (제어 시스템의 노이즈, 문턱값) 크게 중요하지 않고 단순화를 위해 본 명세서에서는 고려되지 않을 것이다.
8개의 상황들 각각에 있어서, 각각의 경우에서 바람직한 관계인 f1=f2=fs, 즉 튜닝된 바람직한 상태에 도달될 수 있는 주파수 f1 및 f2에 대한 보정 방향이 존재한다. 설명을 위해, 이러한 보정은 주파수의 매우 작은 감소 또는 주파수의 증가의 매우 작은 단계로서 존재할 수 있다. 이러한 단계가 실행될 때, 전술된 상황들 중 하나의 존재에 관련하여 판단이 다시 획득되고, 보정이 실행된다. 실제로는, 일시적(temporal) 단계는 존재할 필요가 없으며, 연속-작동 회로를 사용할 수 있다.
주파수 감소 방향으로의 보정 단계에 있어서, f1-- 또는 f2-- 의 표기가 사용된다. 주파수 증가 방향으로의 보정 단계에 있어서, f1++ 또는 f2++ 의 표기가 사용된다. 이러한 단계들은 유사한 표기 Uc1-- 및 Uc2-- 또는 Uc1++ 및 Uc2++에 의해 표시되는 튜닝 전압에서의 변화에 상응한다.
그러나, 주파수 f1 및 f2는 단순한 제어 회로에 대해 직접 결정될 수 없다. 그럼에도, 전압들을 서로 비교하는 것은 매우 간단하다. 이것은 U1 및 U2와 Uc1 및 Uc2를 사용하여 행해진다. 만약 임의의 오프셋 전압이 초기에 무시되었다면, 그리고 만약 실제로 어떠한 전압값도 정확하게 동일하지 않다고 가정하면, U1가 U2보다 더 낮은지 또는 Uc1이 Uc2보다 더 낮은지를 판단하는 것은 매우 간단하다. 이러한 관계를 사용하여, 제어기는 비교기를 통해 자신의 입력단에서 판단을 내릴 수 있다. 가능한 상황들이 아래의 표 1에 도시되었다.
Figure 112008048710271-PCT00002
제어기 입력단에서의 판단이 보다 근접하게 고려될 때 모호함이 드러난다:
상황 1 및 3 모두에서 U1 < U2이고 Uc1 < Uc2,
상황 5 및 7 모두에서 U1 < U2이고 Uc2 < Uc1,
상황 2 및 6 모두에서 U2 < U1이고 Uc2 < Uc1,
상황 4 및 8 모두에서 U2 < U1이고 Uc1 < Uc2.
따라서 준수되어야 할 기준에 따라 U1과 U2 사이의 크기 관계와 Uc1과 Uc2 사이의 크기 관계가 제공되기만 한다면 상황 1과 3 또는 상황 5와 7 또는 상황 2와 6 또는 상황 4와 8 사이를 구별하는 것이 불가능하다. 각각의 경우에서 구별될 수 없는 이러한 두 상황들은 예로서 상황 1과 상황 3을 상황의 쌍(pair) 1,3으로서 결합하는 것과 같이 상황의 쌍으로서 결합된다.
그 다음 다루어질 문제는 이러한 상황의 쌍에서 가능한 보정의 모호성을 어떻게 극복하느냐 하는 문제이다. 예를 들어, 상황 1은 두 가지 보정 가능성 f1++ 및 f2++을 제안하는 반면, 그로부터 구별될 수 없는 상황 3은 보정 f1++과 f2-- 을 허용할 것이다.
이에 대한 해결의 방법으로서, 모호한 상황의 쌍에서 일치하는 보정들만을 사용하는 것이 제안된다. 전술된 상황 1과 3(짧게는 상황 1,3으로서 지칭됨)의 예시에서, 이것은 보정 f1++이다. 공진 주파수 f1과 튜닝 주파수 Uc1 사이에서 전술된 바와 같이 가정된 관계에 의해, 주파수 보정 f1++은 전압 보정 Uc1++에 의해 획득된다. 따라서 제어기는 단지 하나의 튜닝 전압만을 변화시킨다. 가능한 상황의 쌍들 및 튜닝 전압에 대해 상응하는 변화들이 표 2에 도시되었다.
Figure 112008048710271-PCT00003
기술된 제어 프로세스는 도 1 내지 3 및 5에 도시된 회로 장치에서 구현될 수 있다.
도 5는 전단 회로의 예시를 블록도의 형태로 도시한다. 이것은 업스트림 1차 안테나가 존재한다는 점이 도 1과 다르다. 이 도면에서, 전단 회로는 상세하게 도시되었으며 후단 회로는 단지 블록으로서만 도시되었다.
회로 장치(500)는 제 1 공진기(501), 제 2 공진기(502), 제어 회로(503) 및 후단 회로(512)를 포함한다. 제 1 공진기(501)는 제 1 코일(504) 및 제 1 가변 커패시터(버랙터)(505)를 포함한다. 제 1 공진기(501)는 제 1 버퍼 커패시터(507)에 연결된 제 1 정류기 회로(506)에 연결된다. 제 2 공진기(502)는 제 2 코일(508)과 제 2 가변 커패시터(버랙터)(509)를 포함한다. 제 2 공진기(502)는 제 2 버퍼 커패시터(511)에 연결된 제 2 정류기 회로(510)에 연결된다. 두 개의 버퍼 커패시터들은 단지 블록도로서 개략적으로 도시된 제어 회로(503)에 연결된다. 가능한 일 실시예가 도 4에서 더욱 자세하게 도시되고 기술되었다. 제어 회로(503)는 후단 회로(512)에 연결되고, 제 1 버랙터와 제 2 버랙터에 더 연결되어 상기 버랙터들에 대한 튜닝 전압을 제공한다. 후단 회로는 예로서 트랜스폰더일 수 있다. 도 5의 실시예에 따르면, 제 1 버랙터는 제 1 코일과 병렬 접속되고 제 2 버랙터는 제 2 코일과 병렬 접속된다. 1차 코일(518)은 두 개의 공진기의 업스트림에 접속된다. 회로 상의 제 1 코일(L1) 및 제 2 코일(L2)은 1차 코일(L3)을 통해 외부 안테나에 유도 결합된다. 코일(L1, L2)은 2차 코일로서 지칭된다. 이러한 결합 및 서로에 대한 안테나의 부분적인 결합은 도 5에서 화살표(519)에 의해 도시되었다. 안테나 효과는 라인(513)에 의해 도시된다.
도 6은 기술된 제어 회로(도 4 참조)에 대한 모델의 서로 다른 8가지 상황들을 도시한다. 도시된 상황들에서, 두 개의 공진기의 공진 주파수 사이의 가능한 순서 관계와 신호 주파수가 검출된다. 따라서 도면은 도 4와 관련하여 기술된 상응하는 실시예를 도시하며, 이때 전압 U1 및 U2가 주파수의 함수로서 도시되었다. 이 도면에서, f1 및 f2는 회로의 각 공진 주파수, 즉 제 1 공진기 및 제 2 공진기의 공진 주파수이며, U1 및 U2는 각각 f1 및 f2에서 그들의 최대값에 도달한다. 기저국의 전송 주파수는 fs에서의 피크로서 Us에 의해 지시되며, 즉 회로 장치 또는 트랜스폰더로 신호를 전송하는 스테이션의 전송 주파수에 의해 지시된다.
f1 및 f2가 한번 보상이 실행되었던 fs와 반드시 일치하기 때문에, U2 및 U3의 최대값들은 반드시 보상 프로세스의 종료시에 이러한 피크에 위치해야 한다. 도 6에서 8개의 상황들에 대해 도시된 주파수에 대한 출력 전압의 곡선에서, 보다 약한 사이드 맥시마를 볼 수 있으며, 이것은 각각의 다른 공진기로의 결합 때문에 상승한다.
도 7의 도면 또한 도 4의 단순한 제어 회로에 관련된다. 도 6에 도시된 상황들에 대한 시뮬레이션 결과가 그래프의 형태로 도시되었으며, 즉 도 7의 상황 1은 도 6의 상황 1과 관련되고, 도 7의 상황 2는 도 6의 상황 2와 관련되며, 그 나머지도 이와 같다. x,y 좌표에 도시된 다이어그램에서, 제어 프로세스 중의 튜닝 전압 Uc1 및 Uc2가 도시되었다. 십자 모양은 의도된 제어 범위 내에서 제어 프로세스가 임의의 시작 상태로부터 도달하도록 의도된 이론상의 수렴 지점을 나타낸다. 도 6에 도시된 상태는 시뮬레이션의 시작으로서 선택되었으며, 즉 Uc1 및 Uc2에 대해 처음 위치하는 전압값에 의한 8가지의 모든 상황들에 따라 선택되었다. 또한, 공진기의 동일한 불균형이 각 시뮬레이션에 대해 정의된다. 이것은 자신의 효과의 측면에서 예로서 커패시터의 서로 다른 오프셋 값과 같은, 주어진 제조 오차에 해당한다. 수렴 타겟에서, 초기에 정의된 공진기의 불균형은 완전히 보상된다. 그 다음 이에 대해 요구되는 제어 전압 Uc1 및 Uc2의 값에 도달한다. 이것은 좌표 원점으로부터의 십자의 차(오프셋)을 설명한다. 만약 수렴 타겟이 예로서 좌표 원점에 위치한다면, 초기 불균형이 존재하지 않는 것이다.
도 7의 다이어그램으로부터 알 수 있는 바와 같이, 도 4와 관련하여 기술된 제어 회로 및 제어 프로세스에 의해 수렴 타겟에 도달하는 것이 가능하다.
도 8의 다이어그램 또한 도 4의 단순한 제어 회로와 관련된다. 도 6에서 도시된 8가지 상황의 시작 상태에 대한 시뮬레이션의 결과가 그래프의 형태로 도시되었다. 이러한 경우에서, 출력 전압 U1 및 U2(상단)과 튜닝 전압 Uc1 및 Uc2 (아래)의 일시적인 코스(temporal course)가 각 상황에 대해 4개의 곡선으로 도시되었다. 전압 U1 및 U2는 튜닝된 상황에서 거의 동일한 (최대) 값이라 가정되며 Uc1 및 Uc2는 사전정의된 불균형 오프셋에 상응하는 일정한 값만큼 상충함을 알 수 있다. 각각의 시간 축은 제어의 통합 소자의 선택된 통합 상수 (또는 허수 단계 크기)를 사용하여 확산되거나 축소되며, 이러한 경우, 다수의 트랜스폰더 애플리케이션에 있어서 타당한 가설이 만들어진다. 예로서, 기저국 신호의 스위치-온을 따라 100ms의 시간 주기 내에서 도달하도록 되어 있는 공급 전압은 전형적인 애플리케이션으로서 정의될 수 있다. 다른 시간의 주기들이 애플리케이션에 따라 가능하며, 통합 상수의 구성에 의해 넓은 범위 내에서 선택될 수 있다. 적용의 우수한 수렴 양상을 뚜렷하게 볼 수 있다. 각각의 경우에서 시작 값이 서로 달랐음에도 불구하고 8가지 상황에서 U1 및 U2에 대한 최대값에 도달된다. 도 8의 개별적인 상황에서는 U1 및 U2와 Uc1 및 Uc2가 동일하게 행동하고 짧은 시간 후에 동일한 값을 갖도록 가정되어, 각 다이어그램에서 네 개의 서로 다른 라인들이 시작에서만 보여질 수 있도록 한다. 예로서, 도 8f에서, 개별적인 라인들은 50ms까지만 볼 수 있고, 도 8g에서는 대략 30ms 이후부터는 실질적으로 동일하게 되어 서로 겹쳐져서 연장한다.
도 9a 내지 9d는 칩 또는 칩 결정(chip crystal) 상에서의 안테나 코일(903), 즉 제 1 코일 및/또는 제 2 코일의 다양한 구성을 도시한다. 칩 결정(901)은 트랜스폰더 회로를 갖는 액티브 영역(902)을 포함한다. 칩의 서로 다른 컨덕터 평면(금속화 층) 사이의 비아(904)는 교차하는 컨덕터 트랙을 생성하는 데에 사용된다.
도 9a에서, 두 개의 안테나 코일(903)은 액티브 영역의 옆에 배치되도록 칩 상에 배열된다. 도 9b에서, 두 개의 안테나 코일은 액티브 영역(902) 둘레에 배열된다. 칩 상의 내부 안테나 코일(905)은 내부 안테나 코일(905)을 동심원으로서 둘러싸고 있는 외부 안테나 코일(906)로부터 분리된다. 도 9c에서, 안테나 코일은 액티브 영역(902) 둘레에 배열된다. 그러나, 이것은 일부 권선 뒤에 중심 탭(907)을 포함한다. 액티브 영역(902)의 말단과 같은 중심 탭은 트랜스폰더 회로에 접속된다. 도 9d에서, 두 개의 개별적인 안테나 코일(908, 909)이 액티브 영역(902) 옆에 배열된다. 두 개의 안테나 코일은 서로에 대해 독립적으로 액티브 영역(902) 상에 형성된 트랜스폰더 회로에 접속된다.
도 10은 칩 상에서 서로 포개진 안테나 코일의 구성을 도시한다. 이러한 칩은 리소그래픽/화학적 프로세스에 의해 서로 다른 전기적 특성을 갖는 다수의 층에서 생성된다. 이러한 층은 비도전성, 반도전성 및 도전성 재료(금속)으로 이루어진다. 제 1 안테나 코일(1010)은 트랜스폰더를 포함하는 액티브 영역(1014) 둘레의 제 1 비도전성 평면(1011) 상에 형성된 제 1 금속화 평면으로부터 형성된다. 제 2 안테나 코일(1012)은 액티브 영역 둘레의 제 2 비도전성 평면(1013) 상에 형성된 제 2 금속화 평면으로부터 형성된다. 두 개의 안테나 코일(1010, 1012)은 도전성 층(금속화 평면)으로부터 에칭된다. 이들은 비도전성 층(1011)에 의해 수직 방향에서 서로로부터 절연된다. 도 10은 또한 칩 구조체의 추가 평면(1016) 내의 칩 구조체(1015)의 액티브 부분을 개략적으로 더 도시한다. 회로는 일반적으로 적어도 두 개의 금속 층을 포함하며, 따라서 코일들은 서로 포개져서 배치될 수 있다. 개별적인 코일들 사이의 유도성 결합은 비교적 얇은 절연재(1011)를 통해 작용할 수 있다. 액티브 회로(1015)는 일반적으로 거의 모든 입수가능한 층들을 자신의 구조체 내에 포함한다. 도 10에 도시된 회로 설계에서, 도 9에 비교하여 전형적으로 안테나 코일의 보다 강한 결합이 획득되어야 하며, 이것은 U1 및 U2에 대한 공진 곡선의 합병으로 이어질 수 있으며 이는 일부 애플리케이션에서 바람직하지 않을 수 있다. 두 개의 코일이 도 10에서 원(1017)으로 도시된 비아에 의해 액티브 영역(1014)으로 결합된다.
도 11a 및 11b는 업스트림 1차 안테나를 갖는 전형적인 트랜스폰더 구조체의 경우에서의 에너지의 유도 결합을 도시한다.
도 11a는 트랜스폰더의 1차 안테나(1117)(여기에서는 2극 안테나로서 도시됨)가 점착성 본딩되거나 또는 전착(electrodeposition)에 의해 도포되어 프린팅되는 비도전성 캐리어 재료(1118)로 이루어지는 편평한 구조체를 도시한다. 2극 안테나의 중심에는 칩 결정(1101)이 위치하며, 이러한 칩 결정은 자신의 소위 액티브 영역(1102)의 영역 내에 액티브 기능 트랜스폰더 회로를 갖는다. 칩 결정(1102)은 캐리어 재료에 대해 점착성으로 본딩되거나 다른 방법으로 고정된다. 또한 제 1 코일 및 제 2 코일이 개략적으로 도시되어 참조번호(1103)로 표기된다. 두 개의 코일은 트랜스폰더 회로에 결합된다.
도 11b는 도 11a의 구성, 즉 안테나 단자의 구성의 분해된 모습을 개략적으로 도시한다. 칩 결정(1101) 상에는 트랜스폰더 회로를 포함하는 액티브 영역(1102)이 위치하고 칩의 상단 측면에 두 개의 안테나 코일(1103)이 위치한다. 칩의 상단 측면은 일반적으로 캐리어 재료(1118)(플립 칩)를 향한다. 본 명세서에서 부분적으로 폐쇄된 루프로서 도시된 1차 코일(1120)은 칩 아래에 위치하거나 또는 칩을 타이트하게 둘러싼다. 루프는 1차 안테나를 형성하는 두 개의 절반의 2극 안테나(1117)를 접속시킨다. 1차 코일의 안테나 코일로의 유도 결합은 양식화된 자기장선(1119)에 의해 개략적으로 도시되었다.
도 12a 및 12b는 2극 안테나를 갖는 도 11의 트랜스폰더 구성의 (위에서 내려다본) 평면도 및 단면도를 도시한다. 개별적인 구성요소는 이미 도 11을 참조로 설명하였으며, 도 12a 및 12b에는 도 11a 및 11b에서와 동일한 참조번호가 제공되었다.
도 13a 및 13b는 루프 안테나를 갖는 트랜스폰더에 대한 다른 구성의 (위에서 내려다본) 평면도 및 단면도를 도시한다. 캐리어 재료(1318) 상의 대략 직사각형인 루프 안테나(1321)는 도 13a의 좌측 위쪽 구성에서 외부를 향하는 작은 루프를 형성하며, 이 루프는 1차 코일(1320)과 같이, 거의 완전히 액티브 영역(1302)과 2차 안테나 코일(1303) - 짧게는 2차 코일로 지칭됨 - 을 포함하는 칩 결정(1301)을 둘러싼다. 굴곡부의 내부 영역에서, 자기장선의 집중도가 획득되며, 즉 이 영역에서의 자기장 세기의 증가한다. 이것은 트랜스폰더 회로를 배치하는 데에 있어서 바람직한 영역이다.
도 14a 및 14b는 2극 안테나를 갖는 다른 트랜스폰더 구성의 (위에서 내려다본) 평면도 및 단면도를 도시한다. 구성요소는 도 11 및 도 12를 참조로 이미 기술되었다. 구성요소(1401)는 칩 결정이고, 구성요소(1402)는 트랜스폰더 회로가 형성되는 액티브 영역이며, 구성요소(1420)는 1차 안테나의 부분으로서의 1차 코일이다. 도 12와 비교하여, 비아(1422)가 추가되었으며, 이것은 캐리어 재료(1418)의 한 측면으로부터의 한 컨덕터 트랙을 소정의 지점에서 다른 측면 상의 컨덕터 트랙으로 접속시킨다. 이러한 비아는 다층 인쇄 회로 보드로부터 알려져 있다. 컨덕터 가이드(guide)는 이러한 비아에 의해 교차될 수 있다. 그 결과, 1차 코일(1420)은 칩(1401)을 완전히 둘러쌀 수 있다.
도 15a 및 15b는 루프 안테나를 갖는 트랜스폰더 구성의 (위에서 내려다본) 평면도 및 단면도를 도시한다. 구성요소는 도 11 및 도 13을 참조로 이미 기술되었다. 구성요소(1501)는 칩 결정이고, 구성요소(1502)는 트랜스폰더 회로가 형성되는 액티브 영역이고, 구성요소(1503)는 두 개의 안테나 코일을 나타내며, 구성요소(1520)는 루프 안테나로서 설계된 1차 안테나(1521)의 부분으로서의 1차 코일이다. 도 15의 실시예는 1차 코일(1520)이 칩(1502)을 완전히 둘러싼다는 점에서 도 13의 실시예와 다르다.
도 14 및 도 15에 도시된 바와 같이 1차 코일이 완전히 둘러싸도록 설계되었다는 것은 불완전한 포위(surrounding)와 비교하여 향상된 결합 인자가 획득됨을 의미하지만, 양면 보드 구조체와 비아에 의한 컨덕터 가이드 교차의 복잡도가 무시될 수 없다.
도 16a 및 도 16b는 2극 안테나와 결합된 복수의 권선을 갖는 1차 코일(1623)을 포함하는 구성을 도시하되, 2극 안테나의 절반은 캐리어의 서로 다른 측에 배치되고, 도 16a는 평면도를, 도 16b는 단면도를 도시한다. 여기에서 또한 비아(1622)가 요구된다. 다른 구성요소는 도 14를 참조로 하여 이미 기술되었다. 구성요소(1601)는 칩 결정이고, 구성요소(1602)는 트랜스폰더 회로가 형성되는 액티브 영역이고, 구성요소(1603)는 두 개의 안테나 코일을 나타내고, 구성요소(1617)는 2극 안테나의 형태인 1차 안테나이며, 구성요소(1620)는 1차 안테나의 부분으로서의 1차 코일이다. 2극 안테나(1617)의 개별적인 절반의 부분들 또는 암(arms)은 이러한 경우에 전술된 바와 같이 캐리어 재료(1618)의 서로 다른 측 상에 형성된다. 따라서 1차 안테나(1618)의 부분은 도 16의 점선으로 도시되었다. 1차 측, 즉 1차 코일 상의 다수의 권선은 충분한 공급 전압이 사용가능하도록 전형적으로 2차 측 상에 적어도 동일한 수의 권선 또는 보다 많은 수의 권선을 필요로 한다. 다수의 권선에 의해 향상된 효율이 획득될 수 있다. 만약 보다 많은 권선이 1차 측보다 2차 측 상에 형성되었다면, 증가된 공급 전압이 제공될 수 있다.
도 17a 및 17b는 1차 코일(1720)이 단지 칩(1701) 둘레 원의 일부분만을 형성하는, 거의 직사각형인 루프 안테나(1721)를 갖는 구성을 도시하며, 이때 도 17a는 평면도이고 도 17b는 단면도를 도시한다. 90°를 이루는 이러한 원의 일부분이 루프 안테나(1721)의 둥글려진 코너에 의해 형성된다. 루프 안테나의 구조는 크게는 변함이 없으나, 칩에 대해 보다 낮은 결합 인자가 획득된다. 다른 구성요소는 앞서 이미 기술되었다: 구성요소(1702)는 트랜스폰더 회로가 형성되는 액티브 회로이고, 구성요소(1703)는 두 개의 2차 코일을 나타내며, 구성요소(1718)는 캐리어 재료이다.
도 18a 및 18b는 다른 실시예를 도시하며, 도 18a는 도 18b의 분해도이다. 칩 결정(1824)은 칩 캐리어(1827) 내의 적절한 블라인드 홀(1825)로 삽입된다. 이 블라인드 홀은 상단 에지에서 1차 코일(1825)에 의해 크게 둘러싸인다. 칩 결정(1824)은 제조 중에 캐리어 재료 내로 삽입되어 캐리어 상의 1차 코일(1825)과 칩 상의 2차 코일이 거의 동일한 평면에 배치되도록 한다. 이것은 캐리어 표면 상에 장착되는 것과 비교하여 결합력을 향상시키고 제조 오차를 감소시킨다. 그에 따라 공진 불균형 또한 감소된다.
또한, "구비하는" 및 "포함하는"과 같은 용어가 다른 소자 또는 단계의 존재를 배제하는 것은 아니며 "하나의" 또는 "일"과 같은 용어가 동일한 대상에 대한 복수의 존재를 배제하는 것은 아님을 인지해야 한다. 또한, 전술된 실시예들 중 하나를 참조로 기술된 특성 또는 단계가 전술된 다른 실시예의 다른 특성 또는 단계와 결합하여 사용될 수도 있음을 인지해야 한다. 또한 특허청구범위에서의 참조번호가 제한을 두기 위한 것으로 간주되어서는 안된다.

Claims (34)

  1. 트랜스폰더용 회로 장치로서,
    제어 회로와,
    입력 회로를 포함하되,
    상기 입력 회로는,
    제 1 코일과 제 1 커패시터를 포함하는 제 1 공진기와,
    제 2 코일과 제 2 커패시터를 포함하는 제 2 공진기를 포함하고,
    상기 제 1 커패시터는 제 1 버랙터(varactor)로서 설계되며,
    상기 제 2 커패시터는 제 2 버랙터로서 설계되고,
    상기 제 1 공진기는 제 1 출력 전압을 제공하는 데에 사용될 수 있도록 설계되고,
    상기 제 2 공진기는 제 2 출력 전압을 제공하는 데에 사용될 수 있도록 설계되며,
    상기 제어 회로는 상기 버랙터들 중 적어도 하나의 버랙터를 제어하는 데에 사용될 수 있도록 설계되어 상응하는 공진기의 공진 주파수가 사전정의된 전송 주파수로 설정됨으로써, 상기 상응하는 공진기의 상기 출력 전압이 증가할 수 있도록 하는
    트랜스폰더용 회로 장치.
  2. 제 1 항에 있어서,
    정류기 회로를 더 포함하되,
    상기 정류기 회로는 상기 입력 회로와 상기 제어 회로 사이에 접속되는
    트랜스폰더용 회로 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    1차 코일을 더 포함하되,
    상기 1차 코일은 유도 결합(inductive coupling)이 상기 1차 코일과 상기 제 1 코일 및/또는 상기 제 2 코일 사이에 형성되도록 상기 입력 회로의 업스트림(upstream)에 접속되는
    트랜스폰더용 회로 장치.
  4. 제 3 항에 있어서,
    상기 입력 회로는 제 3 코일을 더 포함하되,
    상기 제 3 코일은 상기 제어 회로에 대한 전압 공급을 보장하는 데에 사용될 수 있도록 설계되는
    트랜스폰더용 회로 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 제 1 출력 전압 및/또는 상기 제 2 출력 전압을 공급받을 수 있도록 설계되는
    트랜스폰더용 회로 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    추가 회로부(additional circuit parts)를 더 포함하되,
    상기 추가 회로부는 상기 제 1 출력 전압 및/또는 상기 제 2 출력 전압을 공급받을 수 있도록 설계되는
    트랜스폰더용 회로 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 코일 및/또는 상기 제 2 코일 및/또는 상기 1차 코일은 단지 하나의 완전한 권선(winding) 또는 하나의 부분적으로 완전한 권선을 갖는 단일 루프로서 형성되는
    트랜스폰더용 회로 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 입력 회로의 상기 제 1 출력 전압이 상기 제어 회로의 입력측에 공급될 수 있도록 설계되고,
    상기 제어 회로는 상기 제 1 버랙터에게 튜닝 전압(a tuning voltage)을 제공하는 데에 사용될 수 있도록 설계되는
    트랜스폰더용 회로 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 제 1 출력 전압 및/또는 상기 제 2 출력 전압이 상기 제어 회로의 입력측에 공급될 수 있도록 설계되고,
    상기 제어 회로는 상기 제 1 버랙터로의 제 1 튜닝 전압 및/또는 상기 제 2 버랙터로의 제 2 튜닝 전압을 제공하는 데에 사용될 수 있도록 설계되는
    트랜스폰더용 회로 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제어 회로는 적어도 상기 제 1 튜닝 전압이 상기 제어 회로 내에서 평가될 수 있도록 추가로 설계되는
    트랜스폰더용 회로 장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제어 회로는 비교 회로를 포함하되,
    상기 비교 회로는 상기 제 1 출력 전압과 상기 제 2 출력 전압의 비교 및/또는 상기 제 1 튜닝 전압과 상기 제 2 튜닝 전압의 비교에 사용될 수 있도록 설계되는
    트랜스폰더용 회로 장치.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제어 회로는 복수의 통합 소자(integrative elements)와, 제 1 출력 단자 및 제 2 출력 단자를 포함하는 판단 네트워크(a decision network)를 더 포함하되,
    상기 제 1 출력 단자 및 상기 제 2 출력 단자는 상기 복수의 통합 소자에 접속되며,
    상기 판단 네트워크는 임의의 시점에서 최대값을 갖는 하나의 출력 단자에 신호가 존재하도록 설계되는
    트랜스폰더용 회로 장치.
  13. 제 12 항에 있어서,
    상기 통합 소자는 상기 튜닝 전압을 제공하는 데에 사용될 수 있도록 설계되는
    트랜스폰더용 회로 장치.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 판단 네트워크는 어느 튜닝 전압이 사전정의가능한 양만큼 변화되는지를 판단하는 데에 사용될 수 있도록 설계되는
    트랜스폰더용 회로 장치.
  15. 제 4 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 1차 코일은 상기 제 1 코일 및/또는 상기 제 2 코일을 적어도 부분적으로 둘러싸는
    트랜스폰더용 회로 장치.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    침하부(a depression)를 더 포함하되,
    상기 제 1 코일 및/또는 상기 제 2 코일은 상기 침하부 내에 배치되는
    트랜스폰더용 회로 장치.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 코일 및 상기 제 2 코일은 적어도 부분적으로 서로 겹쳐지도록 배치되는
    트랜스폰더용 회로 장치.
  18. 제 17 항에 있어서,
    상기 제 1 코일 및 상기 제 2 코일은 서로로부터 사전정의된 거리에 있도록 배치되는
    트랜스폰더용 회로 장치.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 제 1 코일은 제 1 크기를 갖는 제 1 표면 영역을 둘러싸고,
    상기 제 2 코일은 제 2 크기를 갖는 제 2 표면 영역을 둘러싸며,
    상기 제 1 표면 영역 및 상기 제 2 표면 영역은 제 3 크기를 갖는 제 3 표면 영역 내에서 겹쳐지는
    트랜스폰더용 회로 장치.
  20. 제 19 항에 있어서,
    상기 제 3 표면 영역의 크기는 상기 제 1 표면 영역의 크기와 상기 제 2 표면 영역의 크기의 절반의 크기인
    트랜스폰더용 회로 장치.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 제 1 코일은 상기 제 3 표면 영역 내에 제 1 자속을 생성하도록 설계되고,
    상기 제 2 코일은 상기 제 3 표면 영역 내에 제 2 자속을 생성하도록 설계되며,
    상기 제 1 코일 및 상기 제 2 코일은 상기 제 1 자속 및 상기 제 2 자속이 상기 제 3 표면 영역 내에서는 서로를 강화시키고 상기 제 3 표면 영역 밖에서는 서로를 상쇄시키도록 추가로 설계되는
    트랜스폰더용 회로 장치.
  22. 제 1 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 제어 회로는 자신의 일시적 응답(temporal response)이 일시적 신호 변화에 의해 뚜렷한 영향을 받지 않도록 설계되는
    트랜스폰더용 회로 장치.
  23. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
    복수의 추가 코일을 더 포함하되,
    상기 추가 코일 중 적어도 하나의 추가 코일은 상기 회로 장치에 집적되도록 설계되고,
    상기 회로 장치는 전송 신호를 출력하는 데에 사용될 수 있도록 설계되며,
    상기 복수의 추가 코일 중 적어도 하나의 추가 코일은 상기 전송 신호가 상기 제 1 코일 및/또는 상기 제 2 코일에 유도적으로(inductively) 전송될 수 있도록 설계되는
    트랜스폰더용 회로 장치.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 제 1 커패시터 및/또는 상기 제 2 커패시터는 상기 제 1 코일 및/또는 상기 제 2 코일과 병렬 또는 직렬 접속되는
    트랜스폰더용 회로 장치.
  25. 제어 회로 및 입력 회로를 포함하는 회로 장치의 상기 제어 회로를 동작시키는 방법으로서,
    상기 입력 회로는 제 1 코일 및 제 1 커패시터를 포함하는 제 1 공진기와 제 2 코일 및 제 2 커패시터를 포함하는 제 2 공진기를 포함하고, 상기 제 1 커패시터는 제 1 버랙터로서 설계되고, 상기 제 2 커패시터는 제 2 버랙터로서 설계되며,
    상기 방법은,
    상기 제어 회로를 통해 상기 제 1 공진기의 제 1 출력 전압을 평가하는 단계와,
    상기 제 1 버랙터를 제어하여 상기 제 1 출력 전압을 증가시키는 단계를 포함하는
    제어 회로 동작 방법.
  26. 제 25 항에 있어서,
    상기 제어 회로를 통해 상기 제 2 공진기의 제 2 출력 전압을 평가하는 단계와,
    상기 제 1 버랙터를 제어하여 상기 제 1 출력 전압을 증가시키는 단계 및/또는 상기 제 2 버랙터를 제어하여 상기 제 2 출력 전압을 증가시키는 단계를 더 포함하는
    제어 회로 동작 방법.
  27. 제 26 항에 있어서,
    주어진 시점에서, 상기 제 1 버랙터 또는 상기 제 2 버랙터 중 하나가 제어되는
    제어 회로 동작 방법.
  28. 제 26 항 또는 제 27 항에 있어서,
    상기 제 1 출력 전압과 상기 제 2 출력 전압을 비교하는 단계를 더 포함하는
    제어 회로 동작 방법.
  29. 제 26 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 1 버랙터를 제어하는 제 1 튜닝 전압을 생성하는 단계와,
    상기 제 2 버랙터를 제어하는 제 2 튜닝 전압을 생성하는 단계를 더 포함하 는
    제어 회로 동작 방법.
  30. 제 29 항에 있어서,
    상기 제 1 튜닝 전압과 상기 제 2 튜닝 전압을 비교하는 단계를 더 포함하는
    제어 회로 동작 방법.
  31. 제 30 항에 있어서,
    상기 튜닝 전압의 비교 및 상기 출력 전압의 비교 함수로서 상기 제 1 튜닝 전압 또는 상기 제 2 튜닝 전압이 제어될지 여부를 판단하는 단계를 더 포함하는
    제어 회로 동작 방법.
  32. 제 31 항에 있어서,
    상기 제 1 출력 전압과 상기 제 2 출력 전압을 정류하는 단계와,
    만약 상기 제 2 튜닝 전압이 상기 제 1 튜닝 전압보다 크고 상기 제 2 출력 전압의 절대값이 상기 제 1 출력 전압의 절대값보다 크다면, 상기 제 1 공진기의 공진 주파수가 증가하도록 상기 제 1 튜닝 전압을 변화시키는 단계 및/또는
    만약 상기 제 1 튜닝 전압이 상기 제 2 튜닝 전압보다 크고 상기 제 1 출력 전압의 절대값이 상기 제 2 출력 전압의 절대값보다 크다면, 상기 제 2 공진기의 공진 주파수가 증가하도록 상기 제 2 튜닝 전압을 변화시키는 단계 및/또는
    만약 상기 제 1 튜닝 전압이 상기 제 2 튜닝 전압보다 크고 상기 제 2 출력 전압의 절대값이 상기 제 1 출력 전압의 절대값보다 크다면, 상기 제 1 공진기의 공진 주파수가 감소하도록 상기 제 1 튜닝 전압을 변화시키는 단계 및/또는
    만약 상기 제 1 튜닝 전압이 상기 제 2 튜닝 전압보다 크고 상기 제 1 출력 전압의 절대값이 상기 제 2 출력 전압의 절대값보다 크다면, 상기 제 2 공진기의 공진 주파수가 감소하도록 상기 제 2 튜닝 전압을 변화시키는 단계를 더 포함하는
    제어 회로 동작 방법.
  33. 제 1 항 내지 제 32 항 중 어느 한 항에 있어서,
    사전정의될 수 있는 시간의 주기 동안 상기 제어 회로를 비활성화하는 단계를 더 포함하는
    제어 회로 동작 방법.
  34. 제 33 항에 있어서,
    상기 비활성화는, 상기 회로 장치가 데이터를 수신하는 동안 및/또는 상기 회로 장치가 데이터를 전송하는 동안 및/또는 제 1 출력 전압과 제 2 출력 전압으로 이루어진 사전결정될 수 있는 합산 전압에 도달하였을 때 및/또는 상기 비활성화가 사전결정될 수 있는 주기성을 가질 때 발생할 수 있는
    제어 회로 동작 방법.
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