KR20080072683A - 무선 통신 시스템에서의 비트 디멀티플렉싱을 위한 방법 및장치 - Google Patents

무선 통신 시스템에서의 비트 디멀티플렉싱을 위한 방법 및장치 Download PDF

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Abstract

무선 통신 시스템에서 레이트 1/3 콘볼루션 인코더 또는 레이트 1/5 터보 인코더에 대한 비트 디멀티플렉싱의 방법 및 장치가 개시된다. 제 1 방법은, 레이트 1/3 콘볼루션 인코더로부터 비트들을 수신하는 단계 (402), V0, V1, 및 V2 로 나타내는 3개의 시퀀스들로 상기 수신 비트들을 순차적으로 분배함 (404) 으로써 상기 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 V0 시퀀스가 되고, 제 2 비트는 V1 시퀀스가 되며, 제 3 비트는 V2 시퀀스가 되게 하는 단계, 상기 시퀀스들을 순서화하여, V0가 제 1 시퀀스이고, V1이 제 2 시퀀스이며, V2가 제 3 시퀀스가 되게 하는 단계 (406) 를 포함한다.
비트 디멀티플렉싱, 레이트 1/3 콘볼루션 인코더, 레이트 1/5 터보 인코더

Description

무선 통신 시스템에서의 비트 디멀티플렉싱을 위한 방법 및 장치{A METHOD AND APPARATUS FOR BIT DEMULTIPLEXING IN A WIRELESS COMMUNICATION SYSTEMS}
35 U.S.C §119 하의 우선권 주장
본 특허 출원은, 발명의 명칭이 "무선 통신 (WIRELESS COMMUNICATION)" 으로 2005년 10월 27일자로 출원되어 본 발명의 양수인에게 양도되어 있으며, 여기서 참조로서 명백하게 포함되는 가출원 제 60/731,128 호를 우선권 주장한다.
배경
기술분야
본 발명은 일반적으로 무선 통신에 관한 것으로, 더 상세하게는, 무선 통신 시스템에서의 비트 디멀티플렉싱을 위한 방법 및 장치에 관한 것이다.
배경기술
무선 통신 시스템은, 전 세계의 대부분의 사람들이 통신하게 하는 주요한 수단이 되어 가고 있다. 무선 통신 디바이스는, 소비자의 욕구를 충족시키고 휴대성 및 편리성을 개선시키기 위해 더 작고 더 강력해지고 있다. 셀룰러 전화기와 같은 이동 디바이스에서 프로세싱 전력의 증가는, 무선 네트워크 송신 시스템에 대한 요구의 증가를 유도한다. 통상적으로, 그러한 시스템은, 그 시스템을 통해 통신하는 셀룰러 디바이스와 같이 용이하게 업데이트되지는 않는다. 이동 디바이스 능력이 확장함에 따라, 신규하고 개선된 무선 디바이스 능력의 완전한 활 용을 용이하게 하는 방식으로 더 오래된 무선 네트워크 시스템을 유지하는 것은 어려울 수 있다.
일반적으로, 무선 통신 시스템은, 채널의 형태로 송신 리소스들을 생성하기 위해 상이한 접근법들을 이용한다. 이러한 시스템들은, 코드 분할 멀티플렉싱 (CDM) 시스템, 주파수 분할 멀티플렉싱 (FDM) 시스템, 및 시간 분할 멀티플렉싱 (TDM) 시스템일 수도 있다. FDM의 하나의 공통적으로 이용되는 변형은, 다중의 직교 서브캐리어들로 전체 시스템 대역폭을 효과적으로 분할하는 직교 주파수 분할 멀티플렉싱 (OFDM) 이다. 또한, 이러한 서브캐리어들은, 톤, 빈, 및 주파수 채널로 지칭될 수도 있다. 각각의 서브캐리어는 데이터로 변조될 수 있다. 시간 분할 기반 기술들에 관하여, 각각의 서브캐리어는 순차적인 시간 슬라이스 또는 시간 슬롯의 일부를 포함할 수 있다. 각각의 사용자는, 정의된 버스트 주기 또는 프레임에서 정보를 송신 및 수신하기 위해 하나 이상의 시간 슬롯 및 서브캐리어 조합을 공급받을 수도 있다. 일반적으로, 홉핑 방식은 심볼 레이트 홉핑 방식 또는 블록 홉핑 방식일 수도 있다.
통상적으로, 코드 분할 기반 기술은 일 범위 내의 임의의 시간에서 이용가능한 다수의 주파수 상에서 데이터를 송신한다. 일반적으로, 데이터는 디지털화되고 이용가능한 대역폭 상에서 확산되며, 여기서, 다중의 사용자들은 채널에 오버레이될 수 있고 각각의 사용자는 고유의 시퀀스 코드를 할당받을 수 있다. 사용자들은 스펙트럼의 동일한 광대역 청크 (chunk) 로 송신할 수 있으며, 여기서, 각각의 사용자의 신호는 그 각각의 고유의 확산 코드에 의해 전체 대역폭 상에서 확산된다. 이러한 기술은 공유를 제공할 수 있으며, 여기서, 하나 이상의 사용자들은 동시에 송신 및 수신할 수 있다. 그러한 공유는 확산 스펙트럼 디지털 변조를 통해 달성될 수 있으며, 여기서, 사용자의 비트 스트림은 인코딩되고, 매우 넓은 채널에 걸쳐 의사-랜덤 방식으로 확산된다. 수신기는, 코히어런트 방식으로 특정 사용자에 대한 비트를 수집하기 위해, 관련 고유의 시퀀스 코드를 인식하고 그 랜덤화를 복원하도록 설계된다.
(예를 들어, 주파수 분할 기술, 시간 분할 기술, 및/또는 코드 분할 기술을 이용하는) 통상적인 무선 통신 네트워크는, 커버리지 영역을 제공하는 하나 이상의 기지국들 및 그 커버리지 영역 내에서 데이터를 송신 및 수신할 수 있는 하나 이상의 이동 (예를 들어, 무선) 단말기를 포함한다. 통상적인 기지국은 브로드캐스트 서비스, 멀티캐스트 서비스 및/또는 유니캐스트 서비스를 위해 다중의 데이터 스트림을 동시에 송신하며, 여기서, 데이터 스트림은 이동 단말기에게 독립적인 수신 관심사일 수 있는 데이터의 스트림이다. 그 기지국의 커버리지 영역 내의 이동 단말기는 그 기지국으로부터 송신된 하나의 데이터 스트림, 2 이상의 데이터 스트림, 또는 모든 데이터 스트림을 수신하는데 관심이 있을 수 있다. 유사하게, 이동 단말기는 데이터를 기지국 또는 또 다른 이동 단말기로 송신할 수 있다. 이들 시스템에 있어서, 대역폭 및 다른 시스템 리소스는 스케줄러를 활용하여 할당된다.
여기에 개시된 신호, 신호 포맷, 신호 교환, 방법, 프로세스, 및 기술은 공지의 접근법에 비해 수개의 이점을 제공한다. 이들은, 예를 들어, 감소된 시그 널링 오버헤드, 개선된 시스템 스루풋, 증가된 시그널링 유연성, 감소된 정보 프로세싱, 감소된 송신 대역폭, 감소된 비트 프로세싱, 증가된 강인성, 개선된 효율성, 및 감소된 송신 전력을 포함한다.
요약
다음은 하나 이상의 실시형태들의 기본적인 이해를 제공하기 위해 그 하나 이상의 실시형태들의 간략화된 개요를 제공한다. 이러한 개요는 모든 고려된 실시형태들의 광범위한 개관이 아니며, 모든 실시형태들의 중요한 또는 결정적인 엘리먼트를 식별하지도 않고 임의의 또는 모든 실시형태들의 범위를 기술하지도 않도록 의도된다. 이 개요의 유일한 목적은, 이하 제공되는 더 상세한 설명의 서두로서 하나 이상의 실시형태들의 일부 개념을 간략화된 형태로 제공하는 것이다.
일 실시형태에 따르면, 레이트 1/3 콘볼루션 인코더로부터 비트들을 수신하는 단계, V0, V1, 및 V2 로 나타내는 3개의 시퀀스들로 그 수신 비트들을 순차적으로 분배함으로써 그 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 V0 시퀀스가 되고, 제 2 비트는 V1 시퀀스가 되며, 제 3 비트는 V2 시퀀스가 되게 하는 단계, 및 V0가 제 1 시퀀스이고, V1이 제 2 시퀀스이며, V2가 제 3 시퀀스이도록 상기 시퀀스들을 순서화하는 단계에 대한 방법이 제공된다.
또 다른 실시형태에 따르면, 레이트 1/3 콘볼루션 인코더로부터 비트들을 수신하기 위한 명령들의 세트, V0, V1, 및 V2 로 나타내는 3개의 시퀀스들로 그 수신 비트들을 순차적으로 분배함으로써 그 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 V0 시퀀스가 되고, 제 2 비트는 V1 시퀀스가 되며, 제 3 비트는 V2 시퀀스가 되게 하기 위한 명령들의 세트, 및 V0가 제 1 시퀀스이고, V1이 제 2 시퀀스이며, V2가 제 3 시퀀스이도록 상기 시퀀스들을 순서화하기 위한 명령들의 세트를 포함하는 컴퓨터 판독가능 매체가 설명된다.
본 발명의 또 다른 실시형태에 따르면, 레이트 1/3 콘볼루션 인코더로부터 비트들을 수신하는 수단, V0, V1, 및 V2 로 나타내는 3개의 시퀀스들로 그 수신 비트들을 순차적으로 분배함으로써 그 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 V0 시퀀스가 되고, 제 2 비트는 V1 시퀀스가 되며, 제 3 비트는 V2 시퀀스가 되게 하는 수단, 및 V0가 제 1 시퀀스이고, V1이 제 2 시퀀스이며, V2가 제 3 시퀀스이도록 상기 시퀀스들을 순서화하는 수단을 포함하는 장치가 설명된다.
일 실시형태에 따르면, 레이트 1/5 터보 인코더로부터 비트들을 수신하는 단계, U, V0, V1, V0', 및 V1' 으로 나타내는 5개의 시퀀스들로 그 수신 비트들을 순차적으로 분배함으로써 그 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 U 시퀀스가 되고, 제 2 비트는 V0 시퀀스가 되고, 제 3 비트는 V1 시퀀스가 되고, 제 4 비트는 V0' 시퀀스가 되며, 제 5 비트는 V1' 시퀀스가 되게 하는 단계, 0 내지 17까지 넘버링된 18개의 테일 비트 (tail bit) 들을 분배하여, 0, 3, 6, 9, 12 및 15 로 넘버 링된 테일 비트들은 U 시퀀스가 되고, 1, 4 및 7 로 넘버링된 테일 비트들은 V0 시퀀스가 되고, 2, 5 및 8 로 넘버링된 테일 비트들은 V1 시퀀스가 되고, 10, 13 및 16 으로 넘버링된 테일 비트들은 V0' 시퀀스가 되며, 11, 14 및 17 로 넘버링된 테일 비트들은 V1' 시퀀스가 되게 하는 단계, 및 U가 제 1 시퀀스이고, V0가 제 2 시퀀스이고, V0'가 제 3 시퀀스이고, V1이 제 4 시퀀스이며, V1'가 최종 시퀀스이도록 상기 시퀀스들을 순서화하는 단계에 대한 방법이 제공된다.
또 다른 실시형태에 따르면, 레이트 1/5 터보 인코더로부터 비트들을 수신하기 위한 명령들의 세트, U, V0, V1, V0', 및 V1' 으로 나타내는 5개의 시퀀스들로 그 수신 비트들을 순차적으로 분배함으로써 그 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 U 시퀀스가 되고, 제 2 비트는 V0 시퀀스가 되고, 제 3 비트는 V1 시퀀스가 되고, 제 4 비트는 V0' 시퀀스가 되며, 제 5 비트는 V1' 시퀀스가 되게 하기 위한 명령들의 세트, 0 내지 17까지 넘버링된 18개의 테일 비트들을 분배하여, 0, 3, 6, 9, 12 및 15 로 넘버링된 테일 비트들은 U 시퀀스가 되고, 1, 4 및 7 로 넘버링된 테일 비트들은 V0 시퀀스가 되고, 2, 5 및 8 로 넘버링된 테일 비트들은 V1 시퀀스가 되고, 10, 13 및 16 으로 넘버링된 테일 비트들은 V0' 시퀀스가 되며, 11, 14 및 17 로 넘버링된 테일 비트들은 V1' 시퀀스가 되게 하기 위한 명령들의 세트, 및 U가 제 1 시퀀스이고, V0가 제 2 시퀀스이고, V0'가 제 3 시퀀스이고, V1이 제 4 시퀀스이며, V1'가 최종 시퀀스이도록 상기 시퀀스들을 순서화하기 위한 명령들의 세트를 포함하는 컴퓨터 판독가능 매체가 설명된다.
또 다른 실시형태에 따르면, 레이트 1/5 터보 인코더로부터 비트들을 수신하는 수단, U, V0, V1, V0', 및 V1' 으로 나타내는 5개의 시퀀스들로 그 수신 비트들을 순차적으로 분배함으로써 그 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 U 시퀀스가 되고, 제 2 비트는 V0 시퀀스가 되고, 제 3 비트는 V1 시퀀스가 되고, 제 4 비트는 V0' 시퀀스가 되며, 제 5 비트는 V1' 시퀀스가 되게 하는 수단, 0 내지 17까지 넘버링된 18개의 테일 비트들을 분배하여, 0, 3, 6, 9, 12 및 15 로 넘버링된 테일 비트들은 U 시퀀스가 되고, 1, 4 및 7 로 넘버링된 테일 비트들은 V0 시퀀스가 되고, 2, 5 및 8 로 넘버링된 테일 비트들은 V1 시퀀스가 되고, 10, 13 및 16 으로 넘버링된 테일 비트들은 V0' 시퀀스가 되며, 11, 14 및 17 로 넘버링된 테일 비트들은 V1' 시퀀스가 되게 하는 수단, 및 U가 제 1 시퀀스이고, V0가 제 2 시퀀스이고, V0'가 제 3 시퀀스이고, V1이 제 4 시퀀스이며, V1'가 최종 시퀀스이도록 상기 시퀀스들을 순서화하는 수단을 포함하는 장치가 설명된다.
전술한 목적 및 관련 목적의 달성을 위해, 하나 이상의 실시형태들은, 이하 충분히 설명되고 특허청구범위에 상세히 나타낸 특징을 포함한다. 다음의 설명 및 첨부 도면은 하나 이상의 실시형태들의 특정한 예시적인 실시형태들을 상세히 설명한다. 그러나, 이들 실시형태들은, 다양한 실시형태의 원리들이 채용될 수도 있고 설명된 실시형태들이 그러한 모든 실시형태들 및 그들의 균등물을 포함하도록 의도되는 다양한 방식 중 극히 일부만을 나타낸다.
도면의 간단한 설명
도 1은 다중 액세스 무선 통신 시스템의 실시형태를 도시한다.
도 2는 다중 액세스 무선 통신 시스템에 있어서 송신기 및 수신기의 실시형태를 도시한다.
도 3a 및 도 3b는 다중 액세스 무선 통신 시스템에 대한 수퍼프레임 구조의 실시형태를 도시한다.
도 4a는 레이트 1/3 콘볼루션 인코더에 대한 비트 디멀티플렉싱의 프로세스의 흐름도를 도시한다.
도 4b는 레이트 1/3 콘볼루션 인코더에 대한 비트 디멀티플렉싱을 위한 하나 이상의 프로세서들을 도시한다.
도 5a는 레이트 1/5 터보 인코더에 대한 비트 디멀티플렉싱의 프로세스의 흐름도를 도시한다.
도 5b는 레이트 1/5 터보 인코더에 대한 비트 디멀티플렉싱을 위한 하나 이상의 프로세서들을 도시한다.
상세한 설명
다음으로, 다양한 실시형태들이 도면을 참조하여 설명되며, 도면에서, 동일 한 참조부호는 도면 전반에 걸쳐서 동일한 엘리먼트를 지칭하도록 사용된다. 다음의 설명에 있어서, 설명의 목적을 위해, 다수의 특정 세부사항이 하나 이상의 실시형태들의 철저한 이해를 제공하기 위해 기술된다. 그러나, 그러한 실시형태(들)는 이들 특정 세부사항없이도 실시될 수도 있다는 것은 자명할 수도 있다. 다른 경우, 널리 공지된 구조 및 디바이스는 하나 이상의 실시형태들의 설명을 용이하게 하도록 블록도의 형태로 도시된다.
도 1을 참조하면, 일 실시형태에 따른 다중 액세스 무선 통신 시스템이 도시되어 있다. 다중 액세스 무선 통신 시스템 (100) 은 다중의 셀, 예를 들어, 셀 (102, 104, 및 106) 을 포함한다. 도 1의 실시형태에 있어서, 각각의 셀 (102, 104, 및 106) 은, 다중의 섹터를 포함하는 액세스 포인트 (150) 를 포함할 수도 있다. 다중의 섹터는, 셀의 일부에서 액세스 단말기와의 통신을 각각 담당하는 안테나 그룹에 의해 형성된다. 셀 (102) 에 있어서, 안테나 그룹 (112, 114, 및 116) 은 상이한 섹터에 각각 대응한다. 셀 (104) 에 있어서, 안테나 그룹 (118, 120, 및 122) 은 상이한 섹터에 각각 대응한다. 셀 (106) 에 있어서, 안테나 그룹 (124, 126, 및 128) 은 상이한 섹터에 각각 대응한다.
각각의 셀은, 각각의 액세스 포인트의 하나 이상의 섹터와 통신하는 수개의 액세스 단말기를 포함한다. 예를 들어, 액세스 단말기 (130 및 132) 는 기지국 (142) 과 통신하고, 액세스 단말기 (134 및 136) 는 액세스 포인트 (144) 와 통신하며, 액세스 단말기 (138 및 140) 는 액세스 포인트 (146) 와 통신한다. 제어기 (130) 는 셀 (102, 104, 및 106) 각각에 커플링된다. 제어기 (130) 는, 다 중 액세스 무선 통신 시스템 (100) 의 셀과 통신하는 액세스 단말기로 및 그 액세스 단말기로부터 정보를 제공하는 다중의 네트워크, 예를 들어, 인터넷, 다른 패킷 기반 네트워크, 또는 서킷 스위칭 음성 네트워크로의 하나 이상의 접속부를 포함할 수도 있다. 제어기 (130) 는, 액세스 단말기로부터의 및 액세스 단말기로의 송신을 스케줄링하는 스케줄러를 포함하거나, 그 스케줄러에 커플링된다. 다른 실시형태에 있어서, 스케줄러는 각각의 개별 셀, 셀의 각 섹터, 또는 이들의 조합물에 상주할 수도 있다.
여기에서 사용되는 바와 같이, 액세스 포인트는 단말기와 통신하기 위해 사용되는 고정국일 수도 있고, 또한, 기지국, 노드 B, 또는 기타 다른 용어로서 지칭될 수도 있으며, 그들의 일부 기능 또는 모든 기능을 포함할 수도 있다. 또한, 액세스 단말기는 사용자 장비(UE), 무선 통신 디바이스, 단말기, 이동국 또는 기타 다른 용어로서 지칭될 수도 있으며, 그들의 일부 기능 또는 모든 기능을 포함할 수도 있다.
도 1은 물리적인 섹터, 즉, 상이한 섹터에 대해 상이한 안테나 그룹을 갖는 물리적인 섹터를 도시한 것이지만, 다른 접근법이 이용될 수도 있음을 유의해야 한다. 예를 들어, 주파수 공간에 있어서 셀의 상이한 영역을 각각 커버링하는 다중의 고정 "빔" 의 이용은 물리적인 섹터 대신 또는 그 물리적인 섹터와 조합하여 이용될 수도 있다. 그러한 접근법은 "셀룰러 시스템에 있어서의 적응적 섹터화 (Adaptive Sectorization In Cellular System)" 의 명칭으로 공동계류 중인 미국 특허출원 제11/260,895호에 도시 및 개시되어 있다.
도 2를 참조하면, MIMO 시스템 (200) 에 있어서 송신기 시스템 (210) 및 수신기 시스템 (250) 의 일 실시형태의 블록도가 도시되어 있다. 송신기 시스템 (210) 에서, 다수의 데이터 스트림에 대한 트래픽 데이터가 데이터 소스 (212) 로부터 송신 (TX) 데이터 프로세서 (214) 에 제공된다. 일 실시형태에서, 각각의 데이터 스트림은 각각의 송신 안테나를 통해 송신된다. TX 데이터 프로세서 (214) 는 각각의 데이터 스트림에 대해 선택된 특정 코딩 방식에 기초하여 그 각각의 데이터 스트림에 대한 트래픽 데이터를 포맷팅, 코딩, 및 인터리빙하여, 코딩된 데이터를 제공한다.
각각의 데이터 스트림에 대한 코딩된 데이터는 OFDM 기술, 또는 다른 직교화 기술 또는 비-직교화 기술을 이용하여 파일럿 데이터와 멀티플렉싱될 수도 있다. 통상적으로, 파일럿 데이터는 공지된 방식으로 프로세싱되는 공지의 데이터 패턴이며, 채널 응답을 추정하기 위해 수신기 시스템에서 사용될 수도 있다. 그 후, 각각의 데이터 스트림에 대한 멀티플렉싱된 파일럿 및 코딩된 데이터는, 그 데이터 스트림에 대해 선택된 하나 이상의 특정 변조 방식 (예를 들어, BPSK, QSPK, M-PSK, 또는 M-QAM) 에 기초하여 변조되어 (즉, 심볼 매핑되어), 변조 심볼을 제공한다. 각각의 데이터 스트림에 대한 데이터 레이트, 코딩, 및 변조는 프로세서 (230) 에 의해 수행되고 제공된 명령에 의해 결정될 수도 있다.
그 후, 모든 데이터 스트림에 대한 변조 심볼은 TX 프로세서 (220) 에 제공되고, 이 TX 프로세서 (220) 는 (예를 들어, OFDM을 위해) 변조 심볼을 추가적으로 프로세싱할 수도 있다. 그 후, TX 프로세서 (220) 는 NT개의 변조 심볼 스트림을 NT개의 송신기 (TMTR; 222a 내지 222t) 에 제공한다. 각각의 송신기 (222) 는 각각의 심볼 스트림을 수신 및 프로세싱하여 하나 이상의 아날로그 신호를 제공하고, 그 아날로그 신호를 추가적으로 컨디셔닝 (예를 들어, 증폭, 필터링, 및 상향변환) 하여 MIMO 채널을 통한 송신에 적절한 변조 신호를 제공한다. 그 후, 송신기 (222a 내지 222t) 로부터의 NT개의 변조 신호는 각각 NT개의 안테나 (224a 내지 224t) 로부터 송신된다.
수신기 시스템 (250) 에서, 송신된 변조 신호는 NR개의 안테나 (252a 내지 252r) 에 의해 수신되고, 각각의 안테나 (252) 로부터의 수신 신호는 각각의 수신기 (RCVR; 254) 에 제공된다. 각각의 수신기 (254) 는 각각의 수신 신호를 컨디셔닝 (예를 들어, 필터링, 증폭, 및 하향변환) 하고, 그 컨디셔닝된 신호를 디지털화하여 샘플을 제공하고, 그 샘플을 추가적으로 프로세싱하여 대응하는 "수신" 심볼 스트림을 제공한다.
그 후, RX 데이터 프로세서 (260) 는 특정 수신기 프로세싱 기술에 기초하여 NR개의 수신기 (254) 로부터 NR개의 수신 심볼 스트림을 수신 및 프로세싱하여 NT개의 "검출된" 심볼 스트림을 제공한다. RX 데이터 프로세서 (260) 에 의한 프로세싱은 이하 더 상세히 설명된다. 각각의 검출된 심볼 스트림은, 대응하는 데이터 스트림에 대해 송신된 변조 심볼의 추정치인 심볼을 포함한다. 그 후, RX 데이터 프로세서 (260) 는 각각의 검출된 심볼 스트림을 복조, 디인터리빙, 및 디코딩하여, 데이터 스트림에 대한 트래픽 데이터를 복원한다. RX 데이터 프로세서 (218) 에 의한 프로세싱은 송신기 시스템 (210) 에서의 TX 프로세서 (220) 및 TX 데이터 프로세서 (214) 에 의해 수행된 프로세싱에 상보적이다.
RX 데이터 프로세서 (260) 는, 동시에 복조될 수도 있는 서브캐리어의 수에서 제한 (예를 들어, 512개의 서브캐리어 또는 5MHz) 될 수도 있으며, 그러한 수신기는 단일 캐리어 상에서 스케줄링되어야 한다. 이러한 제한은 그 FFT 범위, 예를 들어, 프로세서 (260) 가 동작할 수도 있는 샘플 레이트, FFT에 이용가능한 메모리, 또는 복조에 이용가능한 다른 기능부의 함수일 수도 있다. 또한, 이용되는 서브캐리어의 수가 증가할수록, 액세스 단말기의 비용은 더 커진다.
RX 프로세서 (260) 에 의해 생성된 채널 응답 추정치는 수신기에서 공간 프로세싱, 공간/시간 프로세싱을 수행하고, 전력 레벨을 조정하고, 변조 레이트 또는 변조 방식을 변경하고, 또는 다른 액션을 수행하는데 사용될 수도 있다. 또한, RX 프로세서 (260) 는 검출된 심볼 스트림의 신호 대 잡음 및 간섭비 (SNR) 및 가능하게는 다른 채널 특성을 추정할 수도 있고, 이들 양을 프로세서 (270) 에 제공한다. RX 데이터 프로세서 (260) 또는 프로세서 (270) 는 또한 시스템에 대한 "동작" SNR의 추정치를 유도할 수도 있다. 그 후, 프로세서 (270) 는, 통신 링크 및/또는 수신 데이터 스트림에 관한 다양한 타입의 정보를 포함할 수도 있는 채널 상태 정보 (CSI) 를 제공한다. 예를 들어, CSI는 동작 SNR만을 포함할 수도 있다. 다른 실시형태에서, CSI는, 하나 이상의 채널 조건을 나타내는 수치값일 수도 있는 채널 품질 표시자 (CQI) 를 포함할 수도 있다. 그 후, CSI는 TX 데이터 프로세서 (278) 에 의해 프로세싱되고, 변조기 (280) 에 의해 변조되고, 송신기 (254a 내지 254r) 에 의해 컨디셔닝되며, 송신기 시스템 (210) 으로 되송신된다.
송신기 시스템 (210) 에서, 수신기 시스템 (250) 으로부터의 변조 신호는 안테나 (224) 에 의해 수신되고, 수신기 (222) 에 의해 컨디셔닝되고, 복조기 (240) 에 의해 복조되며, RX 데이터 프로세서 (242) 에 의해 프로세싱되어, 수신기 시스템에 의해 보고된 CSI를 복원한다. 그 후, 보고된 CSI는 프로세서 (230) 에 제공되고, (1) 데이터 스트림에 사용될 데이터 레이트 및 코딩 방식과 변조 방식을 결정하고 (2) TX 데이터 프로세서 (214) 및 TX 프로세서 (220) 에 대한 다양한 제어를 발생시키는데 사용된다. 다른 방법으로, CSI는 다른 정보와 함께 송신을 위한 변조 방식 및/또는 코딩 레이트를 결정하기 위해 프로세서 (270) 에 의하여 이용될 수도 있다. 그 후, 이러한 정보는, 수신기로의 추후 송신을 제공하기 위해, 양자화될 수도 있는 이러한 정보를 이용하는 송신기에 제공될 수도 있다.
프로세서 (230 및 270) 는 각각 송신기 시스템 및 수신기 시스템에서의 동작을 지시한다. 메모리 (232 및 272) 는 각각 프로세서 (230 및 270) 에 의해 사용된 프로그램 코드 및 데이터에 대한 저장부를 제공한다.
수신기에서, 다양한 프로세싱 기술이, NT개의 송신 심볼 스트림을 검출하기 위해, NR개의 수신 신호를 프로세싱하는데 이용될 수도 있다. 이들 수신기 프로 세싱 기술은 2개의 주요 카테고리, 즉, (i) 공간 및 공간-시간 수신기 프로세싱 기술 (또한 등화 기술로도 지칭됨), 및 (ii) "연속 널링/등화 및 간섭 소거" 수신기 프로세싱 기술 (또한 "연속 간섭 소거" 또는 "연속 소거" 수신기 프로세싱 기술로도 지칭됨) 로 그룹화될 수도 있다.
도 2가 MIMO 시스템을 설명하지만, 동일한 시스템은, 다중의 송신 안테나, 예를 들어, 기지국 상의 다중의 송신 안테나가 단일 안테나 디바이스, 예를 들어, 이동국에 하나 이상의 심볼 스트림을 송신하는 다중-입력 단일-출력 시스템에 적용될 수도 있다. 또한, 단일 출력-단일 입력 안테나 시스템이 도 2에 대해 설명된 바와 동일한 방식으로 이용될 수도 있다.
여기에서 설명된 송신 기술은 다양한 수단에 의해 구현될 수도 있다. 예를 들어, 이들 기술은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수도 있다. 하드웨어 구현에 있어서, 송신기에서의 프로세싱 유닛은 하나 이상의 주문형 집적회로 (ASIC), 디지털 신호 프로세서 (DSP), 디지털 신호 프로세싱 디바이스 (DSPD), 프로그래머블 로직 디바이스 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA), 프로세서, 제어기, 마이크로-제어기, 마이크로프로세서, 전자 디바이스, 여기에 설명된 기능을 수행하도록 설계된 다른 전자 유닛, 또는 이들의 조합물 내에서 구현될 수도 있다. 또한, 수신기에서의 프로세싱 유닛은 하나 이상의 ASIC, DSP, 프로세서 등 내에서 구현될 수도 있다.
소프트웨어 구현에 있어서, 송신 기술은 여기에 설명된 기능을 수행하는 프로세서 (예를 들어, 절차, 함수 등) 로 구현될 수도 있다. 소프트웨어 코드는 메모리 (예를 들어, 도 2에서의 메모리 (232 또는 272)) 에 저장되고, 프로세서 (예를 들어, 프로세서 (230 또는 270)) 에 의해 실행될 수도 있다. 메모리는 프로세서 내에 또는 프로세서 외부에 구현될 수도 있다.
본 명세서에서, 채널의 개념은 액세스 포인트 또는 액세스 단말기에 의해 송신될 수도 있는 정보 또는 송신 타입을 지칭함에 유의해야 한다. 서브캐리어의 고정된 또는 소정의 블록, 시간 주기, 또는 그러한 송신에 전용된 다른 리소스를 요구하거나 이용하지는 않는다.
도 3a 및 도 3b를 참조하면, 다중 액세스 무선 통신 시스템에 대한 수퍼프레임 구조의 실시형태가 도시되어 있다. 도 3a는 주파수 분할 듀플렉싱 (FDD) 다중 액세스 무선 통신 시스템에 대한 수퍼프레임 구조의 실시형태를 도시한 것이지만, 도 3b는 시간 분할 듀플렉싱 (TDD) 다중 액세스 무선 통신 시스템에 대한 수퍼프레임 구조의 실시형태를 도시한 것이다. 수퍼프레임 프리앰블은 각각의 캐리어에 대해 별도로 송신될 수도 있거나, 또는 섹터의 모든 캐리어에 걸칠 수도 있다.
도 3a 및 도 3b 양자에 있어서, 순방향 링크 송신물은 수퍼프레임의 단위로 분할된다. 수퍼프레임은 수퍼프레임 프리앰블 이후에 일련의 프레임들로 이루어질 수도 있다. FDD 시스템에 있어서, 역방향 링크 및 순방향 링크 송신물은 상이한 주파수 대역폭을 점유하여, 그 링크들을 통한 송신물은 임의의 주파수 서브캐리어 상에서 중첩하지 않거나 대부분 중첩하지 않을 수도 있다. TDD 시스템에 있어서, N개의 순방향 링크 프레임 및 M개의 역방향 링크 프레임은, 프레임의 반대 타입의 송신을 허용하기 이전에 연속적으로 송신될 수도 있는 순차적인 순방향 링크 및 역방향 링크 프레임의 수를 정의한다. N 및 M의 수는 소정의 수퍼프레임 내에서 또는 수퍼프레임들 사이에서 변할 수도 있음에 유의해야 한다.
FDD 시스템 및 TDD 시스템 양자에 있어서, 각각의 수퍼프레임은 수퍼프레임 프리앰블을 포함할 수도 있다. 특정 실시형태에 있어서, 수퍼프레임 프리앰블은, 액세스 단말기에 의한 채널 추정을 위해 사용될 수도 있는 파일럿을 포함하는 파일럿 채널, 순방향 링크 프레임에 포함된 정보를 복조하기 위해 액세스 단말기가 이용할 수도 있는 구성 정보를 포함하는 브로드캐스트 채널을 포함한다. 또한, 액세스 단말기가 캐리어들 중 하나의 캐리어를 통해 통신하기에 충분한 타이밍 및 다른 정보와 같은 추가적인 획득 정보, 및 기본 전력 제어 정보 또는 오프셋 정보가 수퍼프레임 프리앰블에 포함될 수도 있다. 다른 경우, 상기 정보 및/또는 다른 정보 중 일부만이 이 수퍼프레임 프리앰블에 포함될 수도 있다.
도 3a 및 도 3b에 도시된 바와 같이, 수퍼프레임 프리앰블에는 프레임들의 시퀀스가 후속한다. 각각의 프레임은 동일하거나 상이한 수의 OFDM 심볼들로 이루어질 수도 있으며, 그 OFDM 심볼들은 어떠한 정의된 주기에 걸친 송신을 위해 동시에 이용될 수도 있는 다수의 서브캐리어들을 구성할 수도 있다. 또한, 각각의 프레임은, 하나 이상의 비-인접 OFDM 심볼들이 순방향 링크 또는 역방향 링크 상의 사용자에게 할당되는 심볼 레이트 홉핑 모드, 또는 사용자들이 OFDM 심볼들의 블록 내에서 홉핑하는 블록 홉핑 모드에 따라 동작할 수도 있다. 실제 블록 또는 OFDM 심볼들은 프레임들 사이에서 홉핑할 수도 있거나 홉핑하지 않을 수도 있 다.
액세스 단말기 (예를 들어, 도 2의 송신기 시스템 (250)) 와 액세스 포인트 (예를 들어, 도 2의 송신기 시스템 (210)) 사이의 통신은, 통신 링크를 사용하여 발생하고, 소정의 타이밍, 시스템 조건, 또는 다른 결정 기준에 기초하여 발생한다. 통신 링크는, WiMAX (World Interoperability for Microwave Access) 와 같은 통신 프로토콜/표준, IrDA (Infrared Data Association) 와 같은 적외선 프로토콜, 단거리 무선 프로토콜/기술, Bluetooth® 기술, ZigBee® 프로토콜, 울트라 광대역 (UWB) 프로토콜, 홈 무선 주파수 (HomeRF), 공유된 무선 액세스 프로토콜 (SWAP), WECA (Wireless Ethernet Compatibility Alliance) 와 같은 광대역 기술, Wi-Fi 얼라이언스 (wireless fidelity alliance), 802.11 네트워크 기술, 공중 스위칭 전화 네트워크 기술, 인터넷과 같은 공중 이종 통신 네트워크 기술, 사설 무선 통신 네트워크, 지상 이동 무선 네트워크, 코드 분할 다중 액세스 (CDMA), 광대역 코드 분할 다중 액세스 (WCDMA), 유니버설 이동 통신 시스템 (UMTS), 진보된 이동 전화 서비스 (AMPS), 시간 분할 다중 액세스 (TDMA), 주파수 분할 다중 액세스 (FDMA), 직교 주파수 분할 다중 (OFDM), 직교 주파수 분할 다중 액세스 (OFDMA), 직교 주파수 분할 다중 FLASH (OFDM-FLASH), 이동 통신용 글로벌 시스템 (GSM), 단일 캐리어 (1X) 무선 송신 기술 (RTT), EV-DO (evolution data only) 기술, 일반 패킷 무선 서비스 (GPRS), EDGE (enhanced data GSM environment), 고속 다운링크 데이터 패킷 액세스 (HSDPA), 아날로그 및 디지털 위성 시스템, 및 무선 통신 네트워크 및 데이터 통신 네트워크 중 적어도 하나의 네트워크에서 이용될 수도 있는 임의의 다른 기술/프로토콜을 이용하여 구현될 수도 있다.
일 실시형태에 따르면, 무선 통신 시스템은 인코딩 및 변조를 포함한다. 다음의 2개의 조건, 즉, (1) k는 MaxPacketSize 보다 작고 (2) k는 8의 배수라는 조건 중 적어도 하나를 만족하는 임의의 k 값에 대하여, (적절한 MAC 프로토콜에 의해 생성된) k- 비트 패킷은 변조 심볼들의 시퀀스 (서브-패킷 당 하나의 시퀀스) 로 변환될 수도 있다. 그 절차는, 패킷-스플리팅 (packet-splitting), 사이클릭 리던던시 체크 (CRC) 삽입, 인코딩, 채널 인터리빙, 시퀀스 반복, 스크램블링 및 변조일 수도 있다.
공중 링크는 2개의 기본적인 인코딩 구조, 즉, 레이트 1/5 병렬 터보 코드 및 레이트 1/3 콘볼루션 코드를 지원할 수도 있다. 레이트 1/5 터보 코드는 128 보다 더 큰 k 값에 대해 사용될 수 있지만, 레이트 1/3 콘볼루션 코드는 128 이하의 k 값에 대해 사용될 수 있다. 인코딩 구조는 레이트 1/5 병렬 터보 코드 및/또는 레이트 1/3 콘볼루션 코드에 제한되지는 않는다. 다른 인코더들이 인코딩 구조로 구현될 수도 있다.
터보 인코더는, 제 2 귀납적인 콘볼루션 인코더에 선행하여, 인터리버, 터보 인터리버에 병렬로 접속된 2개의 시스템적이고 귀납적인 콘볼루션 인코더들을 이용하는 레이트 1/5 코드이다. 2개의 귀납적인 콘볼루션 코드는 터보 코드의 구성 코드로 지칭된다. 구성 인코더의 출력은, 원하는 수의 터보 인코더 출력 비트들을 달성하기 위해 천공 (puncture) 되거나 반복된다. 터보 인코더는, 인코딩된 데이터 출력 비트들에 후속하여 18개의 테일 출력 비트들을 생성할 수도 있다. 테일 출력 비트들은, 구성 인코더가 업 위치 (up position) 에 있는 스위치로 k회 클록된 이후 생성된다. 첫번째 9개의 테일 출력 비트들은, 구성 인코더 (2) 가 클록되지 않는 동안, 다운 위치 (down position) 의 구성 인코더 (1) 의 스위치로 그 구성 인코더 (1) 를 3회 클록함으로써 생성된다. 각각의 비트 주기 동안의 구성 인코더 출력은, X 출력을 처음으로 하여 시퀀스 X, Y0, Y1 으로 출력될 수도 있다. 최종 9개의 테일 출력 비트는, 구성 인코더 (1) 가 클록되지 않는 동안, 다운 위치에 있는 구성 인코더 (2) 의 스위치로 그 구성 인코더 (2) 를 3회 클록함으로써 생성된다. 각각의 비트 주기 동안의 구성 인코더 출력은, X' 출력을 처음으로 하여 시퀀스 X', Y0', Y1' 로 출력될 수도 있다. 테일 비트 시퀀스는, 양자의 구성 인코더들이 인코딩 프로세스의 종료시에 올-제로 (all-zero) 상태를 달성하는 것을 견디어 낸다.
터보 인코더는, 제 2 구성 인코더에 공급된 터보 인코더 입력 데이터를 블록 인터리빙하는 터보 인터리버를 포함할 수도 있다. 터보 인터리버는, 터보 인터리버 입력 비트들의 전체 시퀀스가 어드레스들의 시퀀스의 어레이에 순차적으로 기입되고, 그 후, 전체 시퀀스가 어드레스들의 시퀀스로부터 판독되는 접근법과 기능적으로 동등할 수도 있다.
일 실시형태에 따르면, 터보 인코딩 또는 콘볼루션 인코딩은 채널 인터리빙에 선행할 수도 있으며, 그 채널 인터리빙은 비트 치환에 후속하는 비트 디멀티플렉싱으로 구성된다. 레이트 1/3 콘볼루션 인코더에 의해 생성된 출력 비트는, 도 4a에 제공된 방법 (400) 에 따라 재순서화될 수도 있다. 도 4a는, 일 실시형태에 따라, 레이트 1/3 콘볼루션 인코더에 대한 비트 디멀티플렉싱의 프로세스 (400) 의 흐름도를 도시한다. 도면 부호 (402) 에서, 레이트 1/3 콘볼루션 인코더로부터의 비트들이 수신된다. 도면 부호 (404) 에서, 수신된 비트들은, V0, V1 및 V2 로 나타낸 3개의 시퀀스들로 순차적으로 분배된다. 콘볼루션 인코더 출력 비트들 모두는 V0, V1 및 V2 로 나타낸 3개의 시퀀스들로 디멀티플렉싱될 수도 있다. 인코더 출력 비트는 V0 시퀀스로부터 V2 시퀀스로 순차적으로 분배되어, 제 1 비트는 V0 시퀀스가 되고, 제 2 비트는 V1 시퀀스가 되고, 제 3 비트는 V2 시퀀스가 되며, 제 4 비트는 V0 시퀀스 등이 될 수도 있다. 도면 부호 (406) 에서, 시퀀스들이 순서화되어, V0는 제 1 시퀀스가 되고 V2는 최종 시퀀스가 된다. V0 시퀀스, V1 시퀀스 및 V2 시퀀스는 V0, V1, V2 에 따라 순서화될 수도 있다.
도 4b는 1/3 콘볼루션 인코더에 대한 비트 멀티플렉싱을 위한 프로세서 (450) 를 도시한다. 참조된 프로세서는 전자 디바이스일 수도 있으며, 1/3 콘볼루션 인코더에 대한 비트 멀티플렉싱을 위한 방법을 수행하는 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서 (452) 는 레이트 1/3 콘볼루션 인코더로부터 비트들을 수신하도록 구성된다. 프로세서 (454) 는, V0, V1 및 V2 로 나타낸 3개의 시퀀스들로 그 수신 비트들을 순차적으로 분배하도록 구성된다. 콘볼 루션 인코더 출력 비트들 모두는, V0, V1 및 V2 로 나타낸 3개의 시퀀스들로 디멀티플렉싱될 수도 있다. 인코더 출력 비트들은, V0 시퀀스로부터 V2 시퀀스로 순차적으로 분배되어, 제 1 비트는 V0 시퀀스가 되고, 제 2 비트는 V1 시퀀스가 되고, 제 3 비트는 V2 시퀀스가 되며, 제 4 비트는 V0 시퀀스 등이 될 수도 있다. 프로세서 (456) 는, 그 시퀀스들을 순서화하여 V0는 제 1 시퀀스가 되고 V2는 최종 시퀀스가 되도록 구성된다. V0 시퀀스, V1 시퀀스 및 V2 시퀀스는 V0, V1, V2 에 따라 순서화될 수도 있다. 도면에 나타낸 별개의 프로세서 (452 및 456) 의 기능은 단일 프로세서 (458) 로 결합될 수도 있다. 또한, 메모리 (460) 는 프로세서 (458) 에 커플링된다.
일 실시형태에서, 장치는 레이트 1/3 콘볼루션 인코더로부터 비트들을 수신하는 수단을 포함한다. 또한, V0, V1 및 V2 로 나타낸 3개의 시퀀스들로 그 비트들을 순차적으로 분배하는 수단이 제공된다. 또한, 그 시퀀스들을 순서화하는 수단이 제공된다. 여기에 설명된 수단은 하나 이상의 프로세서들을 포함할 수도 있다.
또 다른 실시형태에서, 레이트 1/5 터보 인코더에 의해 생성된 출력 비트들은, 도 5a에 제공된 방법 (500) 에 따라 재순서화될 수도 있다. 도 5a는, 일 실시형태에 따라, 레이트 1/5 터보 인코더에 대한 비트 디멀티플렉싱의 프로세스 (500) 의 흐름도를 도시한다. 도면 부호 (502) 에서, 레이트 1/5 터보 인코더 로부터의 비트들이 수신된다. 도면 부호 (504) 에서, 그 수신 비트들은 5개의 시퀀스들 U, V0, V1, V0' 및 V1' 으로 순차적으로 분배된다. 터보 인코더 출력 데이터 비트들 (즉, 첫번째 k 클록 주기에서의 5K개의 비트 출력) 모두는 U, V0, V1, V0' 및 V1' 으로 나타낸 5개의 시퀀스들로 디멀티플렉싱될 수도 있다. 인코더 출력 비트들은 U 시퀀스로부터 V1' 시퀀스로 순차적으로 분배되어, 제 1 인코더 출력 비트는 U 시퀀스가 되고, 제 2 출력은 V0 시퀀스가 되고, 제 3 출력은 V1 시퀀스가 되고, 제 4 출력은 V0' 시퀀스가 되고, 제 5 출력은 V1' 시퀀스가 되며, 제 6 출력은 U 시퀀스 등이 될 수도 있다. 도면 부호 (506) 에서, 0 내지 17 로 넘버링된 18개의 테일 비트들 (즉, 최종 6 클록 주기 동안 생성된 18개의 비트들) 이 분배될 수도 있다. 0, 3, 6, 9, 12 및 15 로 넘버링된 테일 비트들은 U 시퀀스가 될 수도 있고, 1, 4 및 7 로 넘버링된 테일 비트들은 V0 시퀀스가 될 수도 있고, 2, 5 및 8 로 넘버링된 테일 비트들은 V0' 시퀀스가 될 수도 있으며, 11, 14 및 17 로 넘버링된 테일 비트들은 V1' 시퀀스가 될 수도 있다. 각각의 비 시스템적인 스트림의 테일 비트들은 대응하는 시퀀스에 할당된다. 도면 부호 (508) 에서, 시퀀스들 U, V0, V1, V0' 및 V1' 는 U V0 V0' V1 V1' 에 따라 순서화된다. U 시퀀스는 제 1 시퀀스일 수도 있고, V1' 시퀀스는 최종 시퀀스일 수도 있다.
도 5b는 1/5 터보 인코더에 대한 비트 멀티플렉싱을 위한 프로세서 (550) 를 도시한다. 참조된 프로세서는 전자 디바이스일 수도 있으며, 1/5 터보 인코더에 대한 비트 멀티플렉싱을 위한 방법을 수행하는 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서 (552) 는 레이트 1/5 터보 인코더로부터 비트들을 수신하도록 구성된다. 프로세서 (554) 는, 5개의 시퀀스들 U, V0, V1, V0' 및 V1' 으로 그 수신 비트들을 순차적으로 분배하도록 구성된다. 터보 인코더 출력 데이터 비트들 (즉, 첫번째 k 클록 주기에서의 5K개의 비트 출력) 모두는 U, V0, V1, V0' 및 V1' 으로 나타낸 5개의 시퀀스들로 디멀티플렉싱될 수도 있다. 인코더 출력 비트들은 U 시퀀스로부터 V1' 시퀀스로 순차적으로 분배되어, 제 1 인코더 출력 비트는 U 시퀀스가 되고, 제 2 출력은 V0 시퀀스가 되고, 제 3 출력은 V1 시퀀스가 되고, 제 4 출력은 V0' 시퀀스가 되고, 제 5 출력은 V1' 시퀀스가 되며, 제 6 출력은 U 시퀀스 등이 될 수도 있다. 프로세서 (556) 는, 0 내지 17 로 넘버링된 18개의 테일 비트들 (즉, 최종 6 클록 주기 동안 생성된 18개의 비트들) 을 분배하도록 구성된다. 0, 3, 6, 9, 12 및 15 로 넘버링된 테일 비트들은 U 시퀀스가 될 수도 있고, 1, 4 및 7 로 넘버링된 테일 비트들은 V0 시퀀스가 될 수도 있고, 2, 5 및 8 로 넘버링된 테일 비트들은 V0' 시퀀스가 될 수도 있으며, 11, 14 및 17 로 넘버링된 테일 비트들은 V1' 시퀀스가 될 수도 있다. 각각의 비 시스템적인 스트림의 테일 비트들은 대응하는 시퀀스에 할당된다. 프로세서 (558) 는, U V0 V0' V1 V1' 에 따라 시퀀스들 U, V0, V1, V0' 및 V1' 을 순서화하도록 구성된다. U 시퀀스는 제 1 시퀀스일 수도 있고, V1' 시퀀스는 최종 시퀀스일 수도 있다. 도면에 나타낸 별개의 프로세서 (552 및 566) 의 기능은 단일 프로세서 (568) 로 결합될 수도 있다. 또한, 메모리 (570) 는 프로세서 (568) 에 커플링된다.
일 실시형태에서, 장치는, 레이트 1/5 터보 인코더로부터 비트들을 수신하는 수단을 포함한다. 또한, U, V0, V1, V0' 및 V1' 으로 나타낸 5개의 시퀀스들로 그 비트들을 분배하는 수단이 제공된다. 또한, 0 내지 17 로 넘버링된 18개의 테일 비트들을 분배하고 U, V0, V0', V1, V1' 와 같은 5개의 시퀀스들을 순서화하는 수단이 제공된다. 여기에 설명된 수단은 하나 이상의 프로세서들을 포함할 수도 있다.
또한, 실시형태들은 하드웨어, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 또는 이들의 임의의 조합에 의해 구현될 수도 있다. 소프트웨어, 펌웨어, 미들웨어 또는 마이크로코드로 구현될 경우, 필요한 작업을 수행하기 위한 프로그램 코드 또는 코드 세그먼트는, 도시되어 있지 않은 별개의 저장부(들)와 같은 머신 판독가능 매체에 저장될 수도 있다. 프로세서가 필요한 작업을 수행할 수도 있다. 코드 세그먼트는 절차, 함수, 서브프로그램, 프로그램, 루틴, 서브루틴, 모듈, 소프트웨어 패키지, 클래스, 또는 명령, 데이터 구조 또는 프로그램 구문의 임의의 조합을 나타낼 수도 있다. 코드 세그먼트는, 정보, 데이터, 독립변수, 파라미터, 또는 메모리 컨텐츠를 전달 및/또는 수신함으로써 다른 코드 세그먼트 또는 하드웨어 회로에 커플링될 수도 있다. 정보, 독립변수, 파라미터, 데이터 등은 메모리 공유, 메시지 전달, 토큰 전달, 네트워크 송신 등을 포함하는 임의의 적절한 수단을 통해 전달, 포워딩, 또는 송신될 수도 있다.
이들 양태에 대한 다양한 변형예는 당업자에게 자명할 것이고, 본 명세서에서 정의된 일반적인 원리는 다른 양태에 적용될 수도 있다. 따라서, 본 설명은 본 명세서에 나타낸 양태들에 한정되는 것이 아니라, 본 명세서에서 개시된 원리 및 신규한 특징들과 부합하는 최광의 범위를 부여하려는 것이다.

Claims (6)

  1. 무선 통신 시스템에서 레이트 1/3 콘볼루션 인코더에 대한 비트 디멀티플렉싱 방법으로서,
    레이트 1/3 콘볼루션 인코더로부터 비트들을 수신하는 단계;
    V0, V1 및 V2 로 나타내는 3개의 시퀀스들로 수신 비트들을 순차적으로 분배함으로써 상기 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 V0 시퀀스가 되고, 제 2 비트는 V1 시퀀스가 되며, 제 3 비트는 V2 시퀀스가 되게 하는 단계; 및
    V0가 제 1 시퀀스이고, V1이 제 2 시퀀스이며, V2가 제 3 시퀀스이도록 상기 시퀀스들을 순서화하는 단계를 포함하는 것을 특징으로 하는, 비트 디멀티플렉싱 방법.
  2. 명령들을 포함하는 컴퓨터 판독가능 매체로서,
    상기 명령들은,
    레이트 1/3 콘볼루션 인코더로부터 비트들을 수신하기 위한 명령들의 세트;
    V0, V1, 및 V2 로 나타내는 3개의 시퀀스들로 수신 비트들을 순차적으로 분배함으로써 상기 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 V0 시퀀스가 되고, 제 2 비트는 V1 시퀀스가 되며, 제 3 비트는 V2 시퀀스가 되게 하기 위한 명령들의 세 트; 및
    V0가 제 1 시퀀스이고, V1이 제 2 시퀀스이며, V2가 제 3 시퀀스이도록 상기 시퀀스들을 순서화하기 위한 명령들의 세트를 포함하는 것을 특징으로 하는, 컴퓨터 판독가능 매체.
  3. 레이트 1/3 콘볼루션 인코더로부터 비트들을 수신하는 수단;
    V0, V1, 및 V2 로 나타내는 3개의 시퀀스들로 수신 비트들을 순차적으로 분배함으로써 상기 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 V0 시퀀스가 되고, 제 2 비트는 V1 시퀀스가 되며, 제 3 비트는 V2 시퀀스가 되게 하는 수단; 및
    V0가 제 1 시퀀스이고, V1이 제 2 시퀀스이며, V2가 제 3 시퀀스이도록 상기 시퀀스들을 순서화하는 수단을 포함하는 것을 특징으로 하는, 무선 통신 시스템에서 동작가능한 장치.
  4. 무선 통신 시스템에서 레이트 1/5 터보 인코더에 대한 비트 디멀티플렉싱 방법으로서,
    레이트 1/5 터보 인코더로부터 비트들을 수신하는 단계;
    U, V0, V1, V0' 및 V1' 으로 나타내는 5개의 시퀀스들로 수신 비트들을 순차적으로 분배함으로써 상기 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 U 시퀀스 가 되고, 제 2 비트는 V0 시퀀스가 되고, 제 3 비트는 V1 시퀀스가 되고, 제 4 비트는 V0' 시퀀스가 되며, 제 5 비트는 V1' 시퀀스가 되게 하는 단계;
    0 내지 17까지 넘버링된 18개의 테일 비트 (tail bit) 들을 분배하여, 0, 3, 6, 9, 12 및 15 로 넘버링된 테일 비트들은 U 시퀀스가 되고, 1, 4 및 7 로 넘버링된 테일 비트들은 V0 시퀀스가 되고, 2, 5 및 8 로 넘버링된 테일 비트들은 V1 시퀀스가 되고, 10, 13 및 16 으로 넘버링된 테일 비트들은 V0' 시퀀스가 되며, 11, 14 및 17 로 넘버링된 테일 비트들은 V1' 시퀀스가 되게 하는 단계; 및
    U가 제 1 시퀀스이고, V0가 제 2 시퀀스이고, V0'가 제 3 시퀀스이고, V1이 제 4 시퀀스이며, V1'가 최종 시퀀스이도록 상기 시퀀스들을 순서화하는 단계를 포함하는 것을 특징으로 하는, 비트 디멀티플렉싱 방법.
  5. 명령들을 포함하는 컴퓨터 판독가능 매체로서,
    상기 명령들은,
    레이트 1/5 터보 인코더로부터 비트들을 수신하기 위한 명령들의 세트;
    U, V0, V1, V0', 및 V1' 으로 나타내는 5개의 시퀀스들로 수신 비트들을 순차적으로 분배함으로써 상기 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 U 시퀀스가 되고, 제 2 비트는 V0 시퀀스가 되고, 제 3 비트는 V1 시퀀스가 되고, 제 4 비트 는 V0' 시퀀스가 되며, 제 5 비트는 V1' 시퀀스가 되게 하기 위한 명령들의 세트;
    0 내지 17까지 넘버링된 18개의 테일 비트들을 분배하여, 0, 3, 6, 9, 12 및 15 로 넘버링된 테일 비트들은 U 시퀀스가 되고, 1, 4 및 7 로 넘버링된 테일 비트들은 V0 시퀀스가 되고, 2, 5 및 8 로 넘버링된 테일 비트들은 V1 시퀀스가 되고, 10, 13 및 16 으로 넘버링된 테일 비트들은 V0' 시퀀스가 되며, 11, 14 및 17 로 넘버링된 테일 비트들은 V1' 시퀀스가 되게 하기 위한 명령들의 세트; 및
    U가 제 1 시퀀스이고, V0가 제 2 시퀀스이고, V0'가 제 3 시퀀스이고, V1이 제 4 시퀀스이며, V1'가 최종 시퀀스이도록 상기 시퀀스들을 순서화하기 위한 명령들의 세트를 포함하는 것을 특징으로 하는, 컴퓨터 판독가능 매체.
  6. 레이트 1/5 터보 인코더로부터 비트들을 수신하는 수단;
    U, V0, V1, V0', 및 V1' 으로 나타내는 5개의 시퀀스들로 수신 비트들을 순차적으로 분배함으로써 상기 수신 비트들을 디멀티플렉싱하여, 제 1 비트는 U 시퀀스가 되고, 제 2 비트는 V0 시퀀스가 되고, 제 3 비트는 V1 시퀀스가 되고, 제 4 비트는 V0' 시퀀스가 되며, 제 5 비트는 V1' 시퀀스가 되게 하는 수단;
    0 내지 17까지 넘버링된 18개의 테일 비트들을 분배하여, 0, 3, 6, 9, 12 및 15 로 넘버링된 테일 비트들은 U 시퀀스가 되고, 1, 4 및 7 로 넘버링된 테일 비트 들은 V0 시퀀스가 되고, 2, 5 및 8 로 넘버링된 테일 비트들은 V1 시퀀스가 되고, 10, 13 및 16 으로 넘버링된 테일 비트들은 V0' 시퀀스가 되며, 11, 14 및 17 로 넘버링된 테일 비트들은 V1' 시퀀스가 되게 하는 수단; 및
    U가 제 1 시퀀스이고, V0가 제 2 시퀀스이고, V0'가 제 3 시퀀스이고, V1이 제 4 시퀀스이며, V1'가 최종 시퀀스이도록 상기 시퀀스들을 순서화하는 수단을 포함하는 것을 특징으로 하는, 무선 통신 시스템에서 동작가능한 장치.
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