KR20080071075A - 전해니켈도금장치 및 반도체장치의 제조방법 - Google Patents

전해니켈도금장치 및 반도체장치의 제조방법 Download PDF

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KR20080071075A
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히로아키 다치바나
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 품질을 향상시키고 안정한 생산용량을 유지할 수 있도록 니켈애노드 표면의 부동태화를 억제할 수 있고 전류효율 및 막형성율이 저하되는 것을 방지하고 안정한 니켈도금을 제공할 수 있는 전해니켈도금장치를 제공하는 것을 목적으로 한다. 본 발명의 전해니켈도금장치에는 10㎛ 이하의 평균 그레인사이즈를 가진 니켈애노드가 제공된다.
니켈애노드, 부동태화, 전류효율, 니켈도금, 그레인사이즈

Description

전해니켈도금장치 및 반도체장치의 제조방법{Electrolytic Ni plating apparatus and method of manufacturing semiconductor device}
본 발명은 전해니켈도금장치 및 반도체장치를 제조하는 방법에 관한 것이다.
본 출원은 여기에 참조로 통합된 일본 특허출원 제2007-017703호를 기초로 한다.
납이 없는 솔더는 환경보호를 위한 수단으로 급속히 퍼졌다. 반도체장치의 플립칩생산품을 위해 사용되는 납이 없는 솔더에 적용되는 구리로부터 니켈로의 베리어금속의 대체가 현재 경향이다. 구리는 높은 합금율을 보여주지만 니켈은 낮은 합금율을 보여준다. 니켈막은 무전해도금 또는 전해도금에 의해 일반적으로 형성된다. 특히 반도체제조공정에 사용되는 니켈도금장치는 안정하고 높은 처리량 방식으로 니켈도금막을 형성할 수 있을 것이 요구된다. 종래 반도체제조공정에 적용되던 전해도금장치들에 있어서, 가용성니켈애노드가 일반적으로 애노드로 채택되었다.
도 5는 종래 니켈도금장치(200)의 구성을 보여주는 도면이다. 도 5에서 보이는 바와 같이 니켈도금장치(200)는 내부전해조(101), 외부전해조(102), 웨이퍼홀더(103), 및 저장탱크(104)를 구비한다. 내부전해조(101)의 바닥에, 니켈애노 드(105) 및 도금용액분출부(106)가 제공된다. 한편, 외부전해조(102)의 바닥에는 도금용액배출부(107)가 제공된다. 또한, 펌프(108) 및 필터(109)가 제공된다. 니켈애노드(105) 및 접촉부(110)는 전원(111)에 접속된다. 웨이퍼(112)는 웨이퍼홀더(103)에 의해 유지되면서 접촉부(110)에 옮겨져 놓인다. 따라서 도금용액분출부(106)로부터 분출된 도금용액이 웨이퍼(112)에 접촉된다. 전압이 전원(111)에 의해 인가되는 경우, 캐소드로 웨이퍼(112)를 그리고 애노드로 니켈애노드(105)를 정의하기 위해, 니켈은 웨이퍼(112)의 표면에 축적되고 니켈은 니켈애노드(105)의 표면으로부터 용해되어 도금이 진행된다. 전압의 인가 후 수 초 내지 수십 초까지의 주기에서 초기막을 형성하는 동안, 니켈애노드(105)는 고전위 상태 하에 유지된다. 따라서, 웨이퍼가 높은 전류밀도의 상태 하에서 이어서 처리되는 경우, 즉, 니켈애노드(105)가 긴 지속시간동안 고전위 하에 유지되는 경우, 니켈애노드(105)의 표면이 부동태화되고 따라서 전류효율이 열화되고 막형성율이 감소하는 문제가 있다.
전해니켈도금장치를 위해 사용되는 애노드는 백금, 티탄 등으로 구성된 것과 같은 불용성애노드 및 가용성니켈애노드를 구비한다. 애노드로부터 적은 양의 산소만이 생성되는 니켈애노드는 일반적으로 그 위에 형성된 미세한 패턴들을 가진 실리콘웨이퍼에 도금을 위해 사용된다.
니켈도금을 기초로 일반적인 막을 형성하는 과정에 있어서, Ni→Ni2 ++2e-로 표현되는 반응은 애노드로서 사용되는 니켈애노드에 대해 발생하여 결과적으로 니켈애노드는 점차 용해된다. 그러나, 니켈애노드가 기설정된 레벨보다 높은 전위에 노출되면, 상술한 용해반응 외에 산화니켈 또는 수산화니켈을 생성하는 반응이 진행될 것이다. 따라서, 니켈애노드의 표면은 부동태화된다. 애노드로서 니켈애노드를 사용하는 전해니켈도금에 있어서, 막형성 이후 단계의 전위와 비교할 때, 전압인가 후 수 초 내지 수십 초 내의 막형성의 초기단계에서 고전위상태가 나타난다는 것은 일반적으로 알려져 있다. 이런 이유 때문에, 높은 전류밀도 조건 하의 연속적인 웨이퍼들의 도금처리에 있어서, 니켈애노드는 높은 비율로 고전위 하에 놓이고 산화니켈 또는 수산화니켈을 생성하기 쉽다. 본 발명자는 종래 니켈애노드가 큰 평균 그레인사이즈(grain size)를 가지고 따라서 종래 니켈애노드는 낮은 비율의 그레이바운더리(grain boundary)를 가지며 낮은 비율의 용해를 보인다는 것을 발견했다. 따라서, 이러한 니켈애노드는 산화니켈 또는 수산화니켈을 생성하기 쉽거나, 다시 말해서, 부동태화되기 쉽다. 애노드 표면의 부동태화는 전류효율을 낮추고 막형성 비율을 감소시키는 문제를 생성한다.
일본 공개특허공보 제2003-171797호는 구리애노드의 그레인사이즈를 제어함으로써 애노드측에 슬러지와 같은 입자들의 생성을 억제하는 기술을 개시한다. 그러나, 이것은 부동태화의 문제를 해결할 목적은 아니다. 구리애노드는 상술한 문제를 일으키지 않는다. 본 발명은 니켈애노드가 사용되는 경우에 특유한 문제를 해결하는 것이다.
본 발명은 상술한 상태를 고려한 후 착상된 것이고 니켈애노드의 표면의 부동태화를 억제하고 이에 의해 전류효율 및 막형성비율이 열화되는 것을 방지한다.
본 발명에 따르면 10㎛ 이하의 평균 그레인사이즈를 가지는 니켈애노드를 구비한 전해니켈도금장치가 제공된다.
10㎛ 이하의 평균 그레인사이즈를 가진 니켈애노드를 사용함으로써, 니켈애노드 표면의 부동태화가 억제되고 이에 의해 전류효율 및 막형성비율이 열화되는 것이 방지된다.
본 발명에 따르면 10㎛ 이하의 평균 그레인사이즈를 가진 전해 니켈도금을 위한 니켈애노드가 또한 제공된다.
본 발명에 따르면, 전해니켈도금처리를 포함하는 반도체장치의 제조방법이 제공되고, 이 전해 니멜도금처리에 있어서 10㎛ 이하의 평균 그레인사이즈를 가진 니켈애노드가 애노드로 사용된다.
본 발명에 따르면, 10㎛ 이하의 평균 그레인사이즈를 가진 니켈애노드를 채용함으로써 니켈애노드의 표면의 부동태화가 억제되고 이에 의해 전류효율 및 막형성비율이 열화되는 것이 방지된다. 안정한 니켈도금막을 제공하는 것은 품질을 향상시키고 안정한 생산용량을 유지하는데 기여한다.
본 발명의 상술한 그리고 다른 목적들, 이점들 및 특징들이 첨부된 도면과 함께 이후 바람직한 실시예들의 설명으로부터 명백해질 것이다.
본 발명은 실시예를 참조로 설명될 것이다. 본 기술분야의 숙련자들은 많은 다른 실시예들이 본 발명의 가르침을 사용해 달성될 수 있고 본 발명은 설명용으로 개시된 실시예에 제한되지 않는다는 것을 인식할 것이다.
첨부도면을 참조로 본 발명에 따른 전해니켈도금장치의 실시예를 이하에서 상술할 것이다. 모든 도면에 일반적으로 나타나는 구성은 동일한 참조부호가 주어질 것이고 이들의 설명은 반복되지 않을 것이라는 점에 유의해야 될 것이다.
도 1은 본 발명에 따른 전해니켈도금장치(100)를 보여주는 도면이다. 니켈도금장치(100)는 내부전해조(101), 외부전해조(102), 웨이퍼홀더(103), 및 저장탱크(104)를 가진다. 내부전해조(101)의 바닥에 10㎛ 이하의 평균 그레인사이즈를 가지는 니켈애노드(105) 및 도금용액이 내부전해조(101)로 공급되는 도금용액분출부(106)가 제공된다. 외부전해조(102)의 바닥에, 내부전해조(101)로부터 넘쳐흐른 도금용액이 저장탱크(104)로 돌아오는 도금용액배출부(107)가 제공된다. 또한 저장탱크(104)에 저장된 도금용액이 내부전해조(101)로 분출되기 위한 펌프(108) 및 분 출된 용액으로부터 먼지나 입자를 제거하기 위한 필터(109)가 제공된다. 니켈애노드(105) 및 접촉부(110)는 전류공급을 위해 전원(111)에 접속된다. 도 2는 납솔더범프 또는 납이 없는 솔더범프의 형성에 채용되는 웨이퍼를 보여주는, 도 1에 보이는 웨이퍼(112)의 확대단면도이다. 구리씨드막(114)이 반도체기판(113)의 표면에 형성되고 포토레지스트(115)가 구리씨드막(114)에 대해 패턴닝된다.
웨이퍼(112)는 패터닝된 포토레지스트(115)를 가진 표면이 아래로 향하도록 웨이퍼홀더(103)에 의해 뒤집어져 유지된다. 웨이퍼홀더(103) 및 웨이퍼(112)는 접촉부(110)로 옮겨져 놓이고 도금용액분출부(106)로부터 분출된 도금용액과 접촉하게 된다. 전압이 전원(111)에 의해 인가되는 경우, 접촉부(110)와 접촉되는 웨이퍼(112)를 캐소드로, 그리고 니켈애노드(105)를 애노드로 정의하도록, 구리시드막(114)이 노출되는 부분의 웨이퍼(112) 표면에 니켈이 축적되고 니켈은 니켈애노드(105)의 표면으로부터 용해된다.
본 실시예에서, 니켈애노드의 평균 그레인사이즈의 상한은 10㎛ 이하이고 보다 바람직하게는 3㎛ 이하이다. 니켈애노드의 평균 그레인사이즈의 하한은 특히 제한되지 않지만 바람직하게는 0.1㎛ 이상이다.
니켈애노드의 평균 그레인사이즈는 이하 절차에 따라 전형적으로 계산될 것이다. 우선, 애노드의 깨끗한 부분이 FIB(focused ion beam)장치를 사용해 처리된다. 이 부분의 이미지는 SIM(scanning ion microscope)에 의해 얻어진다. 다음 단위 영역당 그레인의 수가 SIM이미지로 산출된다. 산출된 그레인의 수는 단위 영역으로 나누어져 평균 그레인사이즈를 얻는다.
종래 사용된 니켈애노드는 큰 평균 그레인사이즈를 가지고 결과적으로 낮은 비율의 그레인바운더리를 가지기 때문에 낮은 비율로 용해되었다. 그 결과, 니켈애노드는 산화니켈 또는 수산화니켈을 생성하기 쉽고 부동태화되기 쉽다. 반대로, 본 발명의 니켈도금장치를 위해 사용된 니켈애노드는 10㎛ 이하만큼 작은 평균 그레인사이즈를 가진다. 따라서 니켈애노드는 큰 비율의 그레인바운더리를 가지고 큰 비율의 용해를 보여주고 결과적으로 산화니켈 또는 수산화니켈을 생성하기 쉽지 않다. 즉, 본 실시예의 니켈애노드는 부동태화되기 쉽지 않다. 따라서, 웨이퍼가 큰 전류밀도의 조건하에서 연속적으로 처리되더라도 전류밀도 및 막형성의 비율이 열화되는 것이 방지될 수 있다.
여기서 언급된 큰 전류밀도의 조건은 애노드전류밀도가 1.5A/dm2 이상인 것을 의미한다. 본 실시예의 니켈애노드는 이런 큰 전류밀도의 조건에서도 부동태화되기 쉽지 않다.
전해니켈도급처리를 포함하는 반도체장치의 제조방법에 있어서, 본 실시예의 니켈애노드가 사용될 수 있다. 도금처리에서 애노드로서 10㎛ 이하의 평균 그레인사이즈를 가지는 니켈애노드를 사용함으로써, 니켈애노드의 표면이 부동태화되는 것이 방지될 수 있고 이에 의해 안정한 니켈도금막이 제공될 수 있다.
상술한 바와 같이, 큰 전류밀도의 조건하에서 연속적으로 웨이퍼들이 처리되더라도 막형성의 비율이 저하되는 것이 방지될 수 있다. 결과적으로, 안정한 니켈도금막이 제공될 수 있다. 따라서, 본 실시예는 품질향상 및 안정한 생산용량을 유 지하는데 기여한다.
본 발명은 구체예를 참고로 더욱 상세하게 설명될 것이다.
(실시예)
(실시예1)
10㎛ 이하의 평균 그레인사이즈를 가진 니켈애노드가 제공된 전해니켈도금장치를 사용하여, 웨이퍼는 큰 전류밀도의 조건하에서 연속적으로 처리된다. 니켈애노드의 평균 그레인사이즈는 다음과 같이 계산된다. 우선, 애노드의 개끗한 부분이 FIB(focused ion beam)장치를 사용하여 생성되고 이 부분의 이미지는 SIM(scanning ion microscope)에 의해 얻어진다. 도 3은 본 실시예의 니켈애노드의 SIM이미지를 보여준다.
평균 그레인영역 S는 단위영역을 그레인 수로 나누어 얻어질 수 있다. 본 실시예의 SIM이미지에 있어서, 단위영역당 그레인의 수가 산출된다. 평균 그레인영역 S는 단위영역을 산출된 그레인 수에 의해 나눔으로써 얻어진다. 다음으로, 영역을 길이로 변환하기 위해, 그레인이 원으로 근사되어 평균 그레인사이즈 L을 계산한다. 평균 그레인사이즈 L은 아래 식에 의해 계산된다.
L=2*√(S/Π)
(여기서, L은 평균 그레인사이즈를 나타내고, S는 평균 그레인영역을 나타낸다)
상기 식을 사용하여 계산함으로써 평균 그레인사이즈 L은 0.8㎛이다.
도 4는 웨이퍼처리시행횟수와 니켈도금막의 두께 사이의 관계를 보여주는 그 래프이다. 이 그래프에 있어서, 니켈도금막의 최대값, 최소값 및 평균값은 웨이퍼처리의 시행횟수마다 보여진다. 큰 전류밀도의 조건 하에서 연속적인 웨이퍼의 처리라도, 다시 말해, 긴 지연시간 동안 고전위 하에서 니켈애노드가 놓이는 경우라도 니켈애노드가 부동태화되지 않는다는 것이 발견되었다. 따라서, 전류효율이 열화되지 않고 결과적으로 막형성의 비율이 감소되지 않았다. 도 4의 그래프로부터 웨이퍼처리의 시행횟수가 증가된 후라도 막의 두께는 변하지 않았다.
(비교예1)
15㎛의 평균 그레인사이즈를 가진 니켈애노드가 제공된 전해니켈도금장치가 사용된 것을 제외하고는 실시예1과 동일한 조건하에서 웨이퍼가 연속적으로 처리되었다. 평균 그레인사이즈는 실시예1에서와 동일한 절차에 의해 산출되었다. 도 6은 이 비교예의 니켈애노드의 SIM이미지이다.
도 7은 웨이퍼가 큰 전류밀도의 조건하에서 연속적으로 처리되는 경우 웨이퍼처리의 시행횟수와 니켈도금막의 두께 사이의 관계를 보여주는 그래프이다. 니켈애노드의 표면의 부동태화의 결과, 전류효율이 점차 감소되고 이에 의해 막형성의 비율도 감소되었다. 막두께가 점차 감소되는 것이 도 7에서 명백하다.
실시예1은 비교예1과 비교해 볼 때 막형성의 비율이 크게 증가된다. 상술한 바와 같이 실시예1의 니켈도금장치의 니켈애노드의 평균 그레인사이즈를 10㎛ 이하로 감소시킴에 의해, 니켈애노드는 산화니켈 또는 수산화니켈을 생성하기 쉽지 않다. 따라서, 웨이퍼가 큰 전류밀도의 조건 하에 연속적으로 처리되더라고 부동태화가 방지된다. 부동태화가 억제되기 때문에 전류효율이 저하하고 막형성 비율이 저 하하는 것이 방지된다. 결과적으로, 실시예1은 니켈도금막의 안정한 제공을 성공적으로 달성했다.
또한, 8㎛의 평균 그레인사이즈를 가진 니켈애노드가 제공된 전해니켈도금장치가 사용되는 경우, 웨이퍼의 연속적인 처리가 실시예1에서 설명한 바와 같이 실시될 때 막형성의 비율이 낮아지지 않고 부동태화가 억제되는 것이 확인되었다.
본 발명이 실시예에 기초하여 설명되었지만 이는 본 발명의 설명을 위해서만이고 상술한 구성 이외의 다양한 구성이 채용될 수 있다.
본 발명은 상술한 실시예에 제한되지 않고 본 발명의 사상 및 범위로부터 벗어남 없이 수정되거나 변경될 수 있다는 것은 명백하다.
도 1은 본 발명의 실시예에 따른 전해니켈도금장치의 일 구성을 보여주는 도면이다.
도 2는 도 1에 보이는 웨이퍼의 확대단면도이다.
도 3은 실시예1의 니켈애노드의 SIM이미지이다.
도 4는 실시예1의 웨이퍼처리의 수와 니켈도금의 두께 사이의 관계를 보여주는 그래프이다.
도 5는 종래 니켈도금장치의 일 구성을 보여주는 도면이다.
도 6은 비교예1의 니켈애노드의 SIM이미지이다.
도 7은 비교예1에서 웨이퍼처리의 수와 니켈도금의 두께 사이의 관계를 보여주는 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 니켈도금장치 101 : 내부전해조
102 : 외부전해조 103 : 웨이퍼홀더
104 : 저장탱크 105 : 니켈애노드
106 : 도금용액분출부 107 : 도금용액배출부
108 : 펌프 109 : 필터
110 : 접촉부 111 : 전원

Claims (5)

10㎛ 이하의 평균 그레인사이즈를 가진 니켈애노드가 제공된 전해니켈도금장치.
제1항에 있어서, 상기 평균그레인사이즈는 3㎛ 이하인 전해니켈도금장치.
10㎛ 이하의 평균 그레인사이즈를 가진 전해니켈도금을 위한 니켈애노드.
전해니켈도금처리를 포함하는 반도체장치의 제조방법에 있어서,
상기 전해니켈도금처리에서 10㎛ 이하의 평균 그레인사이즈를 가진 니켈애노드가 애노드로 사용되는 전해니켈도금처리를 포함하는 반도체장치의 제조방법.
제1항의 전해니켈도금장치를 사용하여 제조된 반도체장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9404194B2 (en) 2010-12-01 2016-08-02 Novellus Systems, Inc. Electroplating apparatus and process for wafer level packaging
US9249521B2 (en) 2011-11-04 2016-02-02 Integran Technologies Inc. Flow-through consumable anodes
US9534308B2 (en) * 2012-06-05 2017-01-03 Novellus Systems, Inc. Protecting anodes from passivation in alloy plating systems

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS533904A (en) * 1976-06-30 1978-01-14 Sumitomo Metal Mining Co Method of manufacturing nickel anode for electroplating
JP3985130B2 (ja) * 2001-08-22 2007-10-03 三菱マテリアル株式会社 高いめっき歩留を示す電解Ｎｉめっき用高純度Ｎｉ合金陽極材
WO2003044246A1 (en) * 2001-11-16 2003-05-30 Honeywell International Inc. Anodes for electroplating operations, and methods of forming materials over semiconductor substrates
JP3895638B2 (ja) * 2002-05-24 2007-03-22 株式会社荏原製作所 すず−銀−銅はんだ合金の形成方法並びに当該合金を使用する鉛フリーバンプおよび半導体素子の製造方法

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