KR20080069932A

KR20080069932A - 상이한 타이밍에서 클럭 신호가 각각 공급되는 복수의 의사난수 생성 회로를 갖는 테스트 패턴 생성 회로

Info

Publication number: KR20080069932A
Application number: KR1020080007703A
Authority: KR
Inventors: 히사시 나카무라
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2007-01-24
Filing date: 2008-01-24
Publication date: 2008-07-29
Also published as: TW200844463A; KR100934598B1; JP2008180592A; US20080178055A1

Abstract

테스트 패턴 생성 회로는 다중의 의사 난수 생성 회로 및 클럭 생성 회로를 갖는다. 의사 난수 생성 회로는 버스 배선에서의 각각의 신호 라인에 대응하여 제공되며, 동일한 값을 취하는 소정의 제 1 초기값을 갖는다. 제 1 클럭 신호에 응답하여, 의사 난수 생성 회로는 개시값으로서 제 1 초기값을 포함하는 의사 난수를 생성한다. 제어 신호의 값에 따라, 클럭 제어 회로는 다중의 의사 난수 생성 회로에 각각 제공될 제 1 클럭 신호의 출력-개시 타이밍을 결정한다.

테스트 패턴 생성 회로, 의사 난수 생성 회로

Description

상이한 타이밍에서 클럭 신호가 각각 공급되는 복수의 의사 난수 생성 회로를 갖는 테스트 패턴 생성 회로{TEST PATTERN GENERATION CIRCUIT HAVING PLURAL PSEUDO RANDOM NUMBER GENERATION CIRCUITS SUPPLIED WITH CLOCK SIGNALS AT DIFFERENT TIMING RESPECTIVELY}

본 발명에 따른 테스트 패턴 생성 회로는 특히, 다중-비트 구성을 갖는 인터페이스 회로에 테스트 패턴으로서 의사 난수를 제공하는 테스트 패턴 회로에 관한 것이다.

반도체 디바이스의 기능장애중에서, 최근에는 버스 배선에 접속된 인터페이스 회로에서의 기능장애가 문제점이다. 버스 배선에 접속된 인터페이스 회로는 버스 배선으로 및 그 버스 배선으로부터 랜덤 데이터 피스를 송신 및 수신한다. 송/수신 데이터 피스의 특정 순서가 인터페이스 회로에서의 데이터 피스 사이에서 간섭을 초래함으로써, 송/수신 데이터 피스에서 에러가 발생하는 기능장애의 발생을 야기할 수도 있다. 인터페이스 회로에는, 상술한 바와 같은 기능장애를 초래할 것 같은 다양한 유형의 데이터에 대해서도 우수한 송신 및 수신을 수행하는 것이 요구된다. 이러한 이유로, 이러한 다양한 유형의 데이터를 이용함으로써 인터페이스 회로상에서 테스트를 수행하기 위한 테스트 회로 및 테스트 패턴 생성 회로에 대한 요구가 존재하였다. 따라서, 아래 언급하는 특허 문헌 1-4에 기재된 회로가 제안되었다.

도 18은 특허 문헌 1에 개시된 테스트 회로 (110) 의 블록도를 도시한다. 이 테스트 회로 (110) 는 반도체 디바이스 (101) 에 통합되고, 인터페이스 회로 (120) 를 통해 입력된 테스트 패턴에 대한 서명 및 랜덤 테스트 패턴을 생성한다. 이 때, 테스트 회로 (110) 는 패턴 생성 유닛 (111) 및 시프트 레지스터 (112) 를 사용함으로써 랜덤 테스트 패턴을 실시한다. 패턴 생성 유닛 (111) 은 개시값으로서 특정 시드 (seed) 값 (이하, Seed 값으로 칭함) 을 갖는 의사 난수를 생성함으로써, 직렬로 의사 난수를 생성하는 LFSR (선형 피드백 시프트 레지스터 : 116) 를 포함한다. 시프트 레지스터 (112) 는 직렬로 접속된 플립-플롭을 이용하여 직렬 의사 난수를 재배열함으로써 직렬 의사 난수를 병렬 의사 난수로 변환한다. 그 후, 패턴 생성 회로 (111) 로부터의 출력 및 시프트 레지스터 (112) 로부터의 출력은 데이터 결합 유닛 (113) 에 병렬로 입력됨으로써, 난수성 (randomness) 을 갖는 테스트 패턴이 버스 배선에 접속된 인터페이스 회로 (120) 에 입력된다. 이러한 방식으로, 테스트 회로 (110) 는 난수성을 갖는 데이터 시퀀스를 인터페이스 회로 (120) 에 입력할 수 있다.

또한, 특허 문헌 2에 따른 테스트 회로에서, 테스트 패턴 생성기 및 테스트될 반도체 디바이스가 개별적으로 준비된다. 테스트 패턴 생성기는 개시값으로서 특정 Seed 값을 갖는 의사 난수를 생성하고, 이 의사 난수를 반도체 디바이스에 출력한다. 반도체 디바이스는 테스트 패턴 생성기를 지원하는 회로 구성을 갖는 기대값 생성 회로를 포함한다. 그 후, 비교기가, 반도체 디바이스에 포함된 인터페이스 회로를 통해 입력된 테스트 패턴을 기대값 생성 회로의 출력과 비교한다. 이러한 방식으로, 종래의 예 2 에서, 인터페이스 회로는 랜덤 데이터 시퀀스를 이용하여 테스트된다.

특허 문헌 1 및 2 에서, 의사 난수는 테스트 패턴으로서 사용된다. 이러한 의사 난수를 생성하는 회로의 다른 예들이 특허 문헌 3 및 4 에 개시되어 있다.

[특허 문헌 1] 일본 공개 특허 공보 제 2006-78447 호

[특허 문헌 2] 일본 공개 특허 공보 제 2005-339675 호

[특허 문헌 3] 일본 공개 특허 공보 평 11-85475 호

[특허 문헌 4] 일본 공개 특허 공보 제 2003-330704 호

특허 문헌 1 내지 4의 출원은 데이터 시퀀스 방향에서 데이터의 난수성을 확보한다. 그러나, 특허 문헌 1 내지 4 각각의 패턴 생성 회로 또는 패턴 생성 유닛에 대해 다중 Seed 값을 설정하는 것이 불가능하다. 따라서, 특허 문헌 1 내지 4 각각은 그것의 회로 구성에 기초하여 의사 난수만을 생성할 수 있다. 이러한 이유로, 버스 배선 (이하, 버스 폭 방향이라 칭함) 에서의 신호 라인에 대한 데이터 피스의 결합이 제한된다. 예를 들어, 특정 결합을 갖는 테스트 패턴이 의도적으로 생성될 수 없다. 따라서, 특허 문헌 1 내지 4 는 인터페이스 회로의 테스트에서 버스 폭 방향의 테스트 커버리지가 증가될 수 없다는 문제점을 갖는다.

테스트 패턴 생성 회로는 다중의 의사 난수 생성 회로 및 클럭 제어 회로를 갖는다. 이 의사 난수 생성 회로는 버스 배선에서의 각각의 신호 라인에 대응하여 제공되며, 동일한 값을 취하는 소정의 제 1 초기값을 갖는다. 제 1 클럭 신호에 응답하여, 의사 난수 생성 회로는 개시값으로서 제 1 초기값을 포함하는 의사 난수를 생성한다. 제어 신호의 값에 따라, 클럭 제어 신호는 다중의 의사 난수 생성 회로에 각각 제공될 제 1 클럭 신호의 출력-개시 타이밍을 결정한다.

본 발명의 테스트 패턴 생성 회로에 따르면, 공통 제 1 초기값을 갖는 복수의 의사 난수 생성 회로의 동작 개시 타이밍이, 요구되는 바와 같이 설정될 수 있 다. 이것은 패턴의 결합이, 복수의 의사 난수 생성 회로에 의해 특정 시간 포인트에서 생성된 패턴을, 요구되는 바와 같이 설정되게 하는 것을 허용한다.

또한, 테스트 회로가 본 발명의 테스트 패턴 생성 회로, 비교기 및 결과 홀딩 회로를 포함한다. 비교기는 인터페이스 회로를 통해 입력된 의사 난수를, 복수의 의사 난수 생성 회로에 의해 출력된 의사 난수와 비교한다. 결과 홀딩 회로는 비교기에 의해 출력된 테스트 결과를 홀딩하며, 테스트 결과를 출력한다. 이러한 테스트 회로는 높은 테스트 커버리지를 갖는 피드백 테스트가 수행될 수 있게 한다.

본 발명의 테스트 패턴 생성 회로 및 테스트 회로에 따르면, 데이터 시퀀스 방향에서의 난수성 및 버스 폭 방향에서의 데이터 피스의 결합의 난수성 양자를 개선시킴으로써 높은 테스트 커버리지를 갖는 피드백 테스트를 수행할 수 있게 한다.

본 발명의 상기 및 다른 예시적인 양태, 이점 및 특징은 첨부한 도면과 함께 특정한 예시적인 실시형태들의 아래의 설명으로부터 더욱 명백할 것이다.

예시적인 실시형태의 상세한 설명

실시형태 1

도 1은 본 발명에 따른 테스트 패턴 생성 회로 (1) 의 블록도를 도시한다. 도 1에 도시되어 있는 바와 같이, 테스트 패턴 생성 회로 (1) 는 클럭 제어 회로 (11) 및 의사 난수 생성 회로 (도면에서 PRBS : 13_1 내지 13_n) 를 포함한다. 의사 난수 생성 회로 각각의 출력은 대응하는 인터페이스 채널에 접속된다. 아래의 설명에서, n 및 m 은 정수를 각각 나타낸다. 또한, 클럭 생성 회로 (10) 및 인터페이스 회로 (14) 가 테스트 패턴 생성 회로 (1) 에 접속된다.

클럭 생성 회로 (10) 는 특정 주파수를 갖는 기준 클럭을 출력한다. 이 실시형태는 후술할 리셋 신호 (RST) 가 로우 레벨로부터 하이 레벨로 변화한 이후에 기준 클럭을 출력하도록 구성된 클럭 생성 회로 (10) 를 채용한다.

인터페이스 회로 (14) 는 테스트될 회로이며, 버스 배선 (미도시) 에 접속된다. 또한, 본 발명에 따른 테스트 패턴 생성 회로 및 테스트 회로에 의해 테스트될 인터페이스 회로 (14) 에 다중 채널이 포함되며, 이 채널 각각은 송신 회로 및 수신 회로를 포함한다.

클럭 제어 회로 (11) 는 제 1 클럭 제어 회로 (12) 를 포함한다. 제 1 클럭 제어 회로 (12) 는 기준 클럭에 응답하여 다중의 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 를 생성한다. 또한, 제 1 클럭 제어 회로 (12) 는 제 1 제어 신호의 값에 따라, 요구되는 바와 같은 다중의 제 1 클럭 신호의 출력-개시 타이밍 각각을 설정한다. 그 후, 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 는 그 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 에 대응하여 제공되는 의사 난수 생성 회로 (13_1 내지 13_n) 로 클럭으로서 각각 입력된다. 또한, 제 1 제어 신호는 멀티-비트 구조 (예를 들어, m 비트) 를 갖는 제어 신호로 구성된다. 따라서, 이러한 실시형태에서, 제 1 클럭 제어 회로 (12) 는 m 비트로 표시되는 값에 따라 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 의 출력-개시 타이밍을 설정한다. 또한, 제 1 클럭 제어 회로 (12) 는 리셋 신호 (RST) 를 수신한다. 또한, 이러한 리셋 신호 (RST) 는 의사 난수 생성 회로 (13_1 내지 13_n) 각각에 공급된다. 이러한 리셋 신호 (RST) 는 후술될 것이다.

의사 난수 생성 회로 (13_1 내지 13_n) 각각은 예를 들어, 문헌 4의 도 6에 도시된 회로이며, 개시값으로서 동일 값을 취하는 Seed 값 (이하, 제 1 초기 값이라 칭함) 을 포함하는 동일한 의사 난수 데이터 시퀀스 (PRBS (의사 랜덤 2진 시퀀스) 라 칭하는 데이터 시퀀스) 를 출력한다. 이러한 실시형태에서, 의사 난수 생성 회로 (13_1 내지 13_n) 각각은 배타적 OR (ExOR) 회로를 통한 피드백을 갖는 시프트 레지스터로 구성된 LFSR (선형 피드백 시프트 레지스터) 를 내부적으로 포함한다. 리셋 시간 (리셋 신호 (RST) 가 로우 레벨에 있는 동안의) 에서, 의사 난수 생성 회로 (13_1 내지 13_n) 각각은 그것의 내부 레지스터 (LFSR) 를 초기화함으로써 제 1 초기값을 갖는다. 그 후, 리셋이 해제된 이후에, 의사 난수 생성 회로 (13_1 내지 13_n) 는 각각의 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 에 응답하여 의사 난수를 생성 및 출력한다. 또한, 의사 난수 생성 회로 (13_1 내지 13_n) 가 인터페이스 회로 (14) 에서의 각각의 채널에 대응하여 제공되기 때문에, 의사 난수 생성 회로 (13_1 내지 13_n) 는 인터페이스 회로 (14) 에 접속된 버스 배선에서의 각각의 신호 라인에 대응하여 제공된다. 다시 말해서, 의사 난수 생성 회로 (13_1 내지 13_n) 의 수는 버스 배선에서의 신호 라인의 수와 동일하다.

여기서, 제 1 클럭 제어 회로 (12) 를 더욱 상세히 설명한다. 도 2는 제 1 클럭 제어 회로 (12) 의 블록도를 도시한다. 도 2에 도시되어 있는 바와 같 이, 제 1 클럭 제어 회로 (12) 는 카운터 (17_2 내지 17_n), 클럭 게이팅 회로 (16_2 내지 16_n) 및 비교기 (18_2 내지 18_n) 를 포함한다.

이 실시형태에서, 제 1 클럭 제어 회로 (12) 는 입력된 기준 클럭을 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 로서 출력한다. 카운터 (17_2 내지 17_n) 각각은 리셋 신호 (RST) 를 수신하며, 리셋 신호 (RST) 가 로우 레벨에 있는 동안 카운트 값으로서 초기값 "0" 을 홀딩한다. 리셋 신호 (RST) 가 하이 레벨이 된 이후에, 카운터 (17_2 내지 17_n) 각각은 제 1 클럭 신호 (CLK1_1 내지 CLK1_n-1) 중 대응하는 신호의 클럭의 수를 카운트한다. 예를 들어, 카운터 (17_2) 는 제 1 클럭 신호 (CLK1_2) 을 출력하는 클럭 게이팅 회로 (16_2) 에 대응하여 제공되며, 제 1 클럭 신호 (CLK1_1) 의 클럭의 수를 카운트한다. 비교기 (18_2 내지 18_n) 각각은 카운터중 대응하는 하나에 의해 출력된 카운트 값을 제 1 제어 신호의 값과 비교하며, 카운트 값이 제 1 제어 신호의 값과 매칭하는 타이밍에서 인에이블 신호 (EN_2 내지 EN_n) 중 대응하는 하나를 출력한다. 예를 들어, 비교기 (18_2) 는 카운터 (17_2) 에 의해 출력된 카운트 값을 제 1 제어 신호의 값과 비교하며, 카운트 값이 제 1 제어 신호의 값과 매칭하는 타이밍에서 인에이블 신호 (EN_2) 를 출력한다. 또한, 이 실시형태의 카운터 (17_2 내지 17_n) 는 카운트 값이 제 1 제어 신호의 값과 매칭한 이후에 카운트 값을 유지하도록 각각 구성된다.

클럭 게이팅 회로 (16_2 내지 16_n) 은 AND 게이트 등이며, 입력된 대응하는 인에이블 신호 (EN_2 내지 EN_n) 에 각각 응답하여 대응하는 제 1 클럭 신호 (CLK1_2 내지 CLK1_n) 로서 제 1 클럭 신호 (CLK1_1 내지 CLK1_n-1) 를 각각 출력한다. 예를 들어, 인에이블 신호 (EN_2) 가 하이 레벨에 있을 때, 클럭 게이팅 회로 (16_2) 는 제 1 클럭 신호 (CLK1_2) 로서 제 1 클럭 신호 (CLK1_1) 를 출력한다. 한편, 인에이블 신호 (EN_2) 가 로우 레벨에 있을 때, 클럭 게이팅 회로 (16_2) 는 출력을 로우 레벨로 간주함으로써 어떤 클럭도 출력하지 않는다.

이하, 인터페이스 회로 (14) 가 4 채널 (n=4) 을 포함하고, 의사 난수 생성 회로가 7 스테이지 (오더 k=7, 즉, 7 스테이지에서의 레지스터로 구성됨) 를 각각 포함하며, 제 1 제어 신호가 6 비트 (m=6) 를 포함하는 경우를 고려한다. 이 때, 단일의 의사 난수 생성 회로 (13_1) 는 2⁷-1=127 의 의사 난수 시퀀스를 생성한다. 다시 말해서, 단일의 의사 난수 생성 회로 (13_1) 는 127 클럭의 하나의 사이클을 갖는 의사 난수를 생성한다. 또한, 제 1 클럭 제어 회로 (12) 는 6 비트로 표시된 값에 따라 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 의 출력-개시 타이밍을 설정한다.

도 3 및 4 는 상기 경우에서의 제 1 클럭 제어 회로 (12) 의 동작의 타이밍차트를 도시한다. 도 3 에 도시된 타이밍 차트는 제 1 제어 신호가 "1" (예를 들어, "000001") 을 나타내는 경우에서의 제 1 클럭 제어 회로 (12) 의 동작을 도시한다. 도 4 에 도시된 타이밍 차트는 제 1 제어 신호가 "4" (예를 들어, "000100") 를 나타내는 경우에서의 제 1 클럭 제어 회로 (12) 의 동작을 도시한다. 또한, 도 3 및 4 가 n=4 인 경우를 도시하기 때문에, 제 1 클럭 제어 회로 (12) 는 제 1 클럭 신호 (CLK1_1 내지 CLK1_4) 를 출력한다. 제 1 클럭 제어 회로 (12) 의 동작을 도 3 및 4 를 참조함으로써 설명한다.

우선, 도 3 에 도시된 동작을 설명한다. 동작의 개시 이전에, 제 1 클럭 제어 회로 (12) 는 리셋 신호 (RST) 를 로우 레벨로 설정함으로써, 카운터 (17_2 내지 17_n ; 이 설명에서 n=4) 의 카운트 값을 "0" 이 되게 한다. 그 후, 제 1 클럭 제어 회로 (12) 는 리셋 신호 (RST) 를 하이 레벨로 설정함으로써, 리셋을 해제한다. 리셋을 해제한 이후에, 제 1 클럭 제어 회로 (12) 는 클럭 생성 회로 (10) 로부터 기준 클럭을 수신한다. 리셋의 해제 및 기준 클럭의 인가에 응답하여, 제 1 클럭 제어 회로 (12) 는 제 1 클럭 (CLK1_1) 으로서 기준 클럭을 출력한다 (타이밍 T11).

또한, 제 1 제어 신호의 값이 "1" 이기 때문에, 비교기 (18_2) 는, 카운터 (17_2) 의 카운트 값이 "1" 이 될 때 인에이블 신호 (EN_2) 를 하이 레벨로 설정한다. 따라서, 클럭 게이팅 회로 (16_2) 는 제 1 클럭 신호 (CLK1_1) 로부터 기준 클럭의 1 클럭에 등가인 시간 주기의 지연 이후에 제 1 클럭 신호 (CLK1_2) 의 출력을 개시한다 (타이밍 T12 에서).

그 후, 제 1 클럭 신호 (CLK1_3) 및 제 1 클럭 신호 (CLK1_4) 가 제 1 클럭 신호 (CLK1_2) 와 유사하게 출력된다. 더욱 정확하게는, 제 1 클럭 신호 (CLK1_3) 의 출력의 개시는 제 1 클럭 신호 (CLK1_2) 이후에 기준 클럭의 1 클럭에 등가인 시간 주기 만큼 지연된다 (타이밍 T13). 제 1 클럭 신호 (CLK1_4) 의 출력의 개시는 제 1 클럭 신호 (CLK1_3) 이후에 기준 클럭의 1 클럭에 등가인 시간 주기 만큼 지연된다 (타이밍 T14). 요약하면, 제 1 클럭 신호 (CLK1_1 내지 CLK1_4) 는 클럭의 지연 이후에 순차적으로 출력되며, 그 수는 제 1 제어 신호의 값에 대응한다.

여기서, 타이밍 T15 는 최종의 제 1 클럭 신호가 의사 난수 생성 회로에 입력될 때의 타이밍 T14 이후의 시간 포인트 (T14 포함) 로 설정된다. 타이밍 T15 이후에, 제 1 클럭 신호 (CLK1_1 내지 CLK1_4) 가 하나 이상의 사이클 동안 모든 의사 난수 생성 회로에 인가된다. 또한, 타이밍 T15 이후에, 실제 테스트를 위해 이용될 테스트 패턴이 생성된다. 이하, 도 3 에 도시된 타이밍 T11 로부터 타이밍 T15 까지의 주기를 이 설명에서 테스트 패턴 초기값 설정 주기라 칭한다.

다음으로, 도 4 에 도시된 동작을 설명한다. 도 4 에서, 제 1 제어 신호의 값이 "4" 이기 때문에, 비교기 (18_2) 는 카운터 (17_2) 의 카운트 값이 "4" 에 도달할 때 인에이블 신호 (EN_2) 가 하이 레벨이 되게 한다. 따라서, 클럭 게이팅 회로 (16_2) 는 제 1 클럭 신호 (CLK1_1) 로부터 기준 클럭의 4 클럭에 등가인 시간 주기의 지연 이후에 제 1 클럭 신호 (CLK1_2) 의 출력을 개시한다 (타이밍 T22 에서). 다른 동작들은 도 3 에 도시된 바와 동일하며, 타이밍 T21, T22, T23, T24 및 T25 는 타이밍 T11, T12, T13, T14 및 T15 에 각각 대응한다. 타이밍 T15 의 경우와 같이, 타이밍 T25 는 최종의 제 1 클럭 신호가 의사 난수 생성 회로에 입력되는 타이밍 T24 이후의 시간 포인트 (T24 포함) 로 설정된다.

상술한 바와 같이, 제 1 클럭 제어 회로는 제 1 제어 신호의 값에 따라 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 의 출력-개시 타이밍을 설정한다. 제 1 클럭 제어 회로의 동작을 이용함으로써, 이 실시형태의 테스트 패턴 생성 회로 (1) 는 테스트 개시 시간에서 의사 난수 생성 회로 (13_1 내지 13_n) 각각의 난수 생성 개시값 (이하, 제 2 초기값이라 칭함) 을 설정한다. 요약하면, 실제 테스트에서 이용될 테스트 패턴의 초기값 (제 2 초기값) 이 상술한 바와 같이 타이밍 T15 및 T25에서 생성 및 설정된다.

여기서, 제 2 초기값 설정 동작 및 테스트에서 이용된 테스트 패턴에 대한 설명이 제공된다. 먼저, 제 2 초기값 설정 동작을 설명한다. 이 실시형태의 의사 난수 생성 회로 (13_1 내지 13_n) 는 7-스테이지 PRBS 를 각각 출력한다. 따라서, 출력된 데이터 시퀀스는 127 피스의 데이터를 포함한다. 여기서, 데이터 시퀀스의 데이터 피스는 D1 내지 D127 로 표시된다. 개시값이 제 1 초기값일 때, 의사 난수 생성 회로 (13_1 내지 13_n) 각각은 동작의 개시 시간에 이용된 데이터로서 데이터 D1 을 이용함으로써 데이터 D1 내지 D127 을 순차적으로 및 반복적으로 출력한다.

제 1 클럭 제어 회로 (12) 에 의해 출력된 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 가 의사 난수 생성 회로 (13_1 내지 13_n) 에 제공되는 경우에서, 의사 난수 생성 회로 (13_1 내지 13_4) 의 출력 (OUT1 내지 OUT4) 은 예를 들어, 도 3 에 도시된 타이밍 T14 에서, OUT1 으로부터 순서대로 각각 "D4, D3, D2 및 D1" 이다. 여기서, 타이밍 T15 가 타이밍 T14 와 동일한 시간 포인트로 설정되는 경우에서, 의사 난수 생성 회로 (13_1 내지 13_4) 의 출력 (OUT1 내지 OUT4) 는 OUT1 으 로부터 순서대로 "D4, D3, D2 및 D1" 이다. 대신에, 기준 클럭의 127 클럭이 타이밍 T11 이후에 통과하는 시간 포인트로 타이밍 T15 가 설정되는 경우에서, 출력 (OUT1 내지 OUT4) 는 각각 "D127, D126, D125 및 D124" 이다. 이러한 실시형태에서, 상술한 바와 같이, 의사 난수 생성 회로 (13_1 내지 13_4) 의 초기화는 타이밍 T15 에서 완료되며, 타이밍 T15 에서의 OUT1 내지 OUT4 의 값은 제 2 초기값으로서 제공된다. 또한, 도 4 에 도시된 예에서, 타이밍 T25 가 타이밍 T24 와 동일한 시간 포인트로 유사하게 설정될 때, 테스트 패턴 (TP1 내지 TP4) 의 제 2 초기값은 테스트 패턴 TP1 으로부터 순서대로 "D13, D9, D5 및 D1" 이다. 대신에, 기준 클럭의 127 클럭 이 타이밍 T21 이후에 통과하는 시간 포인트로 타이밍 T25 가 유사하게 설정될 때, 테스트 패턴 (TP1 내지 TP4) 의 제 2 초기값은 테스트 패턴 TP1 으로부터 순서대로 "D127, D123, D119 및 D115" 이다. 타이밍 T15 이후의 데이터 피스가 인터페이스 회로 (14) 에 대한 실제 테스트 패턴이다. 따라서, 테스트 상태에서, 타이밍 T15 이후에 의사 난수 생성 회로 (13_1 내지 13_4) 에 의해 출력된 테스트 패턴이 인터페이스 회로 (14) 에 순차적으로 제공된다.

상술한 바와 같이, 이 실시형태의 테스트 패턴 생성 회로 (1) 에서, 제 1 제어 신호의 값에 따라, 클럭 제어 회로 (11) 는 출력될 다중의 제 1 클럭 신호의 출력-개시 타이밍 각각을 변화시킬 수 있다. 또한, 다중의 제 1 클럭 신호에 응답하여 다중의 의사 난수 생성 회로를 동작시킴으로써, 다중의 의사 난수 생성 회로에 제공될 제 1 클럭 신호의 클럭의 수는 테스트 패턴 초기값 설정 주기 동안 상이한 값을 취하도록 이루어질 수 있다. 그 후, 제 2 초기값이 테스트 패턴 초 기값 설정 주기의 완료 시간에서 다중의 의사 난수 생성 회로에 의해 출력된 값에 따라 설정된다. 다시 말해서, 다중의 의사 난수 생성 회로에서 설정된 제 2 초기값은 제 1 제어 신호의 값에 따라 서로 상이하며, 개시값으로서 제 2 초기값을 포함하는 의사 난수 데이터 시퀀스는 테스트 개시 이후에 생성된다. 요약해서, 이 실시형태에 따른 테스트 패턴 생성 회로 (1) 는 다중의 의사 난수 생성 회로의 임의의 설정 Seed 값의 함수에 대응하는 함수를 갖는다.

이를 사용하여, 이 실시형태에 따른 테스트 패턴 생성 회로 (1) 는, 테스트 개시 이후의 임의의 소정의 시간 포인트에서 다중의 의사 난수 생성 회로에 의해 출력된 데이터 피스가 요구될 때 버스 폭 방향에서 데이터 피스의 특정 조합을 설정할 수 있다. 따라서, 이 실시형태의 테스트 패턴 생성 회로 (1) 에 따르면, 데이터 시퀀스 방향에서 높은 난수성 및 버스 폭 방향에서 높은 난수성을 갖는 테스트 패턴을 인터페이스 회로 (14) 에 제공할 수 있다.

또한, 테스트 패턴 생성 회로 (1) 가 다중의 의사 난수 생성 회로를 포함하기 때문에, 테스트 패턴 생성 회로 (1) 는 고속으로 랜덤 패턴을 생성할 수 있다. 종래의 예 1 에서, LFSR 에 의해 출력된 4개의 랜덤 패턴중 하나가 인터페이스 회로로 송신된다. 반대로, 테스트 패턴 생성 회로 (1) 에 의해 출력된 랜덤 패턴은 감소되지 않고 인터페이스 회로 (14) 에 지속적으로 제공될 수 있다.

전술한 실시형태에서, 제 1 클럭 제어 회로 (12) 가 상이한 출력 개시 타이밍에서 다중의 제 1 클럭 신호를 출력하는 예를 설명하였다. 그러나, 제 1 제어 신호의 값이 "0" 으로 설정되는 경우에서, 다중의 제 1 클럭 신호는 실질적으로 동일한 타이밍에서 출력된다. 이러한 방식으로, 의사 난수 생성 회로에 의해 출력된 모든 테스트 패턴은 임의의 시간에 동일한 데이터이도록 생성될 수 있다. 다시 말해서, 이 실시형태의 테스트 패턴 생성 회로 (1) 는 버스 폭 방향에서 높은 자유도로 데이터 피스를 조합할 수 있다. 본질적으로, 테스트 패턴 생성 회로 (1) 는 특정 조합을 갖는 테스트 패턴을 의도적으로 생성할 수 있다.

여기서, 테스트 패턴 생성 회로 (1) 에서 제 1 제어 신호의 비트 폭의 설정 및 타이밍 (T15 및T25) 의 설정을 위한 설명이 제공된다. 타이밍 (T15 및 T25) 각각은 모든 의사 난수 생성 회로가 하나 이상의 사이클 동안 인가된 제 1 클럭 신호 (CLK1_1 내지 CLK1_4) 를 수신하여, 의사 난수를 각각 생성할 수 있을 때의 타이밍이다. 본 발명의 경우에서, 인터페이스 회로는 n 채널을 가지며, 제 1 제어 신호는 m 비트를 포함한다. 이러한 이유로, 이러한 타이밍은 사이클의 적어도 ((2^m-1)×(n-1)) 수의 기준 클럭의 인가 타이밍 이후의 시간 포인트로 설정될 수 있다.

또한, 제 1 제어 신호는 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 에서 인접한 제 1 클럭 신호 사이의 클럭에서의 차이 (지연) 를 나타낸다. 의사 난수 생성 회로 (13_1 내지 13_n) 가 k 스테이지를 각각 가지는 경우에, 제 1 제어 신호가 최대로 2^k-1 을 나타낼 수 있는 것으로 충분하다. 다시 말해서, k 는 제 1 제어 신호의 비트 폭에 대해 충분할 수도 있다. 본 발명의 효과는 비트 폭이 k 보다 작은 값을 갖더라도 획득될 수 있다.

실시형태 2

실시형태 1 에서, 인터페이스 회로 (14) 를 테스트하기 위해 사용되는 테스트 패턴의 Seed 값 (제 2 초기값) 이 기준 클럭을 사용함으로써 생성되고, 실제 테스트 패턴이 제 2 초기값이 생성된 이후에 기준 클럭을 사용함으로써 생성되는 예에 대한 설명이 제공되었다. 그러나, 테스트 클럭을 추가로 준비함으로써, 실제 테스트 패턴은, 제 2 초기값이 기준 클럭을 사용함으로써 생성되는 동안 제 2 초기값이 생성된 이후에 테스트 클럭을 사용함으로써 또한 생성될 수 있다.

도 5 및 6 은 이러한 경우에 대응하는 실시형태를 도시한다. 도 5 는 실시형태 2 의 테스트 패턴 생성 회로 (1') 의 블록도이며, 도 6 은 제 1 클럭 제어 회로 (12') 의 블록도이다. 실시형태 2 에서, 실시형태 1 (도 1) 에 추가하여 선택기 (31_1 내지 31_n) 가 추가로 제공되며, 제 1 클럭 제어 회로 (12') 의 출력인 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 와 테스트 클럭 사이를 선택 신호 (SEL) 를 사용함으로써 스위치한다. 그 후, 테스트 클럭이 제 1 클럭 신호 (CLK1_1' 내지 CLK1_n') 로서 의사 난수 생성 회로 (13_1 내지 13_n) 로 출력된다. 제 1 클럭 제어 회로 (12') 는 도 2 에 도시된 제 1 클럭 제어 회로 (12) 가 대체된 도 6 에 도시된 회로이다.

도 6 에 도시된 제 1 클럭 제어 회로 (12') 와 도 2 에 도시된 제 1 클럭 제어 회로 (12) 사이의 구성에서의 차이점은, 제 1 클럭 제어 회로 (12') 가 카운터 (15) 및 클럭 게이팅 회로 (16_1) 를 포함한다는 것이다. 클럭 게이팅 회로 (16_1) 는 카운터 (15) 의 중지 신호에 응답하여 제 1 클럭 신호 (CLK_1) 의 출력 을 중지시키는 기능을 갖는 회로이다. 상술한 차이점을 제외하고는, 이러한 제 1 클럭 제어 회로 (12') 는 제 1 클럭 제어 회로 (12) 와 동일한 구성을 갖는다.

카운터 (15) 는 예를 들어, 상술한 바와 같이 테스트 패턴 초기값 설정 주기 동안 인가된 기준 클럭의 수를 카운트하는 Ct-비트 카운터이다. 기준 클럭 및 리셋 신호 (RST) 는 카운터 (15) 로 입력된다. 그 후, 리셋 신호 (RST) 가 로우 레벨일 때, 카운터 (15) 가 초기화 (카운터 값이 "0" 으로 설정) 되며, 그 후, 리셋 신호 (RST) 가 하이 레벨이 된 이후에 입력된 기준 클럭을 카운트한다. 그 다음으로, 카운터 값이 Ct 가 될 때, 카운터 (15) 는 중지 신호를 클럭 게이팅 회로에 출력한다. 이 실시형태에서, 중지 신호는 클럭 게이팅 회로 (16_1) 에 제공되고, 하이 레벨에서의 중지 신호는 동작 상태를 지시하며, 로우 레벨에서의 중지 신호는 중지 상태를 지시한다. 또한, 카운터 (15) 는, 중지 신호가 로우 레벨로 스위치되면, 리셋될 때 까지 로우 레벨을 유지한다.

클럭 게이팅 회로 (16_1) 는 리셋 신호 (RST) 및 중지 신호가 하이 레벨에 있을 때 제 1 클럭 신호 (CLK1_1) 로서 기준 클럭을 출력한다. 그 후, 카운터 (15) 의 카운트 값이 Ct가 될 때, 중지 신호는 로우 레벨로 설정된다. 이러한 상태에서, 클럭 게이팅 회로 (16_1) 는 출력을 중지한다 (로우 레벨이 고정된다).

도 7 은 실시형태 2 의 동작을 도시하는 타이밍 차트이다. 타이밍 T35 에서, 카운터 (15) 의 카운트 값은 Ct 에 도달하고, 그 후, 중지 신호가 하이 레벨로부터 로우 레벨로 스위치된다. 이에 응답하여, 제 2 초기값이 설정된다. 또한, 제 1 클럭 제어 회로 (12') 는 의사 난수 생성 회로 (13_1 내지 13_n) 로의 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 의 출력을 중지한다. 이 때, 선택 신호 (SEL) 가 타이밍 T35 까지는 로우 레벨로 유지된다. 그에 의해, 선택기 (31_1 내지 31_n) 는 제 1 클럭 제어 회로 (12') 의 출력인 제 1 클럭 신호 (CLK1_1 내지CLK1_n) 를 제 1 클럭 신호 (CLK1_1' 내지CLK1_n') 로서 의사 난수 생성 회로 (13_1 내지 13_n) 로 출력한다. 그 다음으로, 선택 신호 (SEL) 는 타이밍 T35 이후의 임의의 타이밍에서 하이 레벨로 설정된다. 이러한 방식으로, 선택기 (31_1 내지 31_n) 는 (도면에서 타이밍 T36 에서) 의사 난수 생성 회로 (13_1 내지 13_n) 에 제 1 클럭 신호 (CLK1_1' 내지CLK1_n') 로서 테스트 클럭을 출력한다.

타이밍 T35 는 카운터 (15) 의 최대 카운트 값인 Ct 에 의해 특정된다. 다시 말해서, 타이밍 T35 에서, 제 2 초기값이 본 발명의 테스트 패턴 생성 회로에서 설정된다.

기준 클럭 및 테스트 클럭이 동시에 입력되는 경우에, 기준 클럭이 테스트 클럭으로 스위치되는 타이밍에서 잡음이 발생하며, 스위칭 이후에 더 이상 길 필요가 없는 클럭 (여기서, 기준 클럭) 이 잡음원으로서 기능한다는 문제점이 존재한다. 이들 문제점을 회피하기 위해, 이 실시형태는 도 2 에 도시된 제 1 클럭 제어 회로 (12) 대신에 도 6 에 도시된 제 1 클럭 제어 회로 (12') 를 이용한다. 그러나, 클럭의 스위칭 타이밍 및 클럭 사이에서 발생하는 잡음이 문제가 없는 경우에, 실제로 제 1 클럭 제어 회로 (12) 가 실시형태 2 에 또한 이용될 수도 있다.

또한, 실시형태 2 에서, 고속 클럭이 테스트 클럭으로서 사용될 수 있다. 또한, 테스트 클럭으로서, 본 발명의 테스트 패턴 생성 회로가 탑재되는 LSI 의 내부 클럭을 직접 사용할 수 있다.

실시형태 3

도 8 은 실시형태 3 에 따른 테스트 패턴 생성 회로 (2) 의 블록도를 도시한다. 도 8 에 도시되어 있는 바와 같이, 제 1 클럭 제어 회로 (12) (도 2) 에 부가하여, 테스트 패턴 생성 회로 (2) 의 클럭 제어 회로 (21) 가 제 2 클럭 제어 회로 (22) 를 포함한다. 또한, 테스트 패턴 생성 회로 (2) 는 제 2 클럭 제어 회로 (22) 에 대한 의사 난수 생성 회로 (23_1 내지 23_n) 를 포함한다. 이들 의사 난수 생성 회로 (23_1 내지 23_n) 는 실시형태 1 에 따른 의사 난수 생성 회로 (13_1 내지 13_n) 와 실질적으로 동일하다. 또한, 인터페이스 회로 (14 및 24) 가 테스트될 회로이며, 버스 배선 (미도시) 에 접속된다.

여기서, 제 2 클럭 제어 회로 (22) 를 상세히 설명한다. 제 1 클럭 제어 회로 (12) 에 의해 출력된 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 가 제 2 클럭 제어 회로 (22) 로 입력된다. 그 후, 제 2 클럭 제어 회로 (22) 는 입력된 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 에 따라 제 2 클럭 신호 (CLK2_1 내지 CLK2_n) 를 출력한다. 이 때, 제 2 제어 신호에 따라, 제 2 클럭 제어 회로 (22) 는, 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 의 출력-개시 타이밍 및 제 2 클럭 신호 (CLK2_1 내지 CLK2_n) 의 출력-개시 타이밍을 서로로부터 시프트할지 여부를 결정한다. 제 2 제어 신호는 1-비트 신호이며, (로우 레벨에서) "0" 및 (하이 레벨에서) "1" 인 2개의 상태를 갖는다.

도 9 는 이러한 제 2 클럭 제어 회로 (22) 의 블록도를 도시한다. 도 9 에 도시되어 있는 바와 같이, 제 2 클럭 제어 회로 (22) 는 카운터 (25_1 내지 25_n), 비교기 (26_1 내지 26_n) 및 클럭 게이팅 회로 (27_1 내지 27_n) 을 포함한다. 카운터 (25_1 내지 25_n) 는 각각의 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 에 대응하여 제공되며, 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 의 클럭의 수를 카운트한다. 제 2 제어 신호의 값이 "0" 인 경우에, 비교기 (26_1 내지 26_n) 는 리셋의 해제와 동일한 시간에 카운트 값에 관계없이 하이 레벨을 출력한다. 제 2 제어 신호의 값이 "1" 인 경우에, 비교기 (26_1 내지 26_n) 각각은 카운터 (25_1 내지 25_n) 중의 대응하게 제공된 하나에 의해 출력된 카운트 값을 소정의 마스크 값과 비교하며, 카운트 값이 마스크 값과 매칭하는 시간 포인트에서 인에이블 신호 (EN2_1 내지 EN2_n) 중의 대응하는 하나를 하이 레벨로 설정한다. 한편, 카운트 값이 마스크 값 보다 작은 경우에, 비교기 (26_1 내지 26_n) 각각은 인에이블 신호 (EN2_1 내지 EN2_n) 중의 대응하는 하나를 로우 레벨로 설정한다. 인에이블 신호 (EN2_1 내지 EN2_n) 가 하이 레벨에 있는 경우에, 클럭 게이팅 회로 (27_1 내지 27_n) 는 제 2 클럭 신호 (CLK2_1 내지 CLK2_n) 로서 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 를 출력한다. 한편, 인에이블 신호 (EN2_1 내지 EN2_n) 가 로우 레벨에 있는 경우에, 클럭 게이팅 회로 (27_1 내지 27_n) 는 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 를 차단하면서 로우 레벨을 출력한다. 이 실시형태에서의 카운터 (25_2 내지 25_n) 는, 카운트 값이 마스크 값과 매칭한 이후에 카운트 값을 유지하도록 각각 구성된다.

제 2 클럭 제어 회로 (22) 의 동작을 설명한다. 도 10 은 제 2 제어 신호가 "1" 일 때의 제 2 클럭 제어 회로 (22) 의 동작의 타이밍 차트를 도시하고, 도 11 은 제 2 제어 신호가 "0" 일 때의 제 2 클럭 제어 회로 (22) 의 동작의 타이밍 차트를 도시한다. 또한, 도 10 및 11 은 테스트될 회로 (14 및 24) 가 4-채널 구성을 각각 갖는 경우를 처리하는 예를 도시한다. 또한, 도 10 및 11 의 제 1 클럭 신호 (CLK1_1 내지 CLK1_4) 는, 제 1 제어 신호의 값이 "1" 일 때 제 1 클럭 제어 회로 (12) 에 의해 출력된 신호이다. 도 10 및 11 에 도시된 예에서, 비교기 (26_1 내지 26_4) 에서 설정된 마스크 값은 "4" 이며, 제 2 클럭 제어 회로 (22) 는 제 2 클럭 신호 (CLK2_1 내지 CLK2_4) 를 출력한다.

도 10 에 도시된 예에서, 제 1 클럭 신호 (CLK1_1 내지 CLK1_4) 는 타이밍 (T41 내지 T44) 에서 각각 출력된다. 이 때, 카운터 (25_1) 는 제 1 클럭 신호 (CLK1_1) 의 클럭의 수를 카운트한다. 이러한 카운트 값이 "4" 에 도달할 때, 비교기 (26_1) 에 의해 출력된 인에이블 신호 (EN2_1) 는 하이 레벨이 된다. 그 후, 타이밍 T45 에서, 제 2 클럭 신호 (CLK2_1) 의 출력이 개시된다. 타이밍 T45 와 타이밍 T41 사이의 차이는 기준 클럭의 4 클럭과 동등한 시간이다. 제 2 클럭 신호 (CLK2_1) 와 유사하게, 제 2 클럭 신호 (CLK2_2 내지 CLK2_4) 각각의 출력은 (타이밍 T46 내지 T48 에서) 제 1 클럭 신호 (CLK1_2 내지 CLK2_4) 중의 대응하는 하나로부터 기준 클럭의 4 클럭과 동등한 시간 주기의 지연 이후에 개시된다.

도 11 에 도시된 예에서, 제 1 클럭 신호 (CLK1_1 내지 CLK1_4) 는 타이밍 T51 내지 T54 에서 각각 출력된다. 이 때, 카운터 (25_1) 가 제 1 클럭 신호 (CLK1_1) 의 클럭의 수를 카운트하더라도, 비교기 (26_2) 에 의해 출력된 인에이블 신호 (EN2_1) 는 카운트 값과 관계없이 하이 레벨이 된다. 따라서, 제 2 클럭 신호 (CLK2_1) 의 출력은 제 1 클럭 신호 (CLK1_1) 와 실질적으로 동일한 타이밍 (타이밍 T51) 에서 개시된다. 제 2 클럭 신호 (CLK2_1) 와 유사하게, 제 2 클럭 신호 (CLK2_2 내지 CLK2_4) 각각의 출력은 제 1 클럭 신호 (CLK1_2 내지 CLK1_4) 중의 대응하는 하나와 실질적으로 동일한 타이밍에서 (타이밍 T52 내지 T54 에서) 개시된다. 다시 말해서, 도 11 의 경우 (제 2 제어 신호가 "0" (로우 레벨에서) 인 경우) 에서, 마스크 값은 "0" 과 동일하다.

전술한 방식에서, 제 2 제어 신호의 값에 따라, 제 2 클럭 제어 회로 (22) 는, 특정 시프트량이 제 1 클럭 신호 (CLK1_1 내지 CLK1_n) 의 출력-개시 타이밍과 제 2 클럭 신호 (CLK2_1 내지 CLK2_n) 의 출력-개시 타이밍 사이에 설정되는지 여부를 결정한다. 구체적으로는, 제 1 클럭 제어 회로 (12) 에 부가하여 제 2 클럭 제어 회로 (22) 를 추가하는 것은, 클럭 제어 회로 (11) 보다 더 넓은 변동을 갖는 제 1 클럭 신호의 출력-개시 타이밍을 클럭 제어 회로 (21) 가 설정할 수 있게 한다. 이러한 방식으로, 실시형태 3 에 따른 테스트 패턴 생성 회로 (2) 는 실시형태 1 에 따른 테스트 패턴 생성 회로 (1) 보다 버스 폭 방향에서 더 넓은 변동을 갖는 데이터 피스의 조합을 생성할 수 있다.

제 2 초기값에 대해 설정된 타이밍 (T49 및 T55) 은, 모든 의사 난수 생성 회로가 하나 이상의 사이클 동안 제 1 클럭 신호 (CLK1_1 내지 CLK1_4) 의 인가를 수신하고, 실시형태 1의 경우와 같이 각각의 의사 난수를 생성할 수 있는 타이밍이다. 이 실시형태에서, 인터페이스 회로 (14 및 24) 가 n 채널을 갖고, 제 1 제어 신호가 m 비트이며, 제 2 제어 회로의 마스크 값이 L 이다고 가정하면, 타이밍은, 적어도 (2^m-1)×(n-1)+L 의 사이클 동안 기준 클럭의 인가가 완료된 타이밍 이후의 시간 포인트로 설정될 수 있다.

또한, 제 1 제어 신호는 제 2 클럭 제어 회로로 입력될 수 있다. 도 12 는 이러한 경우에서의 테스트 패턴 생성 회로 (2a) 의 블록도를 도시한다. 도 12 에 도시된 테스트 패턴 생성 회로 (2a) 는 제 2 클럭 제어 회로 (22a) 를 포함한다. 내장형 비교기로서, 이러한 제 2 클럭 제어 회로 (22a) 는 제 1 클럭 제어 회로에 통합되는 비교기를 이용한다.

도 13 은 이러한 제 2 클럭 제어 회로 (22a) 의 동작의 타이밍 차트를 도시한다. 도 13 에 도시된 타이밍 차트는 제 1 제어 신호의 값이 "1" 인 경우를 나타낸다. 도 13 에 도시되어 있는 바와 같이, 이러한 경우에서, 제 2 클럭 신호 (CLK2_1) 의 출력은, 제 1 클럭 신호 (CLK1_1) 로부터 기준 클럭의 1 클럭과 동등한 시간 주기의 지연 이후에 (타이밍 T62 에서) 개시된다. 제 2 클럭 신호 (CLK2_2 내지 CLK2_4) 각각의 출력은, 제 1 클럭 신호 (CLK1_1 내지 CLK1_4) 의 대응하는 입력으로부터 기준 클럭의 1 클럭과 동등한 시간 주기의 지연 이후에 (타이밍 T63 내지 T65 에서) 개시된다.

이러한 방식으로, 제 2 클럭 제어 회로에 제 1 제어 신호를 입력함으로써, 제 1 클럭 신호의 출력-개시 타이밍이 넓은 변동을 또한 가질 수 있다. 다시 말해서, 클럭 제어 회로를 구성하는 제 1 클럭 제어 회로 및 제 2 클럭 제어 회로는, 멀티-비트 구조를 갖는 제 1 제어 신호를 사용하는 제어, 또는 1-비트 구조를 갖는 제 2 제어 신호를 사용하는 제어를 사용함으로써 구성될 수 있다. 따라서, 클럭 제어 회로는 제어 신호중 적어도 어느 하나를 사용하는 클럭 제어 회로를 가질 수도 있다.

실시형태 4

실시형태 4 에 따른 테스트 패턴 생성 회로 (3) 는, 실시형태 3 에 따른 테스트 패턴 생성 회로 (2) 에 선택기 (31_1 내지 31_n 및 32_1 내지 32_n) 을 추가하며, 제 1 클럭 제어 회로 (12) 를 실시형태 2 에 도시된 제 1 클럭 제어 회로 (12') 로 대체함으로써 얻어진 회로이다. 도 14 는 테스트 패턴 생성 회로 (3) 의 블록도를 도시한다. 선택기 (31_1 내지 31_n 및 32_1 내지 32_n) 는 클럭 제어 회로 (21') 의 각각의 출력 단자에 대응하게 접속된다. 또한, 선택기 (31_1 내지 31_n 및 32_1 내지 32_n) 의 출력 단자는 각각의 의사 난수 생성 회로 (13_1 내지 13_n 및 23_1 내지 23_n) 에 대응하게 접속된다. 선택기 (31_1 내지 31_n 및 32_1 내지 32_n) 각각은 선택 신호 (SEL) 의 값에 따라 2개의 입력 신호중 임의의 하나를 선택 및 출력한다.

이 실시형태에서, 제 1 클럭 신호 (CLK1_1 내지 CLK1_n 및 CLK2_1 내지 CLK2_n) 각각은 선택기 (31_1 내지 31_n 및 32_1 내지 32_n) 의 대응하는 하나의 입력중 하나에 입력되며, 테스트 클럭은 다른 입력에 입력된다. 테스트 클럭은 실시형태 1 에서의 기준 클럭과 동일할 수도 있거나, 고속 클럭일 수도 있다. 여기서, 이 실시형태에서, 고속 클럭이 테스트 클럭으로서 인가되며, 테스트 패턴 생성 회로 (3) 가 탑재되는 반도체 디바이스에서의 통상의 사용 조건하에서의 동작 클럭 (예를 들어, 외부 메모리와의 통신을 위해 클럭 속도 = 533 MHz) 이 고속 클럭으로서 사용된다. 또한, 고속 클럭은 의사 난수 생성 회로 각각에 도달하며, 조정된 스큐 (skew) 를 갖는 클럭이다.

여기서, 도 15 는 테스트 패턴 생성 회로 (3) 의 동작을 나타내는 타이밍 차트를 도시한다. 도 15 에 도시된 예에서, 선택 신호 (SEL) 가 타이밍 T49 이전까지 로우 레벨로 유지되기 때문에, 클럭 제어 회로 (21') 는 도 10 에 도시된 타이밍 차트에서와 동일한 동작을 수행한다. 그 후, 타이밍 T49 에서, 의사 난수 생성 회로 (13_1 내지 13_n 및 23_1 내지 23_n) 의 제 2 초기값이 설정된다. 그 후, 타이밍 T71 에서의 테스트 개시 이전에, 선택 신호 (SEL) 가 하이 레벨로 설정됨으로써, 타이밍 T71 이후에 입력된 고속 클럭이 의사 난수 생성 회로 (13_1 내지 13_n 및 23_1 내지 23_n) 에 공급된다. 따라서, 의사 난수 생성 회로 (13_1 내지 13_n 및 23_1 내지 23_n) 는 고속 클럭과 동기화하여 의사 난수 데이터 시퀀스를 출력한다.

또한, 고속 클럭에 대한 선택 신호 (SEL) 의 타이밍이 양호하게 설계될 수 있는 경우에, 고속 클럭이 시작부로부터 선택기 (31_1 내지 31_n 및 32_1 내지 32_n) 에 지속적으로 인가되며, 스위칭이 타이밍 T71 에서 고속 클럭과 동기화하여 수행되는 구성을 이용할 수 있다. 또한, 제 3 클럭 제어 회로가 내장형 비교기 로서, 실시형태 3 과 유사하게, 제 2 클럭 제어 회로 (22) 에 통합된 비교기를 제 1 클럭 제어 회로 (12') 에 통합된 비교기로 대체함으로써 구성될 수도 있다. 그 후, 제 1 및 제 3 클럭 제어 회로 모두는 제 1 제어 신호로 제어될 수도 있다. 또 다른 방법으로는, 제 4 클럭 제어 회로가 내장형 비교기로서, 제 1 클럭 제어 회로 (12') 에 통합된 비교기를 제 2 클럭 제어 회로 (22) 에 통합된 비교기로 역으로 대체함으로써 구성될 수도 있다. 그 후, 제 2 및 제 4 클럭 제어 회로 모두는 제 2 제어 신호로 제어될 수도 있다.

상기 설명에 따르면, 테스트 패턴 생성 회로 (3) 는 반도체 디바이스의 동작 속도에 의존하는 클럭 주파수에서 테스트 패턴을 생성할 수 있다. 따라서, 반도체 디바이스의 실제 동작이 체크될 수 있어서, 반도체 디바이스의 신뢰도를 향상시킨다.

실시형태 5

실시형태 5 에서, 실시형태 1 의 테스트 패턴 생성 회로 (1) 를 갖는 테스트 회로 (4) 를 설명할 것이다. 도 16 은 이 테스트 회로 (4) 를 도시한다. 테스트 패턴 생성 회로 (1) 이외에도, 테스트 회로 (4) 는 인터페이스 회로 (14), 비교기 (43_1 내지 43_n), 결과 홀딩 회로 (44) 및 테스트 단자 (45) 를 포함한다.

인터페이스 회로 (14) 는 송신 회로 (41) 및 수신 회로 (42) 를 포함한다. 송신 회로 (41) 및 수신 회로 (42) 는 배선 (FL) 에 의해 서로 접속된다. 그에 의해, 송신 회로 (41) 로부터 송신된 신호는 수신 회로 (42) 에 의해 수신된다.

비교기 (43_1 내지 43_n) 는 인터페이스 회로 (14) 에 접속된 버스 배선의 각각의 신호 라인에 대응하여 제공된다. 다시 말해서, 비교기 (43_1 내지 43_n) 의 수는 의사 난수 생성 회로 (13_1 내지 13_n) 의 수와 동일하다. 비교기 (43_1 내지 43_n) 는 의사 난수 생성 회로 (13_1 내지 13_n) 에 의해 출력된 테스트 패턴을 인터페이스 회로 (14) 를 통해 입력된 테스트 패턴과 비교한다. 결과 홀딩 회로 (44) 는 테스트 패턴 각각의 테스트 결과를 홀드한다. 테스트 단자 (45) 는 테스트 결과를 획득하기 위한 단자이다.

테스트 회로 (4) 의 동작을 설명한다. 먼저, 제 2 초기값의 설정이 테스트 패턴 생성 회로 (1) 에서 완료된다. 그 후에, 테스트가 개시될 때, 비교기 (43_1 내지 43_n) 는 의사 난수 생성 회로 (13_1 내지 13_n) 에 의해 출력된 테스트 패턴과 인터페이스 회로 (14) 를 통해 입력된 테스트 패턴 사이의 비교 결과에 기초하여 테스트 결과를 출력한다. 이러한 테스트 결과는, 2개 패턴의 값이 서로 매칭할 때 OK 를 나타내며, 2개 패턴의 값이 매칭하지 않을 때 NG 를 나타낸다. 그 후, 테스트 결과는 결과 홀딩 회로 (44) 에 홀딩된다. 홀딩된 테스트 결과는 테스트가 완료된 이후에 테스트 단자 (45) 를 통해 획득된다.

상술한 바와 같이, 이 실시형태에 따른 테스트 회로는 테스트 패턴 생성 회로 (1) 에서 생성된 테스트 패턴인, 데이터 시퀀스 방향 및 버스 폭 방향에서 높은 난수성을 갖는 테스트 패턴의 사용을 가능하게 한다. 이것은, 회로 결함 뿐만 아니라 크로스토크 결함의 검출을 포함하는 높은 커버리지를 갖는 테스트를 수행하는 것을 가능하게 한다. 또한, 테스트 패턴 생성 회로 (1'), 테스트 패턴 생성 회로 (2) 또는 테스트 패턴 생성 회로 (3) 는 테스트 회로 (4) 에 대해 이용될 수 도 있다. 도 17 은 테스트 패턴 생성 회로 (2) 가 테스트 회로 (4) 에 대해 하나의 예로서 이용되는 경우에서의 블록도를 도시한다. 실시형태 3, 4 및 5 가 테스트될 2개의 회로 (인터페이스 회로 (14 및 24)) 를 각각 사용하지만, 테스트될 회로의 수에 따라 제 1 및 제 2 클럭 제어 회로를 추가함으로써, 테스트 패턴이 생성되며, 그 후 테스트될 특정 수의 회로에 제공되는 구성을 구현하는 것이 가능하다.

본 발명을 상기 예들에 기초하여 설명하였지만, 본 발명은 상기 예들에 제한되지 않으며, 본 출원의 청구범위 각각의 발명의 범위 내에서 당업자에 의해 당연히 달성될 수 있는 다양한 종류의 변경 및 변형을 포함한다.

또한, 출원인의 의도는, 본 출원의 속행 동안 나중에 보정되더라도, 모든 청구범위 구성요소들의 등가물을 포함하는 것이다.

도 1은 실시형태 1 에 따른 테스트 패턴 생성 회로의 블록도.

도 2는 실시형태 2 에 따른 제 1 클럭 제어 회로의 블록도.

도 3은 실시형태 1 에 따른 제 1 클럭 제어 회로에서 제 1 제어 신호의 값이 "1" 인 경우의 동작을 나타내는 타이밍 차트를 도시하는 도면.

도 4는 실시형태 1 에 따른 제 1 클럭 제어 회로에서 제 1 제어 신호의 값이 "4" 인 경우의 동작을 나타내는 타이밍 차트를 도시하는 도면.

도 5는 실시형태 2 에 따른 테스트 패턴 생성 회로의 블록도.

도 6은 실시형태 2 에 따른 제 1 클럭 제어 회로의 블록도.

도 7은 실시형태 2 에 따른 제 1 클럭 제어 회로에서 제 1 제어 신호의 값이 "1" 인 경우의 동작을 나타내는 타이밍 차트를 도시하는 도면.

도 8은 실시형태 3 에 따른 테스트 패턴 생성 회로의 블록도.

도 9는 실시형태 3 에 따른 제 2 클럭 제어 회로의 블록도.

도 10은 실시형태 3 에 따른 제 2 클럭 제어 회로에서 제 2 제어 신호의 값이 "1" 인 경우의 동작을 나타내는 타이밍 차트를 도시하는 도면.

도 11은 실시형태 3 에 따른 제 2 클럭 제어 회로에서 제 2 제어 신호의 값이 "0" 인 경우의 동작을 나타내는 타이밍 차트를 도시하는 도면.

도 12는 실시형태 3 에 따른 테스트 패턴 생성 회로의 상이한 예를 도시하는 블록도.

도 13은 실시형태 3 에 따른 제 2 클럭 제어 회로의 상이한 예에서 제 1 제 어 신호의 값이 "1" 인 경우의 동작을 나타내는 타이밍 차트를 도시하는 도면.

도 14는 실시형태 4 에 따른 테스트 패턴 생성 회로의 블록도.

도 15는 실시형태 4 에 따른 테스트 패턴 생성 회로의 동작을 도시하는 타이밍 차트.

도 16은 실시형태 5 에 따른 테스트 회로의 블록도.

도 17은 실시형태 5 에 따른 테스트 회로에서 테스트 패턴 생성 회로 (2) 가 채용된 경우의 블록도.

도 18은 관련 예에 따른 테스트 회로의 블록도.

*도면의 주요부분에 대한 부호의 설명*

1 : 테스트 패턴 생성 회로

10 : 클럭 생성 회로 11 : 클럭 제어 회로

12 : 제 1 클럭 제어 회로 14 : 인터페이스 회로

16_2 내지 16_n : 클럭 게이팅 회로

17_2 내지 17_n : 카운터

18_2 내지 18_n : 비교기

Claims

버스 배선에서의 신호 라인에 각각 대응하여 제공되고, 동일값이도록 사전에 설정된 제 1 초기값을 각각 가지며, 제 1 클럭 신호에 응답하여 개시값으로서 상기 제 1 초기값을 갖는 의사 난수를 생성하는 복수의 의사 난수 생성 회로; 및

제어 신호의 값에 따라, 상기 복수의 의사 난수 생성 회로에 각각 제공된 상기 제 1 클럭 신호의 출력-개시 타이밍 각각을 결정하는 클럭 제어 회로를 포함하는, 테스트 패턴 생성 회로.
제 1 항에 있어서,

상기 의사 난수 생성 회로 각각은 배타적 OR 회로를 통한 피드백을 갖는 시프트 레지스터를 포함하는, 테스트 패턴 생성 회로.
제 2 항에 있어서,

상기 클럭 제어 회로는, 입력 신호로서 기준 클럭을 수신하며, 상기 제어 신호의 값에 따라, 상기 복수의 의사 난수 생성 회로에 상기 제 1 클럭 신호의 공급을 개시하는 타이밍에서의 시프트량을 설정하는 제 1 클럭 제어 회로를 포함하는, 테스트 패턴 생성 회로.
제 2 항에 있어서,

상기 클럭 제어 회로는, 입력 신호로서 기준 클럭을 수신하며, 상기 제어 신호에 따라, 상기 복수의 의사 난수 생성 회로에 상기 제 1 클럭 신호의 공급을 개시하는 타이밍에서의 시프트량을 이용함으로써 기준 클럭 신호를 출력할지를 결정하는 제 1 클럭 제어 회로를 포함하며, 상기 시프트량은 사전에 설정되는, 테스트 패턴 생성 회로.
제 3 항에 있어서,

상기 클럭 제어 회로는, 입력 신호로서 상기 제 1 클럭 신호를 수신하며, 상기 제어 신호의 값에 따라, 상기 복수의 의사 난수 생성 회로에 상기 제 1 클럭 신호의 공급을 개시하는 타이밍에서의 시프트량을 설정하는 제 2 클럭 제어 회로를 포함하는, 테스트 패턴 생성 회로.
제 3 항에 있어서,

상기 클럭 제어 회로는, 입력 신호로서 제 1 클럭을 수신하며, 상기 제어 신호에 따라, 상기 복수의 의사 난수 생성 회로에 상기 제 1 클럭 신호의 공급을 개시하는 타이밍에서의 시프트량을 이용함으로써 기준 클럭 신호를 출력할지를 결정하는 제 2 클럭 제어 회로를 포함하며, 상기 시프트량은 사전에 설정되는, 테스트 패턴 생성 회로.
제 5 항에 있어서,

상기 클럭 제어 회로는 테스트될 회로에 접속되며, 상기 테스트될 회로 각각은 상기 제 1 클럭 제어 회로 및 상기 제 2 클럭 제어 회로에 각각 대응하는, 테스트 패턴 생성 회로.
제 3 항에 있어서,

상기 제 1 클럭 제어 회로는 제 1 카운터 및 클럭 게이팅 회로를 포함하고,

상기 제 1 카운터는 상기 기준 클럭의 클럭의 수를 카운트하여, 그 카운트 값이 소정의 값에 도달할 때 중지 신호를 출력하며,

상기 클럭 게이팅 회로는 상기 중지 신호를 수신할 때 까지, 상기 기준 클럭을 수신하여, 상기 기준 클럭을 상기 제 1 클럭 신호로서 출력하는, 테스트 패턴 생성 회로.
제 5 항에 있어서,

상기 제 2 클럭 제어 회로는 상기 제 1 클럭 제어 회로에 의해 출력된 상기 제 1 클럭 신호를 입력으로서 수신하는, 테스트 패턴 생성 회로.
제 2 항에 있어서,

상기 제어 신호는 제 1 제어 신호와 제 2 제어 신호 중 하나 이상을 포함하고,

상기 제 1 제어 신호에 기초하는 제어하에서, 상기 클럭 제어 회로는 상기 제 1 제어 신호의 값에 따라, 상기 복수의 의사 난수 생성 회로에 상기 제 1 클럭 신호의 공급을 개시하는 타이밍에서의 시프트량을 설정하며,

상기 제 2 제어 신호에 기초하는 제어하에서, 상기 클럭 제어 회로는 사전에 설정된 공급 개시 타이밍에서의 시프트량을 이용함으로써 상기 기준 클럭 신호를 출력할지를 결정하는, 테스트 패턴 생성 회로.
제 1 항에 있어서,

상기 제 1 클럭 신호 및 제 2 클럭 신호 중 하나를 선택하며, 상기 선택된 클럭 신호를 상기 복수의 의사 난수 생성 회로 각각에 제공하는 선택기를 더 포함하는, 테스트 패턴 생성 회로.
제 1 항에 있어서,

상기 복수의 의사 난수 생성 회로는 상기 제 1 초기값 및 상기 제 1 클럭 신호에 기초하여 특정 값으로 설정된 제 2 초기값을 각각 가지며, 개시값으로서 상기 제 2 초기값을 갖는 의사 난수를 테스트 패턴으로서 각각 출력하는, 테스트 패턴 생성 회로.
제 1 항에 기재된 테스트 패턴 생성 회로;

인터페이스 회로로부터 출력된 의사 난수를, 상기 테스트 패턴 생성 회로에서의 복수의 의사 난수 생성 회로에 의해 출력된 의사 난수와 비교하는 비교기; 및

상기 비교기에 의해 출력된 테스트 결과를 홀딩하며 상기 테스트 결과를 출력하는 결과 홀딩 회로를 포함하는, 테스트 회로.
제어 신호에 기초하는 타이밍에서 각각 출력되는 복수의 클럭 신호를 출력하는 클럭 제어 회로; 및

동일한 초기값을 각각 가지며, 상기 클럭 신호 중 대응하는 하나의 클럭 신호에 응답하여 개시값으로서 상기 초기값을 갖는 의사 난수를 각각 생성하는 복수의 의사 난수 생성 회로를 포함하는, 테스트 패턴 생성 회로.
제 14 항에 있어서,

상기 클럭 제어 회로는,

기준 클럭을 카운트하는 제 1 카운터;

상기 제 1 카운터의 출력을 상기 제어 신호의 값과 비교하며, 상기 제 1 카운터의 상기 출력과 상기 제어 신호의 상기 값이 매칭될 때 제 1 인에이블 신호를 출력하는 제 1 비교기; 및

상기 제 1 인에이블 신호가 입력될 때 상기 클럭 신호 중의 제 1 클럭 신호로서 기준 신호를 출력하는 제 1 클럭 게이팅 회로를 포함하는, 테스트 패턴 생성 회로.
제 15 항에 있어서,

상기 클럭 제어 회로는,

상기 클럭 신호 중의 상기 제 1 클럭 신호를 카운트하는 제 2 카운터;

상기 제 2 카운터의 출력을 상기 제어 신호의 값과 비교하며, 상기 제 2 카운터의 상기 출력과 상기 제어 신호의 상기 값이 매칭될 때 제 2 인에이블 신호를 출력하는 제 2 비교기; 및

상기 제 2 인에이블 신호가 입력될 때 상기 클럭 신호 중의 제 2 클럭 신호로서 상기 클럭 신호 중의 상기 제 1 클럭 신호를 출력하는 제 2 클럭 게이팅 회로를 더 포함하는, 테스트 패턴 생성 회로.
제 16 항에 있어서,

상기 클럭 신호 중의 하나의 클럭 신호 또는 테스트 클럭을 선택적으로 출력하는 선택기를 더 포함하는, 테스트 패턴 생성 회로.
제 14 항에 있어서,

상기 클럭 제어 회로는,

기준 클럭을 카운트하며, 카운트된 수가 소정의 수에 도달할 때 중지 신호를 출력하는 제 1 카운터;

기준 신호를 상기 클럭 신호 중의 하나의 클럭 신호로서 출력하며, 상기 중지 신호가 입력될 때 상기 기준 신호의 출력을 중지하는 제 1 클럭 게이팅 회로;

상기 클럭 신호 중의 상기 하나의 클럭 신호를 카운트하는 제 2 카운터;

상기 제 2 카운터의 출력을 상기 제어 신호의 값과 비교하며, 상기 제 2 카운터의 상기 출력과 상기 제어 신호의 상기 값이 매칭될 때 인에이블 신호를 출력하는 비교기; 및

상기 인에이블 신호가 입력될 때 상기 클럭 신호 중의 제 2 클럭 신호로서 상기 클럭 신호 중의 상기 하나의 클럭 신호를 출력하는 클럭 게이팅 회로를 포함하는, 테스트 패턴 생성 회로.
제 14 항에 있어서,

상기 클럭 신호를 수신하며, 각각이 제 2 제어 신호에 기초하는 타이밍에서 출력되는 복수의 제 2 클럭 신호를 출력하는 제 2 클럭 제어 회로; 및

동일한 초기값을 각각 가지며, 상기 제 2 클럭 신호 중의 대응하는 하나의 클럭 신호에 응답하여 개시값으로서 상기 초기값을 갖는 의사 난수를 각각 생성하는 복수의 제 2 의사 난수 생성 회로를 더 포함하는, 테스트 패턴 생성 회로.
제 19 항에 있어서,

상기 제 2 클럭 제어 회로는 상기 클럭 신호 중의 각각의 클럭 신호를 수신하는 복수의 클럭 게이팅 회로를 포함하는, 테스트 패턴 생성 회로.