TWI634480B

TWI634480B - 隨機數產生系統及其隨機數產生方法

Info

Publication number: TWI634480B
Application number: TW106135408A
Authority: TW
Inventors: 何文喬; 柳弼相
Original assignee: 華邦電子股份有限公司
Priority date: 2017-10-17
Filing date: 2017-10-17
Publication date: 2018-09-01
Also published as: TW201917563A

Abstract

隨機數產生系統及其隨機數產生方法。隨機數產生系統包括隨機數產生器、隨機遮罩電路、位元縮減邏輯電路及接收器。隨機數產生器提供隨機數列。隨機遮罩電路接收隨機數列以提供隨機數遮罩數列及隨機遮罩指示數列，其中隨機遮罩指示數列中為第一邏輯準位的位元對應隨機數遮罩數列中為高阻抗狀態的位元。位元縮減邏輯電路接收隨機數列及隨機遮罩指示數列，以提供比對金鑰。接收器接收隨機數遮罩數列，以提供驗証金鑰，其中驗証金鑰相同於比對金鑰。

Description

隨機數產生系統及其隨機數產生方法

本發明是有關於一種隨機數產生方式，且特別是有關於一種隨機數產生系統及其隨機數產生方法。

近年來，隨著電腦資訊科技的蓬勃發展，記憶體產品的使用越來越頻繁，而記憶體產品的資料安全問題也越來越受到重視。一般而言，記憶體產品會需要金鑰來對資料進行加解密，或者利用金鑰來確保外部的存取(如讀取、寫入、抹除)是否被准許。其中，上述金鑰可以是隨機數產生器所產生隨機數，而隨機數的不可預測性則影響了資料的安全性。如何提高隨機數的不可預測性(例如提高隨機數的位元數)，已是隨機數產生器在設計上的一重要課題。

本發明提供一種隨機數產生系統及其隨機數產生方法，可將隨機數產生器所產生的隨機數列進行處理，以提供位元可變化的金鑰，以提高金鑰的不可預測性。

本發明的隨機數產生系統，包括隨機數產生器、隨機遮罩電路、位元縮減邏輯電路及接收器。隨機數產生器用以提供具有n個位元的隨機數列，其中n為正整數。隨機遮罩電路耦接隨機數產生器以接收隨機數列，且接收金鑰請求信號，以提供具有n個位元的隨機數遮罩數列及隨機遮罩指示數列，其中隨機數遮罩數列的這些位元分別為第一邏輯準位、第二邏輯準位或高阻抗狀態，並且隨機遮罩指示數列中為第一邏輯準位的位元對應隨機數遮罩數列中為高阻抗狀態的位元。位元縮減邏輯電路耦接隨機數產生器及隨機遮罩電路以接收隨機數列及隨機遮罩指示數列，以提供比對金鑰，其中比對金鑰的位元數小於等於n。接收器耦接隨機遮罩電路以接收隨機數遮罩數列，以提供驗証金鑰，其中驗証金鑰相同於比對金鑰。

本發明的隨機數產生方法，包括下列步驟。透過隨機數產生器產生具有n個位元的隨機數列，其中n為正整數。透過隨機遮罩電路接收隨機數列及金鑰請求信號，以提供具有n個位元的隨機數遮罩數列及隨機遮罩指示數列，其中隨機數遮罩數列的這些位元分別為第一邏輯準位、第二邏輯準位或高阻抗狀態，並且隨機遮罩指示數列中為第一邏輯準位的位元對應隨機數遮罩數列中為高阻抗狀態的位元。透過位元縮減邏輯電路接收隨機數列及隨機遮罩指示數列，以提供比對金鑰，其中比對金鑰的位元數小於等於n。透過接收器接收隨機數遮罩數列，以提供驗証金鑰，其中驗証金鑰相同於比對金鑰。

基於上述，本發明隨機數產生系統及其隨機數產生方法，可將隨機數產生器所產生的隨機數列進行處理，以決定隨機數列中的位元是否保留，進而提供位元可變化的對比金鑰及驗証金鑰。藉此，可提高對比金鑰及驗証金鑰的不可預測性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

0‧‧‧第二邏輯準位

1‧‧‧第一邏輯準位

10‧‧‧系統端電路

11、21‧‧‧信號介面

20‧‧‧記憶體端電路

100‧‧‧隨機數產生系統

110‧‧‧隨機數產生器

120‧‧‧隨機遮罩電路

130‧‧‧位元縮減邏輯電路

140‧‧‧接收器

310‧‧‧時脈產生器

320‧‧‧計數器

330‧‧‧遮罩電路

510‧‧‧供電電路

520‧‧‧比較電路

530‧‧‧傳送電路

AND1‧‧‧及閘

CLK‧‧‧時脈信號

CMP1‧‧‧第一比較器

CMP2‧‧‧第二比較器

Comp1、Comp2‧‧‧比較結果

CTX‧‧‧計數值

En_mask‧‧‧遮罩致能信號

INT1‧‧‧第一反相器

INT2‧‧‧第二反相器

KA[m-1：0]‧‧‧驗証金鑰

KC[m-1：0]‧‧‧比對金鑰

NM1‧‧‧第一N型電晶體

NM2‧‧‧第二N型電晶體

PM1‧‧‧第一P型電晶體

PM2‧‧‧第二P型電晶體

QKX‧‧‧金鑰請求信號

R‧‧‧電阻

RM[n-1：0]‧‧‧隨機遮罩指示數列

RN[n-1：0]‧‧‧隨機數列

RNRM[n-1：0]‧‧‧隨機數遮罩數列

VDD‧‧‧系統高電壓

VSS‧‧‧系統低電壓

Z‧‧‧高阻抗狀態

S610、S620、S630、S640‧‧‧步驟

圖1為依據本發明一實施例的隨機數產生系統的系統示意圖。

圖2為依據本發明一實施例的隨機數產生系統的操作示意圖。

圖3為依據本發明一實施例的隨機遮罩電路的電路示意圖。

圖4為依據本發明一實施例的隨機遮罩電路的操作示意圖。

圖5為依據本發明一實施例的接收器的電路示意圖。

圖6為依據本發明一實施例的隨機數產生方法的流程圖。

請參照圖1，在本實施例中，隨機數產生系統100包括隨機數產生器110、隨機遮罩電路120、位元縮減邏輯電路130及接收器140，其中接收器140配置於系統端電路10，隨機數產生器110、隨機遮罩電路120及位元縮減邏輯電路130配置於記憶體端電路20。系統端電路10例如是處理器或處理器與記憶體之間的橋接晶片，記憶體端電路20例如是記憶體控制器，但本發明實施例不以此為限。

系統端電路10及記憶體端電路20透過各自的信號介面11及21而相互耦接，並且當系統端電路10要存取記憶體時，會傳送(或提供)金鑰請求信號QKX至記憶體端電路20，以取得通過認証所需要的驗証金鑰(如KA[m-1：0])。其中，金鑰請求信號QKX可透過信號介面11及21來傳送，但本發明實施例不以此為限。

當接收到金鑰請求信號QKX時，隨機數產生器110會提供具有n個位元的隨機數列RN[n-1：0]，其中n為大於0的正整數。隨機遮罩電路120耦接隨機數產生器110以接收隨機數列RN[n-1：0]。並且，當接收到金鑰請求信號QKX時，隨機遮罩電路120提供具有n個位元的隨機數遮罩數列RNRM[n-1：0]及隨機遮罩指示數列RM[n-1：0]。在此，隨機數遮罩數列RNRM[n-1：0]的所有位元分別為第一邏輯準位“1”、第二邏輯準位“0”或高阻抗狀態“Z”，並且，隨機遮罩指示數列RM[n-1：0]分別為第一邏輯準位“1”或第二邏輯準位“0”，其中隨機遮罩指示數列RM[n-1：0]中為第一邏輯準位“1”的位元對應隨機數遮罩數列RNRM[n-1：0]中為高阻抗狀態“Z”的位元。

位元縮減邏輯電路130耦接隨機數產生器110及隨機遮罩電路120以接收隨機數列RN[n-1：0]及隨機遮罩指示數列 RM[n-1：0]，以依據隨機遮罩指示數列RM[n-1：0]決定隨機數列RN[n-1：0]中的各位元是否保留，並且依據隨機數列RN[n-1：0]中保留的位元提供比對金鑰KC[m-1：0]，其中比對金鑰KC[m-1：0]的位元數小於等於n，亦即m為小於等於n的正整數。

接收器140耦接隨機遮罩電路120以接收隨機數遮罩數列RNRM[n-1：0]，以刪除隨機數遮罩數列RNRM[n-1：0]中為高阻抗狀態“Z”的位元，並且依據隨機數遮罩數列RNRM[n-1：0]中未刪除(即保留)的位元提供驗証金鑰KA[m-1：0]，其中驗証金鑰KA[m-1：0]相同於比對金鑰KC[m-1：0]。換言之，當隨機數遮罩數列RNRM[n-1：0]的各個位元為第一邏輯準位“1”或第二邏輯準位“0”時，則接收器140保留各個位元；當隨機數遮罩數列RNRM[n-1：0]的各個位元為高阻抗狀態“Z”時，則接收器140刪除(或丟棄)各個位元。

依據上述，由於驗証金鑰KA[m-1：0]的位元數是可變的，並且驗証金鑰KA[m-1：0]相同於比對金鑰KC[m-1：0]，因此可提高驗証金鑰KA[m-1：0]的不可預測性，並且可確保驗証的成功。

請參照圖1及圖2，在本實施例中，當金鑰請求信號QKX為致能時，隨機數產生器110提供具有5個位元的隨機數列RN[4：0]，其中隨機數列RN[4：0]假設為“10101”。同時，隨機遮罩電路120提供具有5個位元的隨機數遮罩數列RNRM[4：0]及隨機遮罩指示數列RM[4：0]，其中隨機遮罩指示數列RM[4：0]假設為“01001”，隨機數遮罩數列RNRM[4：0]則為“1Z10Z”。

進一步來說，隨機遮罩電路120會先產生隨機遮罩指示數列RM[4：0]。接著，隨機遮罩電路120會依據隨機遮罩指示數列RM[4：0]處理隨機數列RN[4：0]以產生隨機數遮罩數列RNRM[4：0]，亦即隨機數遮罩數列RNRM[4：0]是包含了隨機遮罩指示數列RM[4：0]及隨機數列RN[4：0]的資訊。換言之，隨機遮罩電路120會將隨機數列RN[4：0]中對應隨機遮罩指示數列RM[4：0]中為第一邏輯準位“1”的部分以高阻抗狀態“Z”來取代，因而產生具有第一邏輯準位“1”、第二邏輯準位“0”或高阻抗狀態“Z”的隨機數遮罩數列RNRM[4：0]，使得隨機遮罩指示數列RM[4：0]及隨機數列RN[4：0]的資訊可透過一組數列來傳送。藉此，系統端電路10及記憶體端電路20的信號介面11及21的接腳及信號接收方式可不須改變。

在接收到隨機數列RN[4：0]及隨機遮罩指示數列RM[4：0]後，位元縮減邏輯電路130會依據隨機遮罩指示數列RM[4：0]處理隨機數列RN[4：0]以產生比對金鑰KC[2：0]。進一步來說，當隨機遮罩指示數列RM[4：0]的各個位元為第一邏輯準位“1”時，則位元縮減邏輯電路130刪除(或丟棄)隨機數列RN[4：0]中對應的位元；當隨機遮罩指示數列RM[4：0]的各個位元為第二邏輯準位“0”時，則位元縮減邏輯電路130保留隨機數列RN[4：0]中對應的位元。接著，位元縮減邏輯電路130會輸出隨機數列RN[4：0]中保留的位元以作為比對金鑰KC[2：0]。由於隨機遮罩指示數列RM[4：0]具有兩個第一邏輯準位“1”的位元，因此位元縮減邏輯電路130會產生具有3個位元的比對金鑰KC[2：0](亦即“110”)，亦即比對金鑰KC[2：0]由隨機數列RN[4：0]中保留的這些位元所構成。

在接收到隨機數遮罩數列RNRM[4：0]後，接收器140會依據隨機數遮罩數列RNRM[4：0]提供驗証金鑰KA[2：0]。進一步來說，接收器140會刪除(或丟棄)隨機數遮罩數列RNRM[4：0]中為高阻抗狀態“Z”的位元，並且保留隨機數遮罩數列RNRM[4：0]中為為第一邏輯準位“1”或第二邏輯準位“0”的位元。接著，接收器140會輸出隨機數遮罩數列RNRM[4：0]中保留的位元以作為驗証金鑰KA[2：0]。由於隨機數遮罩數列RNRM[4：0]具有兩個高阻抗狀態“Z”的位元，因此位元縮減邏輯電路130會產生具有3個位元的驗証金鑰KA[2：0](亦即“110”)，亦即驗証金鑰KA[2：0]由隨機數遮罩數列隨機數遮罩數列RNRM[4：0]中所保留的這些位元所構成。

請參照圖1及圖3，在本實施例中，隨機遮罩電路120包括時脈產生器310、計數器320及遮罩電路330。時脈產生器310用以產生時脈信號CLK，其中時脈產生器310的運作與隨機數產生器110的運作無關。計數器320接收時脈信號CLK及金鑰請求信號QKX，以進行循環計數，並且反應於金鑰請求信號QKX提供隨機遮罩指示數列RM[n-1：0]。遮罩電路330耦接計數器320以接收隨機遮罩指示數列RM[n-1：0]，並且接收隨機數列RN[n-1：0]，其中遮罩電路330依據隨機遮罩指示數列RM[n-1：0]處理隨機數列RN[n-1：0]，以提供隨機數遮罩數列RNRM[n-1：0]。

遮罩電路330包括第一反相器INT1、第二反相器INT2、第一P型電晶體PM1、第二P型電晶體PM2、第一N型電晶體NM1、以及第二N型電晶體NM2。第一反相器INT1具有接收隨機數列RN[n-1：0]的輸入端、以及輸出端。第二反相器INT2具有接收隨機遮罩指示數列RM[n-1：0]的輸入端、以及輸出端。

第一P型電晶體PM1具有接收系統高電壓VDD的第一端、接收隨機遮罩指示數列RM[n-1：0]的控制端、以及第二端。第二P型電晶體PM2具有耦接第一P型電晶體PM1的第二端的第一端、耦接第一反相器INT1的輸出端的控制端、以及提供隨機數遮罩數列隨機數遮罩數列RNRM[n-1：0]的第二端。

第一N型電晶體NM1具有耦接第二P型電晶體PM2的第二端的第一端、耦接第一反相器INT1的輸出端的控制端、以及第二端。第二N型電晶體NM2具有耦接第一N型電晶體NM1的第二端的第一端、耦接第二反相器INT2的輸出端的控制端、以及接收系統低電壓VSS的第二端。

依據上述，當隨機遮罩指示數列RM[n-1：0]的各個位元為第一邏輯準位“1”(例如為系統高電壓VDD)時，第一P型電晶體PM1、以及第二N型電晶體NM2呈現截止，使得遮罩電路330的輸出端(亦即第二P型電晶體PM2的第二端)呈現浮接，亦即隨機數遮罩數列RNRM[n-1：0]中對應的位元會呈現高阻抗狀態“Z”；當隨機遮罩指示數列RM[n-1：0]的各個位元為第一邏輯準位“0”(例如為系統低電壓VSS)時，第一P型電晶體PM1、以及第二 N型電晶體NM2呈現導通，使得第一P型電晶體PM1、第二P型電晶體PM2、第一N型電晶體NM1、以及第二N型電晶體NM2的操作如同反相器，進而隨機數遮罩數列RNRM[n-1：0]中對應的位元的邏輯準位(如第一邏輯準位“1”或第二邏輯準位“0”)相同於隨機數列RN[n-1：0]中對應的位元的邏輯準位(如第一邏輯準位“1”或第二邏輯準位“0”)。

請參照圖3及圖4，在本實施例中，在本實施例中，計數器320是以5位元的計數器為例，亦即計數器520的計數值CTX可由“00000”計數到“11111”並且不斷的重覆。接著，當金鑰請求信號QKX禁能(例如為系統低電壓VSS)時，計數器320則不輸出計數值CTX；當金鑰請求信號QKX致能(例如為系統高電壓VDD)時，計數器320則當下的計數結果CTX的數值“01001”提供以作為隨機遮罩指示數列RM[4：0]。

接著，遮罩電路330依據隨機遮罩指示數列RM[4：0](亦即“01001”)處理隨機數列RN[4：0](亦即“10101”)，以提供隨機數遮罩數列RNRM[4：0](亦即“1Z10Z”)。依據上述，隨機遮罩指示數列RM[4：0]的狀態是取決於計數器320接收金鑰請求信號QKX的時間點，亦即不同的時間點產生不同的隨機遮罩指示數列RM[4：0]，並且，類似地，隨機數遮罩數列RNRM[4：0]的位元中為高阻抗狀態“Z”的數目取決於計數器320接收金鑰請求信號QKX的時間點，亦即不同的時間點產生不同數目的為高阻抗狀態“Z”的位元。

請參照圖1及圖5，在本實施例中，接收器140包括供電電路510、比較電路520及傳送電路530。供電電路510接收隨機數遮罩數列RNRM[n-1：0]，以在隨機數遮罩數列RNRM[n-1：0]的各個位元為高阻抗狀態“Z”時提供參考邏輯準位(例如1/2VDD)，並且在隨機數遮罩數列隨機數遮罩數列RNRM[n-1：0]的各個位元為第一邏輯準位“1”(例如為系統高電壓VDD)或第二邏輯準位“0”(例如為系統低電壓VSS)時，直接提供第一邏輯準位“1”或第二邏輯準位“0”，其中參考邏輯準位是設定位於第一邏輯準位“1”與第二邏輯準位“0”之間。

比較電路520耦接供電電路510，以接收供電電路510所提供的邏輯準位(亦即參考邏輯準位、第一邏輯準位“1”或第二邏輯準位“0”)，並且依據供電電路510所提供的邏輯準位提供遮罩致能信號En_mask。進一步來說，當供電電路510提供參考邏輯準位時，輸出具有第一邏輯準位“1”的遮罩致能信號En_mask，當供電電路510提供第一邏輯準位“1”或第二邏輯準位“0”時，輸出具有第二邏輯準位“0”的遮罩致能信號En_mask。

傳送電路530耦接比較電路520以接收遮罩致能信號En_mask，並且接收隨機數遮罩數列RNRM[n-1：0]，以提供驗証金鑰KA[m-1：0]。進一步來說，當遮罩致能信號En_mask為第一邏輯準位“1”時，傳送電路530阻擋隨機數遮罩數列RNRM[n-1：0]；當遮罩致能信號En_mask為第二邏輯準位“0”時，傳送電路530直接輸出隨機數遮罩數列RNRM[n-1：0]。

在本實施例中，供電電路510包括電阻R，電阻R耦接於參考邏輯準位(例如1/2VDD)與隨機數遮罩數列RNRM[n-1：0]之間。並且，當隨機數遮罩數列RNRM[n-1：0]的各位元為高阻抗狀態“Z”時，電阻R的跨壓約為0，因此參考邏輯準位(例如1/2VDD)會提供至比較電路520；當隨機數遮罩數列RNRM[n-1：0]的各位元為第一邏輯準位“1”(例如為系統高電壓VDD)或第二邏輯準位“0”(例如為系統低電壓VSS)時，則電阻R會產生跨壓，以致於第一邏輯準位“1”及第二邏輯準位“0”會直接傳送至比較電路520。

在本實施例中，比較電路520包括第一比較器CMP1、第二比較器CMP2及及閘AND1。第一比較器CMP1包括接收高臨界準位(例如為2/3VDD)的正輸入端、耦接供電電路510的負輸入端及提供比較結果Comp1的輸出端。第二比較器CMP2包括耦接供電電路510的正輸入端、接收低臨界準位(例如為1/4VDD)的負輸入端及提供比較結果Comp2的輸出端。及閘AND1耦接第一比較器CMP1的輸出端及第二比較器CMP2的輸出端，以接收比較結果Comp1及Comp2，並且比較結果Comp1及Comp2依據提供遮罩致能信號En_mask。其中，高臨界準位是設定為位於第一邏輯準位“1”(例如為系統高電壓VDD)與參考邏輯準位(例如1/2VDD)之間，低臨界準位是設定為位於第二邏輯準位(例如為系統低電壓VSS)與參考邏輯準位(例如1/2VDD)之間。

進一步來說，當隨機數遮罩數列RNRM[n-1：0]的各位元為高阻抗狀態“Z”時，供電電路510輸出參考邏輯準位(例如1/2VDD)，比較結果Comp1及Comp2皆為第一邏輯準位“1”(例如為系統高電壓VDD)，因此遮罩致能信號En_mask會為第一邏輯準位“1”(例如為系統高電壓VDD)。此時，傳送電路530阻擋隨機數遮罩數列RNRM[n-1：0]中對應的位元。

當隨機數遮罩數列RNRM[n-1：0]的各位元為第一邏輯準位“1”(例如為系統高電壓VDD)或第二邏輯準位“0”(例如為系統低電壓VSS)時，則比較結果Comp1及Comp2的其中之一為第二邏輯準位“0”(例如為系統低電壓VSS)，因此遮罩致能信號En_mask會為第二邏輯準位“0”(例如為系統高電壓VSS)。此時，傳送電路530直接傳送隨機數遮罩數列RNRM[n-1：0]中對應的位元。

請參照圖6，請參照圖6，在本實施例中，隨機數產生方法包括下列步驟。在步驟S610中，會透過隨機數產生器產生具有n個位元的隨機數列，其中n為正整數。在步驟S620中，透過隨機遮罩電路接收隨機數列及金鑰請求信號，以提供具有n個位元的隨機數遮罩數列及隨機遮罩指示數列，其中隨機數遮罩數列的這些位元分別為第一邏輯準位、第二邏輯準位或高阻抗狀態，並且隨機遮罩指示數列中為第一邏輯準位的位元對應隨機數遮罩數列中為高阻抗狀態的位元。在步驟S630中，會透過位元縮減邏輯電路接收隨機數列及隨機遮罩指示數列，以提供比對金鑰，其中比對金鑰的位元數小於等於n。在步驟S640中，會透過接收器接收隨機數遮罩數列，以提供驗証金鑰，其中驗証金鑰相同於比對金鑰。

其中，上述步驟S610、S620、S630、S640及順序為用以說明，本發明實施例不以此為限。並且，上述步驟S610、S620、S630、S640的細節可參照圖1至圖5實施例所示，在此則不再贅述。

綜上所述，本發明隨機數產生系統及其隨機數產生方法，可將隨機數產生器所產生的隨機數列進行處理，以決定隨機數列中的位元是否保留，進而提供位元可變化的對比金鑰及驗証金鑰。藉此，可提高對比金鑰及驗証金鑰的不可預測性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims

一種隨機數產生系統，包括：一隨機數產生器，用以提供具有n個位元的一隨機數列，其中n為一正整數；一隨機遮罩電路，耦接該隨機數產生器以接收該隨機數列，且接收一金鑰請求信號，以提供具有n個位元的一隨機數遮罩數列及一隨機遮罩指示數列，其中該隨機數遮罩數列的該些位元分別為一第一邏輯準位、一第二邏輯準位或一高阻抗狀態，並且該隨機遮罩指示數列中為該第一邏輯準位的位元對應該隨機數遮罩數列中為該高阻抗狀態的位元；一位元縮減邏輯電路，耦接該隨機數產生器及該隨機遮罩電路以接收該隨機數列及該隨機遮罩指示數列，以提供一比對金鑰，其中該比對金鑰的位元數小於等於n；以及一接收器，耦接該隨機遮罩電路以接收該隨機數遮罩數列，以提供一驗証金鑰，其中該驗証金鑰相同於該比對金鑰。
如申請專利範圍第1項所述的隨機數產生系統，其中該隨機數遮罩數列的該些位元中為該高阻抗狀態的數目取決於接收該金鑰請求信號的一時間點。
如申請專利範圍第1項所述的隨機數產生系統，其中該隨機遮罩電路包括：一時脈產生器，用以產生一時脈信號，其中該時脈產生器的運作與該隨機數產生器的運作無關；以及一計數器，接收該時脈信號及該金鑰請求信號，以進行循環計數，並且反應於該金鑰請求信號提供該隨機遮罩指示數列；以及一遮罩電路，耦接該計數器以接收該隨機遮罩指示數列，並且接收該隨機數列，其中該遮罩電路依據該隨機遮罩指示數列處理該隨機數列，以提供該隨機數遮罩數列。
如申請專利範圍第3項所述的隨機數產生系統，其中該遮罩電路包括：一第一反相器，具有接收該隨機數列的一輸入端及一輸出端；一第二反相器，具有接收該隨機遮罩指示數列的一輸入端及一輸出端；一第一P型電晶體，具有接收一系統高電壓的一第一端、接收該隨機遮罩指示數列的一控制端、以及一第二端；一第二P型電晶體，具有耦接該第一P型電晶體的該第二端的一第一端、耦接該第一反相器的該輸出端的一控制端、以及提供該隨機數遮罩數列的一第二端；一第一N型電晶體，具有耦接該第二P型電晶體的該第二端的一第一端、耦接該第一反相器的該輸出端的一控制端、以及一第二端；以及一第二N型電晶體，具有耦接該第一N型電晶體的該第二端的一第一端、耦接該第二反相器的該輸出端的一控制端、以及接收一系統低電壓的一第二端。
如申請專利範圍第1項所述的隨機數產生系統，其中該接收器包括：一供電電路，接收該隨機數遮罩數列，以在該隨機數遮罩數列的各該些位元為該高阻抗狀態時提供一參考邏輯準位，在該隨機數遮罩數列的各該些位元為該第一邏輯準位或該第二邏輯準位時直接提供該第一邏輯準位或該第二邏輯準位，其中該參考邏輯準位位於該第一邏輯準位與該第二邏輯準位之間；一比較電路，耦接該供電電路，以提供一遮罩致能信號，當該供電電路提供該參考邏輯準位時，輸出具有該第一邏輯準位的該遮罩致能信號，當該供電電路提供該第一邏輯準位或該第二邏輯準位時，輸出具有該第二邏輯準位的該遮罩致能信號；以及一傳送電路，耦接該比較電路以接收該遮罩致能信號，並且接收該隨機數遮罩數列，以提供該驗証金鑰，當該遮罩致能信號為該第一邏輯準位時，該傳送電路阻擋該隨機數遮罩數列，當該遮罩致能信號為該第二邏輯準位時，該傳送電路直接輸出該該隨機數遮罩數列。
如申請專利範圍第5項所述的隨機數產生系統，其中該供電電路包括一電阻，耦接於該參考邏輯準位與該隨機數遮罩數列之間。
如申請專利範圍第5項所述的隨機數產生系統，其中該比較電路包括：一第一比較器，包括接收一高臨界準位的一正輸入端、耦接該供電電路的一負輸入端及一輸出端；一第二比較器，包括耦接該供電電路的一正輸入端、接收一低臨界準位的一負輸入端及一輸出端；以及一及閘，耦接該第一比較器的該輸出端及該第二比較器的該輸出端，以提供該遮罩致能信號。
如申請專利範圍第7項所述的隨機數產生系統，其中該高臨界準位位於該第一邏輯準位與該參考邏輯準位之間，該低臨界準位位於該第二邏輯準位與該參考邏輯準位之間。
如申請專利範圍第1項所述的隨機數產生系統，其中該隨機數產生器、該隨機遮罩電路及該位元縮減邏輯電路配置於一記憶體端電路，該接收器配置於一系統端電路。
一種隨機數產生方法，包括：透過一隨機數產生器產生具有n個位元的一隨機數列，其中n為一正整數；透過一隨機遮罩電路接收該隨機數列及一金鑰請求信號，以提供具有n個位元的一隨機數遮罩數列及一隨機遮罩指示數列，其中該隨機數遮罩數列的該些位元分別為一第一邏輯準位、一第二邏輯準位或一高阻抗狀態，並且該隨機遮罩指示數列中為該第一邏輯準位的位元對應該隨機數遮罩數列中為該高阻抗狀態的位元；透過一位元縮減邏輯電路接收該隨機數列及該隨機遮罩指示數列，以提供一比對金鑰，其中該比對金鑰的位元數小於等於n；以及透過一接收器接收該隨機數遮罩數列，以提供一驗証金鑰，其中該驗証金鑰相同於該比對金鑰。
如申請專利範圍第10項所述的隨機數產生方法，其中該隨機數遮罩數列的該些位元中為該高阻抗狀態的數目取決於接收該金鑰請求信號的一時間點。
如申請專利範圍第10項所述的隨機數產生方法，其中產生該驗証金鑰的步驟包括：當該隨機數遮罩數列的各該些位元為該第一邏輯準位或該第二邏輯準位時，則該接收器保留各該些位元；以及當該隨機數遮罩數列的各該些位元為該高阻抗狀態時，則該接收器刪除各該些位元；其中該驗証金鑰由該隨機數遮罩數列中所保留的該些位元所構成。
如申請專利範圍第10項所述的隨機數產生方法，其中產生該比對金鑰的步驟包括：當該隨機遮罩指示數列的各該些位元為該第一邏輯準位時，則該位元縮減邏輯電路刪除該隨機數列中對應的位元；以及當該隨機遮罩指示數列的各該些位元為該第二邏輯準位時，則該位元縮減邏輯電路保留該隨機數列中對應的位元；其中該比對金鑰由該隨機數列中保留的該些位元所構成。