KR20080069593A - 광전 반도체 칩 - Google Patents

Abstract

본 발명은 구동 중에 자체의 전면측(7)으로부터 전자기 라디에이션을 방출하는 광전 반도체 칩을 개시하는 데, 상기 광전 반도체 칩은 전자기 라디에이션을 생성하는 데 적합한 활성 영역(4)을 가진 반도체 층 시퀀스(1) 및 상기 반도체 층 시퀀스 상에 형성되고 스스로를 지탱하며 도전성이 있는 기계적 지지층(10)을 포함한다. 여기서 상기 지지층은 상기 반도체 층 시퀀스(1)를 기계적으로 지지하고, 상기 반도체 칩의 라디에이션에 대해 투과성을 가진다.

반도체 칩, 반도체 층 시퀀스, 지지층, TCO, 전류 확대층

Description

광전 반도체 칩{OPTOELECTRONIC SEMICONDUCTOR CHIP}

본 발명은 광전 반도체 칩에 관한 것이다.

유럽 특허 EP 0 905 797 A2에 개시된 광 방출성 반도체 칩은 성장 기판상에 에피택시얼 성장한 반도체 층 시퀀스(layer sequence)를 가진다. 일반적으로, 성장 기판은 층 스택(layer stack)의 내부에서 발생하는 전자기 라디에이션의 일부를 흡수하기 때문에, 상기 특허 EP 0 905 797 A2에서는, 별도의 접합 수단을 이용하여 에피택시얼 층 스택이 별도의 캐리어 몸체에 고정되도록 하고, 성장 기판을 분리하는 것을 제안하고 있다. 여기서 기재된 바로는, 별도의 접합 수단을 이용하여, 반도체 층 시퀀스와 별도의 캐리어 몸체가 결합하고 성장 기판이 분리되는 것은 비교적 고 비용의 공정 단계가 요구되며, 또한 반도체 층 시퀀스가 손상받을 수 있는 위험이 있다.

본 발명의 과제는 간단한 방법으로 제조한 광전 반도체 칩이 보다 양호한 라디에이션 방출량을 가지도록 하는 것에 있다.

상기 과제는 청구범위 제1항의 특징을 가진 광전 반도체 칩을 통해 해결된다.

상기 반도체 칩의 바람직한 실시예들은 종속 청구항들인 제2항 내지 제18항에 기재된다.

본 발명에 따른 광전 반도체 칩은 자체의 전면측으로부터 전자기 라디에이션을 방출하는데, 특히:

- 전자기 라디에이션을 생성하는 데 적합한 활성 영역을 가진 반도체 층 시퀀스; 및

- 반도체 층 시퀀스 상에 형성되고, 스스로를 지탱하며 도전성을 가진 지지 층을 포함하며, 상기 지지 기판은 반도체 층 시퀀스를 기계적으로 지지하고, 반도체 칩의 라디에이션에 대해 투과성을 가진다.

종래 기술에 따른 반도체 칩과 달리, 특허 청구 범위 1항의 특징을 가진 반도체 칩은 반도체 층 시퀀스와 별도로 제조된 캐리어 몸체 및 성장 기판상에서 반도체 층 시퀀스의 기계적인 안정화가 생략된다는 장점이 있다. 그 대신, 도전성을 가지고, 스스로를 지탱하는 즉 또 다른 보조 수단 없이도 기계적으로 안정된 지지층이 반도체 층 시퀀스 상에 형성되고, 상기 지지층은 반도체 칩의 라디에이션에 대해 투과성을 가진다. 이러한 지지층은 별도로 제조된 캐리어 몸체의 맞은 편에서 매우 간단한 방법으로 반도체 층 시퀀스 상에 배치되어, 반도체 칩의 제조는 예컨대 유럽 특허 EP 0 905 797 A2의 박막-반도체 칩에 비해 더 간단하게 수행될 수 있다.

지지층이 도전성을 가지기 때문에, 반도체 칩은 예컨대 도전성 접착제 또는 땜납을 이용하여 상기 지지층 위에 전기적으로 접촉될 수 있다.

지지층은 반도체 칩의 라디에이션에 대해 투과성을 가지도록 형성되기 때문에, 바람직하게는 상기 지지층은 구동 중에 반도체 층 시퀀스에서 발생하는 라디에이션을 전혀 흡수하지 않거나 아주 적은 양만을 흡수한다. 이러한 점은, 예컨대 성장 기판과 같이 흡수 기능을 가진 기판을 포함한 반도체 칩에 비해, 반도체 칩의 라디에이션 방출량이 증가하도록 한다.

특히 바람직한 실시예에 따르면, 지지층은 상기 반도체 칩의 전면측과 반대 방향에 위치한 반도체 층 시퀀스의 후측 위에 또는 그에 인접하여 배치되는데, 반도체 층 시퀀스는 연속적인 공정 단계를 거쳐 제조될 수 있기 때문이다.

그러나, 지지층이 반도체 층 시퀀스에 배치되어, 상기 지지층의 두 개의 측에 반도체 층 시퀀스의 반도체 층들이 인접하는 것도 고려할 수 있다. 단, 반도체 층 시퀀스의 활성 영역은 바람직하게는 반도체 칩의 전면측과 지지층 사이에 구비되는데, 이러한 경우, 반도체 칩의 전면측으로 진행하는 라디에이션이 투과하는 물질의 두께가 작아진다.

특히 바람직하게는, 지지층은 반도체 층 시퀀스보다 작은 굴절률을 가진다. 반도체 층 시퀀스의 굴절률은 반도체 층 시퀀스 상부에서 산출되는 값으로 이해해야 할지는 미정이다. 반도체 층 시퀀스의 라디에이션을 발생시키는 활성 영역이 지지층과 반도체 칩의 전면측 사이에 배치된다면, 지지층/반도체 층 시퀀스의 경계면에서 만나는 활성 영역의 일부의 전자기 라디에이션은 반도체 층 시퀀스에 이미 재반사되어, 지지층으로 진입하지 않게 할 수 있다. 일반적으로, 종래에 광전 반도체 칩을 위해 사용된 물질들보다 현저히 낮은 굴절률을 포함하는 물질들은 예컨대 투명 전도성 산화물이 있으며, 이에 대해서 이하에서 더욱 상세하게 설명된다.

바람직한 실시예에 따르면, 반도체 칩의 반도체 층 시퀀스는 에피택시얼 성장을 한다.

바람직하게는, 반도체 칩의 활성 영역은 라디에이션을 발생시키기 위해 pn-접합부, 더블 이종 구조, 단일 양자 우물 구조 또는 다중 양자 우물 구조를 포함한다. "양자 우물 구조"란 명칭은 여기서 양자 우물 구조의 차원성에 대해 제시하지는 않는다. 상기 명칭은 양자 우물, 양자선, 양자점 및 상기 구조들의 각 조합을 포괄한다.

예컨대 반도체 층 시퀀스는 Ⅲ/Ⅴ-화합물 반도체 물질을 기반으로 하는데, 예컨대 질화물-화합물 반도체 물질, 인화물-화합물 반도체 물질 또는 비화물-화합물 반도체 물질이 그러하다.

앞서 "질화물-화합물 반도체 물질을 기반으로 한다"는 말은, 반도체 층 시퀀스의 적어도 일부는 질화물/Ⅲ-화합물 반도체 물질을 포함하고, 바람직하게는 Al_nGa_mIn_{1 -n- m}N 이며, 이 때 0≤n≤1, 0≤m≤1, n+m≤1에 해당한다는 것이다. 이 때, 상기 물질은 상기 수식에 따른 수학적으로 정확한 구성을 가질 필요는 없다. 오히려, Al_nGa_mIn_{1 -n- m}N-물질의 물리적 특성을 실질적으로 변화시키지 않는 단일 또는 다수의 도핑 성분 및 추가적인 구성 요소가 포함될 수 있다. 그러나, 결정 격자의 실질적인 구성 요소들(Al, Ga, In, N)은, 비록 이들이 부분적으로 미량의 또 다른 성분으로 대체될 수 있다고 하더라도 위의 수식을 따르는 것이 간단하다.

이와 마찬가지로, 앞서 "인화물-화합물 반도체 물질을 기반으로 한다"는 말은, 반도체 층 시퀀스의 적어도 일부는 인화물/Ⅲ-화합물 반도체 물질을 포함하고, 바람직하게는 Al_nGa_mIn_{1 -n- m}P 이며, 이 때 0≤n≤1, 0≤m≤1, n+m≤1에 해당한다는 것이다. 이 때, 상기 물질은 상기 수식에 따른 수학적으로 정확한 구성을 가질 필요는 없다. 오히려, Al_nGa_mIn_{1 -n- m}P-물질의 물리적 특성을 실질적으로 변화시키지 않는 단일 또는 다수의 도핑 성분 및 추가적인 구성 요소가 포함될 수 있다. 그러나, 결정 격자의 실질적 구성 요소들(Al, Ga, In, P)은, 비록 이들이 부분적으로 미량의 또 다른 성분이 대체될 수 있다고 하더라도 상기의 수식을 포함하는 것이 간단하다.

"질화물-화합물 반도체 물질을 기반으로 한다" 및 "인화물-화합물 반도체 물질을 기반으로 한다"는 것과 마찬가지로, "비화물-화합물 반도체 물질을 기반으로 한다"는 말은, 반도체 층 시퀀스의 적어도 일부는 비화물/Ⅲ-화합물 반도체 물질을 포함하고, 바람직하게는 Al_nGa_mIn_{1 -n- m}As 이며, 이 때 0≤n≤1, 0≤m≤1, n+m≤1에 해당한다는 것이다. 또한, 상기 물질은 상기 수식에 따른 수학적으로 정확한 구성을 포함하지 않아도 된다. 오히려, Al_nGa_mIn_{1 -n- m}As-물질의 특정한 물리적 특성을 실질적으로 변화시키지 않는 단일 또는 다중 도핑 성분 및 추가적인 구성 요소가 포함될 수 있다. 그러나, 결정 격자의 실질적 구성 요소(Al, Ga, In, As)들은 비록 이들이 부분적으로 미량의 또 다른 성분이 대체될 수 있다고 하더라도 상기의 수식을 포함하는 것이 역시 간단하다.

특히 바람직한 실시예에 따르면, 지지층은 투명 전도성 산화물("transparent conductive oxide", 약어로 TCO) 그룹의 물질을 포함한다. 상기 물질은, 그 명칭에서 알 수 있듯이, 도전성을 가지고, 전자기 라디에이션 특히 가시 광에 대해 투과성을 가진다.

일반적으로, 투명 전도성 산화물은 금속 산화물이며 예컨대 산화 아연, 산화 주석, 카드뮴 산화물, 티탄 산화물, 인듐 산화물 또는 인듐 산화 주석(ITO)이 그러하다. 예컨대 ZnO, SnO 또는 In₂O₃과 같은 이원(binary) 금속 산소 화합물 외에, Zn₂SnO₄, CdSnO₃, ZnSnO₃, MgIn₂O₄, GaInO₃, Zn₂In₂O₅, In₄Sn₃O₁₂과 같은 삼원(ternary) 금속 산소 화합물 또는 서로 다른 투명 전도성 산화물의 혼합물이 TCOs 그룹에 속한다. 또한 상기 TCOs는 반드시 화확량론적 구성에 상응할 필요는 없으며, p- 도핑 또는 n- 도핑될 수 있다.

일 실시예에 따르면, TCO를 포함한 지지층은 증착 방법 또는 코팅 방법으로 인해, 예컨대 에피택시얼 공정을 이용하고, 스퍼터링 또는 Sol-Gel-공정을 통해 적층될 수 있다.

바람직하게는, 지지층은 반도체 칩의 기계적으로 확실한 안정성을 위해 요구되는 것보다 두꺼운 두께로는 형성되지 않는데, 이는 한편으로는 반도체 칩의 제조에 있어서 공정 시간을 줄여주고 다른 한편으로는 반도체 칩을 가능한한 얇게 형성할 수 있도록 하기 위함이다.

바람직하게는, 지지층의 두께는 한계값을 포함하여 50 ㎛과 100 ㎛사이의 값이다.

바람직한 실시예에 따르면, 반도체 층 시퀀스와 지지층 사이에 TCO를 포함한 TCO-접촉층이 배치된다. 이러한 경우, 반도체 층 시퀀스와 지지층 사이의 전기적 접촉이 보다 잘 수행될 수 있다. 특히 지지층 또한 TCOs 그룹의 물질을 포함한다. 반도체 층 시퀀스와 지지층 사이의 보다 양호한 전기적 접촉은 저항성(ohmic) 전류-전압-특성을 포함한다. TCO-접촉층은 실질적으로 지지층보다 얇게 형성되는 것이 바람직하다. 바람직하게는, TCO-접촉층의 두께는 지지층의 두께보다 1 내지 2 자릿수(order of magnitude) 만큼 더 얇고, 더 바람직하게는 1 과 5 ㎛ 사이값이다. TCO-접촉층 뿐만 아니라 지지층도 TCO-물질을 포함하는 경우라면, 상기 TCO-물질은 서로 동일해야 하고, 동일한 방법으로 적층되어야 한다. TCO-물질들은 자체가 가진 소기의 기능을 고려하여 경우에 따라 맞추어질 수 있다.

또 다른 바람직한 실시예에 따르면, 반도체 층 시퀀스의 활성 영역과 반도체 칩의 후측 사이에, 더 바람직하게는 반도체 층 시퀀스와 지지층 사이에 반도체 칩의 라디에이션을 반사하는 반사층이 배치된다. 이 때 반도체 칩의 후측은 그것의 전면측과 서로 등지고 있다. 상기 반사층을 이용하여, 반도체 층 시퀀스로부터 지지층을 향해 방출되는 전자기 라디에이션은 보다 양호하게 반도체 층 시퀀스에 재반사된다. 이를 통해 반도체 칩의 라디에이션 방출량이 더 양호해질 수 있다.

여기서 반사층은 다수의 층들로 구조화되거나 또는 예컨대 일부의 면에서 내지는 측 방향으로 구조화되어 형성될 수 있다.

특히 바람직하게는, 반사층으로 분포-브래그-리플렉터-미러(distributed-bragg-reflektor-mirror, 약어로 "DBR-미러")가 대체된다. DBR-미러는 굴절률이 교대로 높거나 낮은 일련의 층들을 포함한다. DBR-미러는 특히 자체의 표면에 대해 수직으로 입사되는 라디에이션을 반사한다. 지지층이 그에 인접한 반도체 층 시퀀스보다 낮은 굴절률을 가진다면, 반도체 물질/지지층의 경계면에 대해 비스듬하게 입사되는 라디에이션은 일반적으로 상기 경계면으로 반사된다. 반면 상기 경계면에 대해 수직으로 입사되는 라디에이션은 지지층을 투과하여 진입하므로, 반도체 칩의 방사 세기(radiant power)에 기여하지 않는다. 따라서, DBR-미러는 반도체 층 시퀀스의 활성 영역과 지지층 사이에서 반도체 칩의 라디에이션 방출량을 증가시키는 데 특히 적합하다.

반도체 층 시퀀스의 활성 영역과 지지층 사이의 반사층에 대해 대안적으로 또는 추가적으로, 반도체 칩의 후측은 바람직하게는 금속층을 포함한다. 상기 금속층은, 한편으로는, 위에 기재된 반도체 층 시퀀스의 활성 영역과 지지층 사이의 반사층과 마찬가지로 라디에이션을 반도체 칩의 전면측으로 유도하여 라디에이션 방출량을 증가시킨다. 다른 한편으로는, 금속층은 일반적으로 반도체 칩의 후측이 도전성 접착제 또는 땜납층과 전기적으로 양호하게 접촉하도록 하는데, 상기 접착제 또는 땜납층은 반도체 칩을 추후의 단계에서 하우징 또는 회로 기판에 실장하기 위해 자주 사용된다.

또한 바람직하게는, 반도체 칩의 전면측은 거칠기화 된다. 반도체 칩의 전면측을 거칠게 하는 것은 반도체 칩의 표면에서 라디에이션의 다중 반사를 감소시켜서, 보다 양호하게 라디에이션이 출력되도록 기여한다. 또한, 보다 효율적인 라디에이션 출력을 위해 반도체 칩의 전면측에 또 다른 구조물이 고려될 수 있는데, 예컨대 주기(periodic) 구조물이 그러하다. 주기 구조물는 측 방향 규격이 반도체 칩으로부터 방출되는 라디에이션의 파장과 동일하거나 작은 구성 요소를 가진다.

바람직하게는, 반도체 칩은 전류 확대층을 포함하고, 상기 전류 확대층은 반도체 층 시퀀스의 상기 반도체 칩의 전면측을 향한 측에 적층되고, TCOs 그룹의 물질을 함유한다. 바람직하게는, 전류 확대층은, 전면측에서 반도체 칩쪽으로만 설정된 전류가 측 방향으로 반도체 층 시퀀스 및 특히 그것의 라디에이션 발생 활성 영역으로 가능한한 동일한 양으로 분배되도록 유도한다. 이는, 동일한 상태의 전류일 때, 라디에이션 발생량을 증가시키고, 반도체 칩의 보다 균일한 방사 특성을 유도한다. 또한, TCO로 구성된 전류 확대층은 바람직하게는 반도체 물질의 전류 확대층보다 현저히 얇게 형성된다. 그 외에도, TCO로 구성된 전류 확대층은 반도체 칩의 라디에이션에 대해 더 많은 흡수 계수를 가진 물질을 포함한 전류 확대층과 비교할 때 현저히 적은 라디에이션만을 흡수한다.

바람직한 실시예에 따르면, 반도체 칩의 전면측의 전기적 접촉을 위해, 전면측은 도전성이 있는 본딩 패드를 포함한다. 상기의 도전성 본딩 패드 위에서, 반도체 칩은 ,예컨대 본딩 와이어를 이용하여, 하우징의 전기 연결부 또는 회로 기판의 전기 연결선과 도전적으로 결합될 수 있다.

본 발명은 도 1 내지 도 4에 따른 네 개의 실시예를 통해 이하에서 보다 구체적으로 설명된다.

도 1은 제1 실시예에 따른 반도체 칩의 개략적 단면도이다.

도 2는 제2 실시예에 따른 반도체 칩의 개략적 단면도이다.

도 3은 제3 실시예에 따른 반도체 칩의 개략적 단면도이다.

도 4는 제4 실시예에 따른 반도체 칩의 개략적 단면도이다.

실시예들 및 도면들에서 동일하거나 동일하게 작용하는 구성 요소들은 각각 동일한 참조 번호를 가진다. 도시된 요소들은 축척에 꼭 맞는 것으로 볼 수 없으며, 오히려, 예컨대 층 두께와 같은 개별 요소들은 이해를 돕기 위해 과장되거나 확대되어 도시될 수 있다.

도 1의 실시예에 따르면, 반도체 칩은 반도체 층 시퀀스(1)를 포함하고, 상기 반도체 층 시퀀스는 n-측에 적층된 전류 확대층(2), n-클래딩(cladding) 층(3), 활성 영역(4), p-클래딩 층(5) 및 p-접촉층(6)을 포함한다. 활성 영역(4)은 p-클래딩 층(5)과 n-클래딩 층(3) 사이에 배치되고, 이 때 n-클래딩 층(3)은 활성 영역(4)과 반도체 칩의 라디에이션을 방출하는 전면측(7) 사이에 배치되며, p-클래딩 층(5)은 활성 영역(4)과 반도체 칩의 후측(8) 사이에 배치된다. p-접촉층(6)은 p-클래딩 층(5)의 상기 반도체 칩의 후측(8)을 향한 측에 적층된다. 반면 전류 확대층(2)은 반도체 칩의 방사 방향에서 n-클래딩 층(3)에 후속한다. 또한 전면측의 전기적 본딩 패드(9)는 전류 확대층(2) 상에 적층되고, 상기 본딩 패드로부터 예컨대 콘택 핑거(contact finger)는 측 방향으로 반도체 칩의 전면측(7) 상부에서 연장된다(도시되지 않음). 상기 본딩 패드 위에는 반도체 칩과 하우징 또는 회로 기판의 도전성 영역과 전기적으로 접촉하기 위해 본딩 와이어가 구비될 수 있다. p-접촉층(6)의 상기 반도체 칩의 후측(8)을 향한 측에 지지층(10)이 형성되고, 상기 지지층은 도전성을 가지고, 반도체 칩의 라디에이션에 대해 투과성을 가진다.

대안적으로, 반도체 칩은 또한 전면측에 있는 본딩 와이어를 생략하고도 전기적으로 접촉될 수 있는데, 예컨대 도전성 층을 이용한다. 상기 도전성 층으로 인해, 반도체 칩의 전면측(7)은 하우징 또는 회로 기판의 도전성 영역과 도전적으로 결합된다.

본문에서, 반도체 층 시퀀스(1)는 인화물-화합물 반도체 물질을 기반으로 한다. 예컨대 활성 영역(4)은 도핑되지 않은 InGaAlP을 포함하고, 100 ㎚ 와 1 ㎛ 사이의 두께를 가지며, 구동 중에 가시 광선의 황색 내지 적색 스펙트럼 영역에서 전자기 라디에이션을 발생시킨다. n-클래딩 층(3)은 n-도핑된 InAlP를 포함하고, p-클래딩 층(5)은 p-도핑된 InAlP를 포함한다. 클래딩 층들(3, 5)은 각각 200 ㎚와 1 ㎛ 사이의 두께를 가진다. p-접촉층(6)은 고 p-도핑성 AlGaAs를 포함하고, 50 ㎚과 200 ㎚사이의 두께를 가진다. 전류 확대층(2)은 InGaAlP 또는 AlGaAs를 포함하고, 바람직하게는 1 ㎛과 10 ㎛사이의 두께를 가진다.

기재 내용의 일반적인 부분에 이미 언급한 바와 같이, 활성 영역(4)은 라디에이션을 발생시키기 위해 예컨대 pn-접합부, 더블 이종 구조, 단일 양자 우물 또는 다중 양자 우물 구조를 포함한다. n-클래딩 층(3) 및 p-클래딩 층(5)의 목적은 각각의 전하 캐리어를 상기 활성 영역(4)에 한정하는 것이다. p-접촉층(6)은 지지층(10)과의 보다 양호한 전기적 접촉을 위해 기능하며, 이 때 상기 접촉은 바람직 하게는 저항성 전류-전압-특성을 가진다. 반면, 전류 확대층(2)을 이용하여, 전면측의 본딩 패드(9)에 의해 반도체 칩으로 인가된 전류는 측 방향으로 반도체 층 시퀀스(1) 및 특히 활성의 라디에이션 발생 영역(4)에 가능한한 동일한 양으로 분배된다.

본문에서, 반도체 층 시퀀스(1)는 GaAs-성장 기판에 에피택시얼 성장을 한다. 다음 단계에서, p-접촉층(6)의 상기 반도체 칩의 후측(8)을 향한 측에 지지층(10)이 형성되는데, 예컨대 증착 방법 또는 코팅 방법을 이용한다. 상기 지지층은 TCO를 포함하는데, 본문에서 알루미늄-도핑된 산화 아연 ZnO:Al(2%)을 포함한다. 지지층(10)은 스퍼터링을 이용하거나 Sol-Gel-공정을 통해 에피택시얼 적층될 수 있다. TCO-층들을 적층하기 위한 Sol-Gel-공정은 예컨대 독일 특허 DE 197 19 162 A1 및 "Sol-Gel 공정한 반도체 클러스터: 농축된 산화 아연 콜로이드에서 양자화된 응집, 젤라틴 및 결정 성장, L.Spanhel et al., J. Am. Chem, Soc(1991), 113, 2826-2833 에 기재되어 있으며, 이의 개시내용은 관련된 부분에서 반복적으로 기재된다.

도 1의 실시예에 따르면, 지지층(10)의 두께는 50 ㎛와 100 ㎛ 사이값을 가지고, 반도체 칩을 충분히 기계적으로 안정화하므로, 지지층(10)이 적층된 후에 성장기판은 분리될 수 있다. 예컨대, 성장 기판의 분리는 그라인딩(grinding) 및/또는 선택적 습식 식각을 이용하여 수행된다.

도 1의 반도체 칩에 따르면, 반도체 층 시퀀스(1)의 굴절률(n(InGaAlP)≒3.5)과 TCO-지지층(10)의 굴절률(n(ZnO)≒1.85)이 서로 다르기 때문에, 반도체 층 시퀀스(1)의 활성 영역(4)에서 발생하여 반도체 층 시퀀스(1)/TCO-지지 기판(10)의 경계면에서 만나는 라디에이션은 반도체 층 시퀀스(1)로 재반사된다.

도 1의 실시예에 따른 반도체 칩과 달리, 도 2의 실시예에 따른 반도체 칩은 예컨대 식각으로 인해 거칠어진 전면측(7)을 포함한다. 반도체 칩의 전면측(7)을 거칠게 하는 것은, 반도체 칩으로부터 발생하는 라디에이션이 주변부로 보다 양호하게 출력되도록 한다. 왜냐하면 다중-반사로 인하여 반도체 몸체/주변부의 경계면에 일반적으로 라디에이션의 손실량이 감소하기 때문이다.

또한, 도 2의 반도체 칩의 후측(8)은 금속층(14)을 포함하는데, 상기 금속층은 도전성 접착제 또는 땜납과의 전기적 접촉을 보다 양호하게 한다. 상기 금속층을 이용하여 반도체 칩은 추후의 단계에서 하우징 또는 회로 기판에 실장된다. 또한, 금속층(14)은 반도체 층 시퀀스(1)의 내부에서 발생하는 라디에이션을 상기 층 시퀀스에 재반사한다. 금속층(14)은 예컨대 금 또는 알루미늄을 포함한다.

도 1 및 도 2의 실시예와 달리, 도 3의 실시예에 따른 반도체 칩은 반사층, 본문에서는 DBR-미러(11)를 포함하는데, 상기 미러는 p-클래딩 층(5)과 p-접촉층(6)사이에 배치된다. DBR-미러(11)는 본문에서 열 내지 열 두개의, 교대로 높고 낮은 굴절률을 포함하는 일련의 층들을 가진다. 본 실시예에 따르면, DBR-미러는 가시 광선의 황색 내지 적색 스펙트럼 영역의 라디에이션을 반사하기 위해 예컨대 AlGaAs 또는 AlGaInP를 기반으로 할 수 있는데, 이 때 상기 층들의 Al-함유량 및/또는 Ga-함유량의 변화에 따라 굴절률이 교대로 변화된다.

도 1의 실시예와 달리, 도 4의 실시예에 따르면, 반도체 칩은 고 n-도핑된 AlGaAs로 구성되고 50 과 200 ㎚ 사이의 두께를 가진 n-접촉층(12)을 포함하는데, 상기 n-접촉층은 n-클래딩 층의 상기 반도체 칩의 전면측(7)을 향한 측에 배치된다. 반도체 층 시퀀스에서 보았을 때, n-접촉층(12)은 n-측의 전류 확대층(2)에 후속하고, 상기 전류 확대층은 TCO를 포함하고 200 ㎚과 1 ㎛ 사이의 두께를 가진다. n-접촉층(12)과 TCO로 구성된 n-측의 전류 확대층(2) 사이의 전기적 접촉을 보다 양호하게 하기 위해, 상기 두 층들 사이에 예컨대 AuGe로 된 접촉부가 배치될 수 있다(도시되지 않음). 상기 접촉은 저항성 전류-전압 특성을 가지는 것이 바람직하다.

또한, 도 4의 실시예에 따르면, TCO를 포함한 TCO-접촉층(13)은 p-접촉층(6)과 TCO-지지층(10) 사이에 배치된다. TCO-접촉층(13)은 여기서 상기 지지층(10)과 반드시 동일한 물질을 포함할 필요는 없으며, 지지층(10)과 반도체 층 시퀀스(1) 사이에서 바람직하게는 저항성 전류-전압 특성을 가진 전기적 접촉이 보다 양호하게 수행되도록 기여한다. 그러한 TCO-접촉층(13)이 기재된 세 개의 실시예들에도 구비될 수 있는 것이 완벽하다.

본 특허 출원은 독일 특허 출원 102005047168.4의 우선권을 주장하며, 이의 개시내용은 본문에서 반복적으로 기재된다.

본 발명은 실시예에 의거한 기재 내용에만 제한되지 않는다. 오히려 본 발명은 새로운 특징들 및 그 특징들의 조합을 포괄하며, 특히 특징들의 조합은 청구 범위에 포함된다. 비록 이러한 특징들 또는 조합이 그 자체로 특허 청구 범위 또는 실시예들에 명확하게 제공되지 않더라도 말이다.

Claims (18)

1. 구동 중에 자체의 전면측(7)으로부터 전자기 라디에이션을 방출하는 광전 반도체 칩에 있어서,

   전자기 라디에이션을 생성하는 데 적합한 활성 영역(4)을 가진 반도체 층 시퀀스(1); 및

   상기 반도체 층 시퀀스 상에 형성되고, 스스로를 지탱하며 전기적으로 도전성을 가진 기계적 지지층(10)을 포함하는데, 상기 지지층은 상기 반도체 층 시퀀스(1)를 기계적으로 지지하고, 반도체 칩의 라디에이션에 대해 투과성을 가지는 것을 특징으로 하는 광전 반도체 칩.
2. 청구항 1에 있어서,

   상기 지지층(10)은 상기 반도체 층 시퀀스(1)의 상기 반도체 칩의 전면측(7)과 반대 방향에 있는 측에 배치되는 것을 특징으로 하는 광전 반도체 칩.
3. 청구항 1 또는 청구항 2에 있어서,

   상기 활성 영역(4)은 상기 지지층(10)과 상기 반도체 칩의 전면측(7) 사이에 배치되는 것을 특징으로 하는 광전 반도체 칩.
4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,

   상기 지지층은 상기 반도체 층 시퀀스의 굴절률보다 작은 굴절률을 가지는 것을 특징으로 하는 광전 반도체 칩.
5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,

   상기 반도체 층 시퀀스(1)는 에피택시얼 성장을 하는 것을 특징으로 하는 광전 반도체 칩.
6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,

   상기 지지층은 증착 방법 또는 코팅 방법으로 형성되는 것을 특징으로 하는 광전 반도체 칩.
7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,

   상기 지지층(10)은 투명 전도성 산화물(TCOs) 그룹의 물질을 포함하는 것을 특징으로 하는 광전 반도체 칩.
8. 청구항 6 또는 청구항 7에 있어서,

   상기 지지층(10)은 스퍼터링 또는 Sol-Gel-공정을 이용하여 에피택시얼 적층되는 것을 특징으로 하는 광전 반도체 칩.
9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,

   상기 지지층(10)은 50 ㎛ 보다 크거나 같고 100 ㎛ 보다 작거나 같은 두께를 가지는 것을 특징으로 하는 광전 반도체 칩.
10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,

    상기 반도체 층 시퀀스(1)와 상기 지지층(10) 사이에 TCO-접촉층(13)이 배치되고, 상기 접촉층은 상기 반도체 층 시퀀스(1)와 상기 지지층(10) 사이의 전기적 접촉을 구현하며, 투명 전도성 산화물(TCOs) 그룹의 물질을 포함하는 것을 특징으로 하는 광전 반도체 칩.
11. 청구항 10에 있어서,

    상기 TCO-접촉층(13)은 상기 지지층(10)의 두께에 비해 1 내지 2 자릿수(order of magnitude) 정도 작은 두께를 가지는 것을 특징으로 하는 광전 반도체 칩.
12. 청구항 10에 있어서,

    상기 TCO-접촉층(13)은 1 ㎛ 보다 크거나 같고 5 ㎛ 보다 작거나 같은 두께를 가지는 것을 특징으로 하는 광전 반도체 칩.
13. 청구항 1 내지 청구항 12 중 어느 한 항에 있어서,

    상기 반도체 층 시퀀스(1)의 활성 영역(4)과 지지층(10) 사이에 반도체 칩의 라디에이션을 반사하는 층이 배치되는 것을 특징으로 하는 광전 반도체 칩.
14. 청구항 13에 있어서,

    상기 반사층은 DBR-미러(11)(distributed-bragg-reflector-mirror)임을 특징으로 하는 광전 반도체 칩.
15. 청구항 1 내지 청구항 14중 어느 한 항에 있어서,

    상기 반도체 칩의 전면측의 맞은 편에 배치된 상기 반도체 칩의 후측(8)은 금속층(14)을 포함하는 것을 특징으로 하는 광전 반도체 칩.
16. 청구항 15에 있어서,

    상기 금속층(14)은 상기 반도체 칩의 라디에이션을 반사하도록 형성되는 것을 특징으로 하는 광전 반도체 칩.
17. 청구항 1 내지 청구항 16 중 어느 한 항에 있어서,

    상기 반도체 칩의 전면측(7)은 거칠게 되어 있는 것을 특징으로 하는 광전 반도체 칩.
18. 청구항 1 내지 청구항 17 중 어느 한 항에 있어서,

    상기 반도체 층 시퀀스(1)의 상기 반도체 칩의 전면측(7)을 향한 측에 전류 확대층(2)이 배치되고, 상기 전류 확대층은 투명 전도성 산화물(TCO) 그룹의 물질을 포함하는 것을 특징으로 하는 광전 반도체 칩.

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