KR20080068831A - 광전 반도체 칩 - Google Patents
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Abstract
본 발명은 구동 중에 자체의 전면측(7) 으로부터 전자기 라디에이션를 방출하는 광전 반도체 칩을 개시한다. 상기 반도체 칩은 전자기 라디에이션를 생성하는 데 적합한 활성 영역(4)을 가진 반도체 층 시퀀스(1) 및 별도로 제조되어 상기 반도체 층 시퀀스에 배치되는 TCO-지지 기판(10)을 포함하는데, 상기 TCO-지지 기판은 투명 전도성 산화물(TCO) 그룹의 물질을 포함하고, 상기 반도체 층 시퀀스(1)를 기계적으로 지지한다.
반도체 칩, 층 시퀀스, TCO-지지 기판, TCO-접촉층, 확산 본딩
Description
본 발명은 광전 반도체 칩에 관한 것이다.
유럽 특허 EP 0 905 797 A2에 개시된 반도체 층 시퀀스(layer sequence)를 가진 광 방출성 반도체 칩에 따르면, 반도체 층 시퀀스는 성장 기판상에 에피택시얼(epitaxial) 성장된다. 유럽 특허 EP 0 905 797 A2에 따르면, 일반적으로 성장 기판은 반도체 층 시퀀스의 내부에서 발생한 일부의 전자기 라디에이션(electromagnetic radiation)을 흡수하기 때문에, 별도의 결합 수단을 이용하여 에피택시얼 반도체 층 시퀀스를 별도의 캐리어 몸체에 고정하고 성장기판은 분리하는 것이 제안된다. 여기서 별도의 캐리어 몸체를 위한 물질은 예컨대 금속이나 반 절연성 규소가 제안되는데, 상기 물질은 반도체 칩의 라디에이션을 흡수한다. 또한 결합 수단으로는 예컨대 접착제 또는 땜납이 제안된다.
별도의 캐리어 몸체가 예컨대 금속 또는 규소와 같이 반도체 칩의 라디에이션을 흡수하는 물질로 제조된다면, 상기 라디에이션의 흡수 작용으로 인하여 반도체 칩의 효율성이 감소될 수 있다.
본 발명의 과제는 간단한 방법으로 제공할 수 있는 광전 소자를 제공하는 데 있어서, 상기 소자가 보다 라디에이션 방출량을 가지도록 하는 것이다.
상기 과제는 청구항 제1항의 특징을 가진 광전 반도체 칩으로 인해 해결된다. 반도체 칩의 바람직한 실시예들은 종속 청구항들 제2항 내지 제13항에 기재된다.
전면으로부터 전자기 라디에이션를 방출하는 광전 반도체 칩은 특히:
- 전자기 라디에이션을 생성하는 데 적합한 활성 영역을 가진 반도체 층 시퀀스, 및
- 별도로 제조하여 상기 반도체 층 시퀀스에 배치된 TCO-지지 기판을 포함하는데, 상기 기판은 투명 전도성 산화물(TCO) 그룹으로 구성된 물질을 포함하며 반도체 층 시퀀스를 기계적으로 지지한다.
투명 전도성 산화물(transparent conductive oxide, 약어로 "TCO")은 투명한 전도성 물질들로서, 일반적으로 금속 산화물이며 예컨대 산화 아연, 산화 주석, 카드뮴 산화물, 티탄 산화물, 인듐 산화물 또는 인듐 산화 주석(ITO)이 그러하다. 예컨대 ZnO, SnO 또는 In2O3과 같은 이원(binary) 금속 산소 화합물 외에, Zn2SnO4, CdSnO3, ZnSnO3, MgIn2O4, GaInO3, Zn2In2O5, In4Sn3O12과 같은 삼원(ternary) 금속 산소 화합물 또는 서로 다른 투명 전도성 산화물의 혼합물이 TCOs 그룹에 속한다. 또한 상기 TCOs는 반드시 화학량론적 구성에 상응할 필요는 없으며, p- 도핑 또는 n- 도핑될 수 있다.
TCO-지지 기판을 가진 광전 반도체 칩은, TCO의 전기 전도성에 의해 반도체 칩이 상기 TCO-지지 기판위에서 전기적으로 접촉될 수 있다는 장점을 가진다.
또한, 바람직하게는, TCO-지지 기판은 구동 중에 반도체 층 시퀀스에서 발생되는 라디에이션을 전혀 흡수하지 않거나 비교적 적은 양을 흡수하는데, 이는 TCO가 반도체 칩의 라디에이션에 대해 투과성을 가지기 때문이다. 이는 예컨대 에피택시얼 성장 기판 또는 별도의 라디에이션 투과 캐리어와 같이 흡수 기능을 가진 기판을 포함한 반도체 칩에 비해, 반도체 칩의 라디에이션 발생량을 증가하도록 한다.
바람직하게는, 반도체 칩의 라디에이션을 발생시키는 활성 영역은 라디에이션을 발생시키기 위해 pn-접합부, 더블 이종 구조, 단일 양자 우물을 포함하거나, 더 바람직하게는 다중 양자 우물 구조를 포함한다. 여기서 "양자 우물 구조"란 명칭은 양자 우물 구조의 차원성을 언급하지 않는다. 상기 명칭은 특히 양자 우물, 양자선, 양자점 및 각 구조들의 조합을 포괄한다. MQW-구조들에 대한 예시는 국제 특허 WO 01/39282, 미국 특허 US 5,831,277, US 6,172,382 B1, US 5,684,309에 기재되어 있고, 본문에서 상기 특허의 개시 내용이 반복적으로 기재된다.
예컨대, 반도체 층 시퀀스는 질화물-화합물 반도체 물질, 인화물-화합물 반도체 물질 또는 비화물-화합물 반도체 물질과 같은 Ⅲ/Ⅴ-화합물 반도체 물질을 기반으로 한다.
앞서 "질화물-화합물 반도체 물질을 기반으로 한다"는 말은, 반도체 층 시퀀스의 적어도 일부는 질화물/Ⅲ-화합물 반도체 물질을 포함하고, 바람직하게는 AlnGamIn1-n-mN 이며, 이 때 0≤n≤1, 0≤m≤1, n+m≤1에 해당한다는 것이다. 이 때, 상기 물질은 상기 수식에 따른 수학적으로 정확한 구성을 포함하지 않아도 된다. 오히려, AlnGamIn1 -n- mN-물질의 특정한 물리적 특성을 실질적으로 변화시키지 않는 단일 또는 다중 도핑 성분 및 추가적인 구성 요소가 포함될 수 있다. 그러나, 부분적으로 미량의 또 다른 성분이 대체될 수 있다고는 하더라도, 결정 격자(Al, Ga, In, N)의 실질적 구성 요소는 상기의 수식을 포함하는 것이 간단하다.
마찬가지로, "인화물-화합물 반도체 물질을 기반으로 한다"는 말은, 반도체 층 시퀀스의 적어도 일부는 인화물/Ⅲ-화합물 반도체 물질을 포함하고, 바람직하게는 AlnGamIn1 -n- mP 이며, 이 때 0≤n≤1, 0≤m≤1, n+m≤1에 해당한다는 것이다. 이 때, 상기 물질은 상기 수식에 따른 수학적으로 정확한 구성을 포함하지 않아도 된다. 오히려, AlnGamIn1 -n- mP-물질의 특정한 물리적 특성을 실질적으로 변화시키지 않는 단일 또는 다중 도핑 성분 및 추가적인 구성 요소가 포함될 수 있다. 그러나, 부분적으로 미량의 또 다른 성분이 대체될 수 있다고는 하더라도, 결정 격자(Al, Ga, In, P)의 실질적 구성 요소는 상기의 수식을 포함하는 것이 간단하다.
"질화물-화합물 반도체 물질을 기반으로 한다" 및 "인화물-화합물 반도체 물질을 기반으로 한다"는 것과 마찬가지로, "비화물-화합물 반도체 물질을 기반으로 한다"는 말은, 반도체 층 시퀀스의 적어도 일부는 비화물/Ⅲ-화합물 반도체 물질을 포함하고, 바람직하게는 AlnGamIn1 -n- mAs 이며, 이 때 0≤n≤1, 0≤m≤1, n+m≤1에 해당한다는 것이다. 또한, 상기 물질은 상기 수식에 따른 수학적으로 정확한 구성을 포함하지 않아도 된다. 오히려, AlnGamIn1 -n- mAs-물질의 특정한 물리적 특성을 실질적으로 변화시키지 않는 단일 또는 다중 도핑 성분 및 추가적인 구성 요소가 포함될 수 있다. 그러나, 부분적으로 미량의 또 다른 성분이 대체될 수 있다고는 하더라도, 결정 격자(Al, Ga, In, As)의 실질적 구성 요소는 상기의 수식을 포함하는 것이 역시 간단하다.
바람직한 실시예에 따르면, TCO-지지 기판은 반도체 층 시퀀스의 굴절률보다 작은 굴절률을 가진다. 일반적으로, TCO는 반도체 층 시퀀스보다 현저하게 작은 굴절률을 가진다. 특히 바람직하게는, TCO-기판의 굴절률은 2 와 같거나 작으며, 반도체 층 시퀀스의 굴절률은 3 과 같거나 크다. 그러나, 반도체 층 시퀀스는 최대값을 포함하여 2.2 와 3 사이의 굴절률을 가질 수도 있는데, 예컨대 반도체 층 시퀀스가 질화물-화합물 반도체 물질을 기반으로 하는 경우 그러하다.
TCO-지지 기판이 반도체 층 시퀀스 보다 현저하게 작은 굴절률을 가진다면, TCO-지지 기판/반도체 층 시퀀스의 경계면에서 만나는 활성 영역의 전자기 라디에이션의 일부는 실질적으로 반도체 층 시퀀스에 재반사되고, TCO-지지 기판에는 진입하지 않는다는 장점이 있다.
또 다른 실시예에 따르면, TCO-지지 기판은 직접 본딩("direct bonding"), 확산 본딩("diffusion bonding") 또는 접착법을 이용하여 반도체 층 시퀀스에 배치된다.
접착법과 달리, 직접 본딩 및 확산 본딩은 접합층을 포함하지 않는 접착 방법이다. 직접 본딩을 이용하여, 접합 쌍(partner)이 서로 접촉되면서 결합되고, 따라서 반 데르 발스의 힘(van der waals forces)과 같이 약한 상호 작용(interaction) 또는 수소 결합의 형성으로 인하여 결합될 쌍은 서로 잇닿아 부착된다.
특히, 직접 본딩 및 확산 본딩은 결합되어야 할 표면의 거칠기에 대한 필요 조건이 서로 상이하다.
직접 본딩에 있어서, 접합될 쌍은 rms-값이 1 ㎚ 이하인 충분히 평평하고 매끄러운 표면을 가지고 있어야 하는데, 따라서 서로 접촉할 때 결합되는 표면들의 상호 작용 에너지가, 접합 쌍이 탄성적으로 구부러져, 내부 사이의 기계적 접촉이 전면으로 형성되도록 하는 데 충분하다. 표면의 반응성에 따라, 이러한 원자간 접촉은 강한 화학적 결합(공유 결합, 이온 결합, 금속 결합)을 형성하기에 충분하거나 그렇지 않다. 접합될 쌍들 사이에서 발생하는 화학적 결합이 매우 약하게 형성된다면, 상기 결합은 온도 처리를 통해 개선될 수 있다.
확산 결합에 있어서, 표면의 거칠기에 대한 필요 조건은 더 적은데-여기서 일반적으로 표면은 최대 0.4 ㎛의 ram-값으로 결합될 수 있다-, 그러나 접합될 쌍들의 충분한 결합을 달성하기 위해 온도 처리와 압력 처리가 필요하다. 여기서 바람직하게는, 온도 처리는 한계 값을 포함하여 0.5 내지 0.8 사이의 대응되는 온도로 수행된다.(온도는 개개의 물질의 녹는점에 관련하여 K로 표시한다). 바람직하게는, 압력 처리는 결합되어야 할 접합 쌍의 물질의 유동 응력(flow stress) 영역에 압력을 가하여 수행된다.
특히, 예컨대 직접 본딩 또는 확산 본딩과 같이 접합층을 포함하지 않는 접합 방법은, 예컨대 접착제와 같은 접합층의 접합 수단이 탈기되지 않아 반도체 칩을 오염시킬 수 있는 위험을 예방한다. 이는 일반적으로, 반도체 칩의 제조에 있어서 접합 단계 이후, TCO-지지 기판과 반도체 층 시퀀스 사이의 결합이 접합층을 이용하여 수행된 경우보다 더 높은 온도의 공정이 수행될 수 있다. 또한, 반도체 칩의 내 온도성 및 내 화학성이 상기 접합 수단 없이 한정된다. 이를 통해, 경우에 따라서는 반도체 칩의 폭넓은 사용이 가능해지고, 반도체 칩의 제조에 있어 또 다른 공정 단계가 용이해지는데, 예컨대 작은 열 저항을 갖고 회로 기판에 남땜 실장을 하는 것과 같은 상부 구조 기술 및 결합 기술이 그러하다.
접합층 없이 결합하는 방법에 비해, 예컨대 접착제와 같은 접합층을 포함한 접합 방법은, 일반적으로 더 간단하고 효율적으로 수행될 수 있다는 장점이 있다. 또한, 접합층은 바람직하게는 결합되어야 할 표면이 평평하지 않은 것을 균일하게 조정해줄 수 있다. 접합층 없는 결합 방법에 있어서 반도체 층 시퀀스는 일반적으로 압력 및/또는 온도 처리가 필요하기 때문에, 반도체 층 시퀀스 및 그것의 활성 영역이 손상 받을 위험이 커진다.
TCO-지지 기판이 접착법을 이용하여 반도체 층 시퀀스에 부착된다면, 예컨대 도전성을 가진 접착제가 사용될 수 있는데, 이는 상기 TCO-지지 기판 위에서 반도체 칩이 예컨대 회로 기판의 도전로 또는 하우징의 전기적 접촉 영역들과 도전성을 가지면서 간단히 결합되도록 한다.
대안적으로 또한, 예컨대 비스-벤조사이클로부텐(BCB)과 같은 전기 절연 접착제도 사용될 수 있다. BCB는 다양한 반도체 공정에 적합하고, 반도체 칩으로부터 방출되는 라디에이션에 대해 양호한 투과성을 가지며 또한 산소에 노출시 산화되지 않거나 극미하게 황변된다는 장점이 있다.
예컨대 BCB와 같은 전기 절연 접착제를 이용하면서도 접합쌍의 결합이 도전성을 가지도록 하려면, 접착제층을 매우 얇은 것으로 선택하여, 결합될 표면들은 거칠은 표면으로 인한 융기부 위에서 적어도 부분적으로 서로 직접 접촉함으로써, 접합쌍 사이의 전기적 접촉이 형성되도록 한다. 이러한 실시예에서, TCO-지지 기판과 반도체 층 시퀀스의 전기적 접촉을 개선하기 위해, 금속 소재의 접촉부가 각각의 결합될 표면위에 국부적으로 배치될 수 있고, 바람직하게는 상기 접촉부는 접합 단계에서 서로 포개어 질 수 있다. 일반적으로, 이러한 방법을 이용하여 상기 표면들이 서로 결합될 수 있다. 상기 표면들의 거칠기는 최소 nm 값을 가진다.
또 다른 바람직한 실시예에 따르면, 반도체 층 시퀀스와 TCO-지지 기판 사이에 TCO-층이 배치되고, 상기 층은 TCOs 그룹에 속한 물질을 가진다. 접합층을 배제한 결합 방법에 있어서, TCO-층은 결합되어야 할 표면의 거칠기를 감소시키는 데 사용될 수 있다. 이를 위해, TCO-층은 예컨대 반도체 층 시퀀스에 적층되고, 결합되어야 할 TCO-층의 표면이 기계 화학적으로 연마된다. 여기서, 연마 공정시, 물질의 손실율은 TCO-층의 두께값을 고려하여 결정되어야 한다. TCO-층의 두께는 바람직하게는 한계값을 포함하여 50 nm 및 10 ㎛사이의 값이다. 특히 바람직하게는, TCO-층의 두께는 한계값을 포함하여 50 nm과 2 ㎛ 사이의 값이다.
또한 TCO-층은 반도체 층 시퀀스와 TCO-지지 기판 사이의 전기적 접촉을 보다 양호하게 하는 접촉층으로서 기능할 수 있는데, 바람직하게는, 이로 인해 상기의 접촉이 실질적으로 저항(ohmic) 특성을 가지게 된다. TCO-층은 예컨대 에피택시 방법으로, 스퍼터링(sputtering), 기화 또는 Sol-Gel-공정을 통해 적층될 수 있다.
또한, TCO-층에 대해 추가적으로, 반도체 층 시퀀스와 TCO-지지 기판 사이에 TCO-접촉층이 배치될 수 있다. TCO-접촉층 또한 TCOs 그룹에 속하는 물질을 포함하고, 반도체 층 시퀀스와 TCO-지지 기판 사이의 전기적 접촉을 개선하는 데 기능한다. 바람직하게는 상기 접촉이 실질적으로 저항 특성을 가지도록 한다. TCO-접촉층도 예컨대 에피택시 방법으로, 스퍼터링, 기화 또는 Sol-Gel-공정을 통해 적층될 수 있다.
TCO-접촉층의 두께는 바람직하게는 한계값을 포함하여 50 ㎚ 및 10 ㎛사이의 값이다. 특히 바람직하게는, TCO-접촉층의 두께는 한계값을 포함하여 50 nm과 2 ㎛ 사이의 값이다.
TCO-접촉층 및 TCO-층은 도핑성분을 구비할 수 있는데, 바람직하게는 Al, B, Ga, In, Si, Ge, Ti, Zr 또는 Hf와 같은 n-도핑 성분을 의미한다. n-도핑 성분은 예컨대 "새로운 n-타입의 투명 전도성 산화물", T. Minami, MRS Bulletin, August 2000 이란 문서에 기재되어 있으며, 이의 개시내용은 본문에서 반복적으로 기재된다.
또한, TCO-접촉층은 다수의 층들을 포함할 수 있다. 예컨대, TCO-접촉층은 바람직하게는 TCO-지지 기판에 직접 인접하는 n-도핑된 층과, 바람직하게는 반도체 층 시퀀스에 직접 인접하는 n-도핑된 교차(cross) 전도층을 포함할 수 있는데, 여기서 n-도핑된 층은 교차 전도 층보다 더 많이 도핑된다.
바람직하게는, TCO-접촉층의 두께는 한계값을 포함하여 50 ㎚과 10 ㎛ 사이값, 더 바람직하게는 50 ㎚과 2 ㎛의 사이값, 특히 더 바람직하게는 1 ㎜ 와 5 ㎛ 사이값을 가진다.
TCO-층 이나 TCO-접촉층, 또는 두 층들 모두를 이용하여, 일반적으로 TCO-지지 기판과 반도체 층 시퀀스 사이의 전기적 접촉이 개선될 수 있다. 이는 상기 층들이 반도체 층 시퀀스에서 소정의 적합한 증착 공정(deposition process)으로 적층될 수 있기 때문인데, 예컨대 스퍼터링은 분리되는 층과 반도체 물질 사이의 전도성 접촉을 보다 더 양호하게 수행한다. 접합 단계에서, TCO-층 또는 TCO-접촉층과 TCO-지지 기판 사이의 양호한 전기적 접촉은 일반적으로 반도체 층 시퀀스와 TCO-지지 기판의 접합 보다 더 간단한 방법으로 가능하다.
또 다른 바람직한 실시예에 따르면, 반도체 층 시퀀스의 활성 영역과 반도체 칩의 후측 사이에, 특히 바람직하게는 반도체 층 시퀀스와 TCO-지지 기판 사이에 반사작용을 하는 층이 배치되고, 상기 층은 반도체 칩의 라디에이션을 반사한다. 여기서 반도체 칩의 후측은 칩의 전면측의 맞은 편에 있다. 상기의 반사층을 이용하면, 반도체 층 시퀀스로부터 TCO-지지 기판 방향으로 방출되는 전자기 라디에이션이 반도체 층 시퀀스에 재 반사되는 것이 보다 더 잘 수행될 수 있다. 이는 반도체 칩의 라디에이션 방출량을 증가시킨다.
여기서, 반사층은 다수의 층들로 구성되거나 예컨대 일부의 면에서 즉 측 방향에서 구조화되어 형성될 수 있다.
특히 바람직하게는, 반사층으로 분포 브래그 리플렉터 미러(distributed-bragg-reflector-mirror)(약어로 "DBR-mirror")이 대체될 수 있다. DBR-미러는 굴절률이 교대로 크거나 작은 일련의 층들을 포함한다. 특히, DBR-미러는 자체에 수직으로 입사되는 라디에이션을 반사한다. TCO-지지 기판이 그에 인접한 반도체 층 시퀀스보다 작은 굴절률을 가진다면, 반도체 물질/지지 기판의 경계면에 비스듬하게 입사되는 라디에이션은 상기 경계면에 반사되고, 반면 상기 경계면에 수직으로 입사되는 라디에이션은 상실된다. 따라서, DBR-미러는 반도체 층 시퀀스의 활성 영역과 지지 기판 사이에서, 반도체 칩의 라디에이션 방출량을 증가시키는 데 특히 적합해진다.
반도체 층 시퀀스의 활성 영역과 TCO-지지 기판 사이의 상기 반사층에 대해 추가적으로 또는 대안적으로, 반도체 칩의 후측은 바람직하게는 금속층을 포함한다. 상기 금속층은, 한편으로는, 위에 기재된 반도체 층 시퀀스의 활성 영역과 지지 기판 사이의 반사층과 마찬가지로, 반도체 칩의 전면측으로 라디에이션을 유도하여 칩의 라디에이션 방출량을 증가시킨다. 다른 한편으로는, 금속층은 일반적으로 반도체 칩의 후측과 도전성 접착제 또는 땜납층의 전기적 접촉을 보다 양호하게 한다. 상기 땜납층은 반도체 칩이 추후 단계에 하우징 또는 회로 기판에 실장되도록 하기 위해 사용된다.
또한, 반도체 칩의 전면측은 바람직하게는 거칠게 만든다. 반도체 층의 전면측을 거칠게 만드는 것은 반도체 칩의 표면에서 라디에이션의 다중 반사를 감소시키고, 보다 양호하게 라디에이션이 출력되도록 기여한다. 또한, 효과적인 라디에이션 출력을 위해 반도체 칩의 전면측에 또 다른 구조를 고려할 수 있는데, 예컨대 주기적 구조(periodic structure)를 포함하여, 상기 구조의 측 방향 규격이 반도체 칩으로부터 방출되는 라디에이션의 파장과 동일하거나 작도록 한다.
바람직하게는, 반도체 칩은 전류 확대층을 더 포함하는데, 상기 층은 상기 반도체 칩의 전면측을 향한 반도체 층 시퀀스의 측면에 적층되고 TCOs 그룹에 속하는 물질을 포함한다. 바람직하게는, 전류 확대층은, 전면측에서 반도체 칩으로 유도된 전류가 측 방향으로 반도체 층 시퀀스 및 특히 그것의 라디에이션을 발생시키는 활성 영역까지 동일한 정도로 분배되도록 한다. 이는 동일한 전류가 흐를 때 라디에이션 발생이 보다 증가되도록 하고, 반도체 칩의 방사 특징을 보다 균일하게 한다. 또한 TCO로 구성된 전류 확대층은 바람직하게는 반도체 물질로 구성된 전류 확대층 보다 현저히 얇게 형성될 수 있다. 이 외에도, 예컨대 금속과 같이 반도체 칩의 라디에이션에 대해 더 높은 흡수 계수를 가지는 물질로 구성된 전류 확대층과 비교하여, TCO로 구성된 전류 확대층은 훨씬 더 적은량의 라디에이션을 흡수한다.
바람직한 실시예에 따르면, 반도체 칩의 전면측 전기적 접촉을 위해, 상기 전면측은 도전성이 있는 본딩 패드를 포함한다. 상기의 도전성 본딩 패드 상부에서, 반도체 칩은 예컨대 본딩 와이어를 이용하여 하우징의 전기적 연결부 또는 회로기판의 연결 전선과 함께 전기가 통하도록 결합될 수 있다.
본 발명은 도 1 내지 도 4에 따른 네 개의 실시예를 통해 이하에서 보다 구 체적으로 설명된다.
도 1은 제1 실시예에 따른 반도체 칩의 개략적 단면도이다.
도 2는 제2 실시예에 따른 반도체 칩의 개략적 단면도이다.
도 3은 제3 실시예에 따른 반도체 칩의 개략적 단면도이다.
도 4는 제4 실시예에 따른 반도체 칩의 개략적 단면도이다.
실시예들 및 도면들에서 동일하거나 동일하게 작용하는 구성 요소들은 각각 동일한 참조 번호를 가진다. 도시된 요소들은 축척에 꼭 맞는 것으로 볼 수 없으며, 오히려, 예컨대 층 두께와 같은 개별 요소들은 이해를 돕기 위해 과장되거나 확대되어 도시될 수 있다.
도 1에 따른 실시예를 참조하면, 반도체 칩은 n-측에 적층된 전류 확대층(2), n-클래딩(cladding) 층(3), 활성 영역(4), p-클래딩 층(5) 및 p-접촉층(6)을 포함한 반도체 층 시퀀스(1)를 가진다. 활성 영역(4)은 p-클래딩 층(5)과 n-클래딩 층(3) 사이에 배치되는데, 이 때 n-클래딩 층(3)은 활성 영역(4)과 라디에이션을 방출하는 반도체 칩의 전면측(7) 사이에, p-클래딩 층(5)은 활성 영역(4)과 반도체 칩의 후측(8) 사이에 배치된다. p-접촉층(6)은 p-클래딩 층(5)의 상기 반도체 칩의 후측(8)을 향한 측에 배치되고, 반면 전류 확대층(2)은 반도체 칩의 방사 방향으로 n-클래팅 층(3)에 후속한다. 또한, 전면측의 전기적 본딩 패드(9)는 전류 확대층(2)에 적층되는데, 예컨대 콘택 핑거(contact finger)는 상기 본딩 패드로부터 측 방향으로 반도체 칩의 전면측(7) 상부로 연장되고(도시되지 않음), 하우징 또는 회로 기판의 도전성 있는 영역과 반도체 칩이 전기적으로 접촉하기 위해 상기 본딩 패드 위에서 본딩 와이어가 구비될 수 있다. 대안적으로, 본딩 와이어 없이 예컨대 도전성이 있는 층을 이용하여 반도체 칩이 전면측에서 전기적으로 접촉될 수 있는데, 상기 층은 반도체 칩의 전면측(7)을 하우징 또는 회로 기판의 도전성 있는 영역과 결합시킨다.
또한, TCO-접촉층(13)은 p-접촉층(6)의 상기 반도체 칩의 후측(8)을 향한 측에 배치되고, 상기 TCO-접촉층은 TCO-지지 기판(10)과 예컨대 직접 본딩 또는 확산 본딩을 이용하여 접합층 없이 결합된다. TCO-지지 기판(10)은 TCOs 그룹에 속한 물질을 포함하고, 따라서 도전성을 가지며, 반도체 칩의 라디에이션에 대해 투과성을 가진다. 또한, TCO-접촉층의 물질은 TCO-지지 기판의 물질과 반드시 동일할 필요는 없다.
본문에서 반도체 층 시퀀스(1)는 인화물-화합물 반도체 물질을 기반으로 한다. 본문에서 활성 영역(4)은 예컨대 도핑되지 않은 InGaAlP를 포함하고, 100 ㎚ 과 1 ㎛ 사이의 두께를 가지며, 구동 중에는 가시 광선의 황색 내지 적색 스펙트럼 영역을 가진 전자기 라디에이션를 생성한다. n-클래딩 층(3)은 n-도핑된 InAlP를, p-클래딩 층(5)은 p-도핑된 InAlP를포함한다. 클래딩 층들(3, 5)은 각각 200 ㎚과 1 ㎛ 사이의 두께를 가진다. p-접촉층(6)은 고 p-도핑성 AlGaAs를 포함하고, 50 ㎚과 200 ㎚ 사이의 두께를 가진다. 전류 확대층(2)은 InGaAlP 또는 AlGaAs를 포함하고, 바람직하게는 1 ㎛와 10 ㎛ 사이의 두께를 가진다. TCO-접촉층(13)은 본문에서 예컨대 2 %의 알루미늄으로 도핑된 산화 아연을 가진 TCO를 포함하고, 50 ㎚과 2000 ㎚ 사이의 두께를 가진다.
본 기재 내용의 일반적인 부분에 이미 언급한 바와 같이, 활성 영역(4)은 라디에이션을 발생시키기 위해 예컨대 pn-접합부, 더블 이종 구조, 단일 양자 우물 또는 다중 양자 우물 구조를 포함한다. n-클래딩 층(3) 및 p-클래딩 층(5)의 목적은 각각의 전하 캐리어를 활성 영역(4)에 한정하는 것이다. 또한, p-접촉층(6)은 TCO-접촉층(13)과 반도체 층 시퀀스(1)의 보다 양호한 전기적 접촉을 위해 기능하는 데 이 때 상기 접촉은 바람직하게는 저항 특성을 가진다. 반면 전면측의 본딩 패드(9) 상부에서 반도체 칩으로 한정된 전류는 전류 확대층(2)을 이용하여 측 방향으로 가능한한 동일한 정도로 반도체 층 시퀀스(1) 및 특히 라디에이션을 발생시키는 활성 영역(4)에 분배된다.
본문에서 반도체 층 시퀀스(1)은 예컨데 GaAs-성장 기판에서 에피택시얼 성장을 한다. 이에 후속하여, p-접촉층(6)의 상기 반도체 칩의 후측(8)을 향한 측에 TCO-접촉층(13)이 배치된다. 상기 TCO-접촉층은 예컨대 스퍼터링, 기화 또는 Sol-Gel-공정을 이용하여 적층될 수 있다. TCO-층들을 적층하기 위한 Sol-Gel-공정은 예컨대 독일 특허 DE 197 19 162 A1 및 "Sol-Gel 공정한 반도체 클러스터: 농축된 산화 아연 콜로이드에서 양자화된 응집, 젤라틴 및 결정 성장, L.Spanhel et al., J. Am. Chem, Soc(1991), 113, 2826-2833 에 기재되어 있으며, 이의 개시내용은 관련된 부분에서 반복적으로 기재된다.
이에 이어서, 예컨대 ZnO 또는 ITO로 구성된 TCO-지지 기판(10)은 50 ㎛과 200 ㎛사이의 두께를 가지고 확산 본딩을 이용하여 TCO-접촉층(13)에 배치된다. 이 를 위해, TCO-지지 기판(10)과 TCO-접촉층(13)의 경계면은 서로 접촉하고, 1075℃ 와 1525℃ 사이의 온도 및, 결합되어야 할 접합쌍의 유체 응력 영역에서 일정 시간 이상 가압한다. 따라서 TCO-접촉층(13)과 TCO-지지 기판(10) 사이의 기계적인 결합이 성분을 변화시키지 않으면서 안정적으로 수행될 수 있다. 일반적으로, TCO-접촉층(13)과 TCO-지지 기판(10)사이의 도전성 결합은 장점으로 작용한다.
TCO-지지 기판(10)이 배치된 이후, 성장 기판은 예컨대 그라인딩(grinding) 및/또는 선택적 습식 식각을 이용하여 얇아지거나 분리된다.
도 1의 반도체 칩에 따르면, 반도체 층 시퀀스(1)의 굴절률(n(InGaAlP)≒3.5)과 TCO-지지 기판(10)의 굴절률(n(ZnO)≒1.85)이 서로 다르기 때문에, 반도체 층 시퀀스(1)의 활성 영역(4)에서 발생하여 반도체 층 시퀀스(1)/TCO-지지 기판(10)의 경계면에서 만나는 라디에이션은 반도체 층 시퀀스(1)로 재반사된다.
도 1의 실시예에 따른 반도체 칩과 달리, 도 2의 실시예에 따른 반도체 칩은 예컨대 식각으로 인해 거칠어진 전면측(7)을 포함한다. 반도체 칩의 전면측(7)을 거칠게 하는 것은, 반도체 칩으로부터 발생하는 라디에이션이 주변부로 보다 양호하게 출력되도록 한다. 왜냐하면 이는 다중-반사로 인하여 반도체 몸체/주변부의 경계면에 일반적으로 라디에이션의 손실량이 감소하기 때문이다.
또한, 도 2의 반도체 칩의 후측(8)에는 금속층(14)이 포함되는데, 상기 금속층은 도전성 접착제 또는 땜납과 전기적인 접촉성이 보다 양호하여, 상기 금속층을 이용하여 반도체 칩은 추후에 하우징 또는 회로 기판에 실장된다. 또한, 상기 금속층(14)은 반도체 층 시퀀스(1)의 내부에서 발생한 라디에이션을 상기 층 시퀀스에 재반사한다. 예컨대 금속층(14)은 금 또는 알루미늄을 포함한다.
도 1에 따른 반도체 칩과 달리, 도 2에 따른 반도체 칩은 TCO-접촉층(13)을 포함하는 대신, TCO-층(15)을 포함한다. 본문에서 상기 TCO-층은 TCO-지지 기판(10)과 동일한 TCO-물질 즉 ZnO를 실질적으로 포함한다. 본문의 예시에 따르면, TCO-지지 기판(10)은 직접 본딩을 이용하여 TCO-층(15)과 결합한다. 이를 위해, 접합쌍의 결합되어야 할 표면은 일반적으로 1 나노 미터 이하의 거칠기를 포함한다. 상기와 다른 경우라면, 접합쌍의 결합되어야 할 표면은 서로 동일하게 연마된다. TCO-층(15)이 연마된다면, 상기 연마 공정은 상기 층의 두께를 고려하여 수행되어야 한다.
TCO-지지 기판(10)과 TCO-층(15)의 접합쌍의 표면이 상술한 바와 같은 값의 거칠기를 가진다면, 상기 표면은 직접 접촉하고, 300 ℃와 1000℃ 사이의 온도 처리 공정이 일정 시간 수행된다. 따라서, TCO-지지 기판(10)과 TCO-층(15) 사이의 기계적 결합은 성분을 변화시키지 않고 안정적으로 수행된다. 이 때, 일반적으로, TCO-접촉층(13)과 TCO-지지 기판(10)사이의 결합이 도전적으로 형성된다. 또한, 온도 처리에 추가적으로, 약 20 bar 의 얍력 처리가 수행될 수 있다. 그러나, 필수적으로 수행될 필요는 없다.
이 부분에서 도출되는 점은, TCO-층(15)은 TCO-접촉층(13)에 대해 대안적으로 사용되는 것이 아니라, 추가적으로 사용된다는 점이다. 이러한 경우, TCO-접촉층(13)은 p-접촉층(6)과 TCO-층(15) 사이에, 또는 TCO-층(15)과 TCO-지지 기판(10) 사이에 배치된다.
또한, 결합될 표면은 강하게 n-도핑될 수 있는데, 이는 예컨대 일반적 기재 내용 부분에 이미 언급한 n-도핑 성분 중 하나로 수행된다. 이는 TCO-지지 기판(10)과 반도체 층 시퀀스(1) 사이의 전기적 접촉을 보다 양호하게 하기 위함이다.
도 1 및 도 2의 실시예와 달리, 도 3의 실시예에 따른 반도체 칩은 반사층을 포함하는데, 본문에서는 p-클래딩 층(5)과 p-접촉층(6) 사이에 배치된 DBR-미러(11)가 그것이다. DBR-미러(11)는 교대로 높고 낮은 굴절률을 포함하는 열 내지 열두개의 일련의 층들을 포함한다. 본문의 실시예에 따르면, DBR-미러는 가시 광선의 황색 내지 적색 스펙트럼 영역의 광선을 반사하기 위해 예컨대 AlGaAs 또는 AlGaInP를 기반으로 한다. 이 때 상기 층들의 Al-함유량 및 Ga-함유량의 변화에 따라 굴절률이 교대로 변화된다.
또한, 도 1에 따른 반도체 칩과 달리, 도 3에 따른 반도체 칩은 접착제층(16)을 포함하는데, 상기 접착제층은 TCO-접촉층(13)과 TCO-지지 기판(10) 사이에 배치된다. 접착제층(16)은 바람직하게는 반도체 칩의 라디에이션에 대해 투과성을 가진 도전성 접착제를 포함한다.
대안적으로, 반도체 층 시퀀스(1)는 예컨대 BCB와 같은 전기 절연 접촉제를 이용하여 TCO-지지 기판(10)에 부착된다. 여기서, 결합되어야 할 표면의 거칠기는 적어도 수 nm 영역의 값을 가진다. 이러한 실시예에서, 접착제층(16)은 결합되어야 할 표면의 거칠기에 따른 융기부들 사이에만 접착제를 포함하도록 얇게 형성된다. 반면 상기 표면은 융기부에서 서로 직접적인 기계적 접촉을 하는데, 여기서 표면 사이의 접촉은 도전적으로 형성된다.
예컨대, 반도체 층 시퀀스(1)를 TCO-지지 기판(10)에 부착하기 위해, BCB와 같은 전기 절연 접착제를 사용한다면, 단일의 얇은 층에서 결합될 표면의 한 쪽 또는 양 쪽에 상기 접착제를 도포한다. 접착제를 도포한 이후, 두 개의 결합될 표면이 서로 접촉된다. 이 때 압력을 가하면, 여분의 접착제가 측면에서 바깥쪽으로 나오기 때문에, 접착제 층(16)이 매우 얇게 형성되어, 위에 기재한 바와 같이, 결합될 표면의 융기부들 위에서 전기적 접촉이 수행된다.
도 1의 실시예와 달리, 도 4의 실시예에 따르면, 반도체 칩은 50과 200 ㎚ 사이의 두께의 고 n-도핑된 AlGaAs로 구성된 n-접촉층(12)을 포함하는데, 상기 접촉층은 n-클래딩 층(3)의 상기 반도체 칩의 전면측(7)을 향한 측에 배치된다. 반도체 층 시퀀스(1)에서 보았을 때, n-접촉층(12)에 n-측 전류 확대층(2)이 후속하고, 상기 전류 확대층은 TCO를 포함하고, 200 ㎚과 1 ㎛사이의 두께를 가진다. n-접촉층(12)과 TCO로 구성된 n-측 전류 확대층(2)사이의 전기적 접촉을 보다 양호하게 하기 위해, 상기 접촉은 저항 특성을 가지는 것이 바람직하며, 두 층들 사이에 예컨대 Au/Ge로 구성된 접촉부(도시되지 않음)가 배치될 수 있다.
도 1에 따른 실시예와 마찬가지로, 도 4의 실시예에 따르면, TCO-접촉층(13)은 TCO를 포함하고 p-접촉층(6)과 TCO-지지 기판(10) 사이에 배치된다. TCO-접촉층(13)은 TCO-지지 기판(10)과 동일한 물질을 포함할 필요는 없고, TCO-지지 기판(10)과 반도체 층 시퀀스(1)의 보다 양호한 전기적 접촉을 위해 기여한다. 이 때 상기 접촉은 바람직하게는 저항 특성을 가진다. TCO-지지 기판(10)은 예컨대 직접 본딩 또는 확산 본딩을 이용하여 반도체 층 시퀀스에 고정될 수 있다. 대안적으로, TCO-지지 기판(10)은 접착제를 이용하여 반도체 층 시퀀스에 고정될 수 있다.
본 특허 출원은 독일 특허 출원 102006023685.8 및 102005046691.5의 우선권을 주장하고, 이의 개시내용은 본문에서 반복적으로 기재된다.
본 발명은 실시예에 의거한 기재 내용에만 제한되지 않는다. 오히려 본 발명은 새로운 특징들 및 그 특징들의 조합을 포괄하며, 특히 특징들의 조합은 청구 범위에 포함된다. 비록 이러한 특징들 또는 조합이 그 자체로 특허 청구 범위 또는 실시예들에 명확하게 제공되지 않더라도 말이다.
Claims (13)
- 구동 중에, 자체의 전면 측(7)으로부터 전자기 라디에이션를 방출하는 광전 반도체 칩에 있어서,전자기 라디에이션를 생성하는 데 적합한 활성 영역(4)을 포함한 반도체 층 시퀀스(1); 및별도로 제조되어 상기 반도체 층 시퀀스에 배치된 TCO-지지 기판(10)을 포함하고, 여기서 상기 TCO-지지 기판(transparent conductive oxide-supporting substrate)은 투명 전도성 산화물(TCO) 그룹의 물질을 포함하고, 상기 반도체 층 시퀀스(1)를 기계적으로 지지하는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 1에 있어서,상기 TCO-지지 기판은 상기 반도체 층 시퀀스의 굴절률보다 작은 굴절률을 가지는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 1 내지 청구항 2 중 어느 하나에 있어서,상기 TCO-지지 기판(10)은 직접 본딩, 확산 본딩 또는 접착법을 이용하여 상기 반도체 층 시퀀스에 부착되는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 3에 있어서,상기 TCO-지지 기판(10)은 비스-벤조사이클로부텐을 함유한 접착제를 이용하여 상기 반도체 층 시퀀스에 부착되는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,상기 반도체 층 시퀀스(1)와 상기 TCO-지지 기판(10) 사이에 TCO-층이 배치되고, 상기 TCO-층도 역시 TCOs 그룹의 물질을 포함하는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,상기 반도체 층 시퀀스(1)와 상기 TCO-지지 기판(10) 사이에 TCO-접촉층(13)이 배치되고, 상기 TCO-접촉층은 상기 반도체 층 시퀀스(1)와 상기 TCO-지지 기판(10) 사이의 전기적 접촉을 수행하고, 투명 전도성 산화물(TCOs) 그룹의 물질을 포함하는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 6 에 있어서,상기 TCO-접촉층(13)은 1 ㎛보다 크거나 같고 5 ㎛보다 작거나 같은 두께를 가지는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,상기 반도체 층 시퀀스(1)의 활성 영역(4)과 상기 TCO-지지 기판(10)사이에 는 상기 반도체 칩의 라디에이션을 반사하는 층이 배치되는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 8에 있어서,상기 반사층은 DBR-미러(Distributed-Bragg-Refelctor-mirror)(11)인 것을 특징으로 하는 광전 반도체 칩.
- 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,상기 반도체 칩의 전면측의 맞은편에 배치된 후측(8)은 금속층(14)을 포함하는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 10에 있어서,상기 금속층(14)은 상기 반도체 칩의 라디에이션을 반사하도록 형성되는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 1 내지 청구항 11 중 어느 한 항에 있어서,상기 반도체 칩의 전면측(7)은 거칠어져 있는 것을 특징으로 하는 광전 반도체 칩.
- 청구항 1 내지 청구항 12 중 어느 한 항에 있어서,상기 반도체 층 시퀀스(1)의 상기 전면측(7)을 향한 측에 전류 확대층(2)이 배치되고, 상기 전류 확대층은 TCOs 그룹의 물질을 포함하는 것을 특징으로 하는 광전 반도체 칩.
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