KR20080063553A - 표시 기판 및 이의 제조 방법 - Google Patents

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KR20080063553A KR1020070000109A KR20070000109A KR20080063553A KR 20080063553 A KR20080063553 A KR 20080063553A KR 1020070000109 A KR1020070000109 A KR 1020070000109A KR 20070000109 A KR20070000109 A KR 20070000109A KR 20080063553 A KR20080063553 A KR 20080063553A
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Abstract

팬아웃 라인들의 길이 차에 의해 발생하는 저항 편차를 감소시키기 위한 표시 기판 및 이의 제조 방법이 개시된다. 표시 기판은 베이스 기판, 신호 라인들, 신호 패드들 및 팬아웃 라인을 포함한다. 베이스 기판 상에는 표시 영역 및 주변 영역이 정의된다. 신호 라인들은 표시 영역 상에서 서로 교차하여 단위 화소들을 정의한다. 신호 패드들은 주변 영역에 형성되며, 외부로부터 구동 신호를 인가받는다. 팬 아웃 라인은 신호 라인과 신호 라인에 대응되는 신호 패드 사이에 형성되며, 서로 이격된 아일랜드부들 및 아일랜드부들과 다른 층으로 형성되어 아일랜드부들을 전기적으로 연결시키는 적어도 하나의 제1 브릿지부를 포함한다.
이때, 각각의 팬아웃 라인들에 형성되는 제1 브릿지부의 형성 개수를 조절함으로써 각각의 팬아웃라인들에 더해지는 콘택 저항값을 조절할 수 있다. 따라서, 팬아웃라인들의 길이에 따른 저항 편차를 감소시킬 수 있다.
팬아웃부, 팬아웃 라인, 브릿지부, 콘택 저항, 저항 편차

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 기판의 부분 평면도이다.
도 2는 본 발명의 실시예에 따라 도 1의 영역 A를 확대 도시한 확대도이다.
도 3은 도 2의 영역 B를 본 발명의 실시예에 따라 확대 도시한 확대도이다.
도 4는 본 발명의 실시예에 따라 도 1의 영역 C를 확대 도시한 확대도이다.
도 5는 도 4의 I-I'선을 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따라 도 2의 영역 B를 확대하여 도시한 확대도이다.
도 7은 본 발명의 또 다른 실시예에 따라 도 2의 영역 B를 확대하여 도시한 확대도이다.
도 8 내지 도 12는 도 5에 도시된 표시 기판의 제조방법을 도시한 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 기판 110 : 베이스 기판
PA : 표시 영역 SA : 주변 영역
DL : 데이터 라인 GL : 게이트 라인
DCL : 데이터 연결라인 DGL : 게이트 연결라인
DIE : 데이터 아일랜드부 GIE : 게이트 아일랜드부
120 : 제1 절연층 150 : 제2 절연층
B1,B2,B3,B4,B5,B6 :제1, 제2, 제3, 제4, 제5, 제6 브릿지부
P : 단위 화소 PE : 화소 전극
DFL : 데이터 팬아웃 라인 GFL : 게이트 팬아웃 라인
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 팬아웃 라인들의 길이차이로 발생하는 저항 차를 감소시키기 위한 팬아웃 라인 구조 를 갖는 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 표시 기판은 서로 교차하여 복수의 단위 화소들을 정의하는 신호 라인들이 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 표시 영역에 정의된 단위 화소에는 상기 신호 라인들에 연결된 스위칭 소자 및 상기 스위칭 소자로부터 화소 전압을 인가받는 화소 전극이 형성된다.
상기 주변 영역에는 외부의 구동 신호 인가부와 접촉하는 하는 패드들과, 상기 신호 라인들을 상기 패드들과 각각 연결시키는 팬아웃 라인들이 형성된다.
이때, 서로 인접하는 패드들 간의 간격은 단위 화소를 구성하는 신호 라인들 간의 간격보다 작기 때문에, 서로 대응되는 패드와 신호 라인의 직선 거리에 따라 상기 패드 팬아웃 라인들의 길이는 서로 다르게 형성된다.
이와 같은 팬아웃 라인의 길이 차이는 결과적으로 팬아웃 라인들 간의 저항 차를 야기하므로 표시 기판의 균일한 구동이 어려워지는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 팬아웃 라인들의 길이차이로 발생하는 저항 편차를 감소시키기 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 실시예에 따른 표시 기판은, 베이스 기판, 신호 라인들, 신호 패드들 및 팬아웃 라인을 포함한다. 상기 베이스 기판에는 표시 영역 및 주변 영역이 정의된다. 상기 신호 라인들은 상기 표시 영역 상에서 서로 교차하여 단위 화소들을 정의한다. 상기 신호 패드들은 상기 주변 영역에 형성되며, 외부로부터 구동 신호를 인가받는다. 상기 팬아웃 라인은 상기 신호 라인과 상기 신호 라인에 대응되는 상기 신호 패드 사이에 형성되며, 서로 이격된 아일랜드부들 및 상기 아일랜드부들과 다른 층으로 형성되어 상기 아일랜드부들을 전기적으로 연결시키는 적어도 하나의 제1 브릿지부를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위하여 실시예에 따른 표시 기판의 제조 방법은, 기판 상에 게이트 라인을 포함하는 제1 금속패턴을 형성하는 단계와,상기 제1 금속패턴이 형성된 기판 상에 제1 절연층을 형성하는 단계와, 상기 제1 절연층 상에 데이터 라인 및 데이터 패드를 포함하는 제2 금속패턴을 형성하는 단계와, 상기 제1 금속패턴과 상기 제2 금속패턴 중 적어도 하나로 상기 데이터 라인과 상기 데이터 패드 사이에 서로 이격된 데이터 아일랜드부들을 형성하는 단계와, 상기 제2 금속패턴이 형성된 기판 상에 제2 절연층을 형성하는 단계와, 상기 제1 및 제2 절연층을 동시에 패터닝하여 상기 데이터 아일랜드부들의 양단부를 노출시키는 제1 홀을 형성하는 단계와, 상기 제2 절연층 상에 도전성 물질층을 형성하는 단계 및 상기 도전성 물질층을 패터닝하여, 화소 전극 및 상기 제1 홀을 통해 서로 인접하는 상기 데이터 아일랜드부들과 동시에 접촉하는 적어도 하나의 제1 브릿지부를 형성하는 단계를 포함한다.
이러한 표시 기판 및 이의 제조 방법에 의하면, 각각의 팬아웃 라인에 형성되는 제1 브릿지부의 형성 개수를 조절하여 각각의 팬아웃 라인에 더해지는 접촉 저항값을 조절할수 있으므로, 팬아웃 라인들의 길이 차이로 인해 발생하는 저항 편차를 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 기판의 부분 평면도이다.
도 1을 참조하면, 표시 기판(100) 상에는 제1 방향(x)으로 연장된 게이트 라인(GL)들과, 상기 제1 방향(x)에 교차하는 제2 방향(y)으로 연장된 데이터 라인(DL)들에 의해 복수의 단위 화소(P)들이 정의된 표시 영역(PA)과, 상기 표시 영역(PA)을 둘러싸는 주변 영역(SA)이 정의된다.
상기 주변 영역(SA)에는 외부의 구동 신호 인가부(10)로부터 구동 신호를 인가 받기 위한 복수의 게이트 패드(GP)들과 데이터 패드들(DP)이 형성되며, 복수의 게이트 패드(GP)들은 서로 밀집되어 소수의 게이트 패드 그룹(GPG)을 형성한다.
마찬가지로, 상기 복수의 데이터 패드(DP)들은 서로 밀집되어 소수의 데이터 패드 그룹(DPG)을 형성한다.
상기 게이트 패드 그룹(GPG)과 상기 게이트 라인(GL)들 사이에는 상기 각각의 게이트 패드(GP)와 각각의 게이트 라인(GL)을 전기적으로 연결시키는 게이트 팬아웃 라인(GFL)이 형성된다.
또한, 상기 데이터 패드 그룹(DPG)과 상기 데이터 라인(DL)들 사이에는 각각의 데이터 패드(DP)와 각각의 데이터 라인(DL)을 전기적으로 연결시키는 데이터 팬아웃 라인(DFL)이 형성된다.
한편, 상기 게이트 패드 그룹(GPG) 내에서 서로 인접하는 게이트 패드(GP)들 간의 간격은 상기 단위 화소(P)를 구성하는 게이트 라인(GL)들의 간격보다 작기 때문에, 서로 대응되는 게이트 패드(GP)와 게이트 라인(GL) 간의 직선 거리가 멀수록 게이트 팬아웃 라인(GFL)의 길이가 길어진다. 이에 따라, 상기 게이트 팬아웃 라인(GFL)들의 길이가 서로 다르게 형성되므로 게이트 팬아웃 라인(GFL)들은 길이차에 따른 저항값의 편차를 갖게된다. 데이터 팬아웃 라인(DFL)들도 이와 마찬가지로 길이차에 따른 저항값의 편차를 갖게된다.
이에 따라, 본 발명에서는 도 2에 도시된 바와 같은 구조로 상기 게이트 및 데이터 팬아웃 라인(GFL,DFL)들을 형성한다.
도 2는 본 발명의 실시예에 따라 도 1의 영역 A를 확대 도시한 확대도이다.
도 2를 참조하면, 상기 데이터 팬아웃 라인(DFL)은 일부 영역이 지그 재그로 패터닝된다. 또한, 데이터 팬아웃 라인(DFL)들의 지그 재그 반복 횟수는 서로 대응되는 데이터 라인(DL)과 데이터 패드(DP) 간의 직선 거리가 짧을수록 증가한다.
이에 따라, 데이터 패드(DP)와 데이터 라인(DL)을 연결시키는 데이터 팬아웃 라인(DFL)들 간의 길이를 유사하게 조절 할 수 있다. 그러나, 지그 재그 패터닝 만으로는 데이터 팬아웃 라인(DFL)들 간의 길이 차를 완전히 제거할 수 없으며, 이로 인한 저항 편차 역시 존재한다. 따라서, 본 발명에서는 지그재그 패터닝에 더불어, 각각의 데이터 팬아웃 라인(DFL)에 인가되는 접촉 저항 값을 조절하기 위한 브릿지부(미도시)를 형성한다.
도 3은 도 2의 영역 B를 본 발명의 실시예에 따라 확대 도시한 확대도이다.
도 2 및 도 3을 참조하면, 데이터 팬아웃 라인(DFL)은 상기 데이터 라인(DL)으로부터 연장된 데이터 연결라인(DCL)과, 상기 데이터 연결라인(DCL)과 상기 데이터 패드(DP) 사이에 형성된 다수개의 데이터 아일랜드부(DIE)들과, 상기 데이터 아일랜드부(DIE)와는 다른 층에 형성된 적어도 하나의 제1 브릿지부(B1), 상기 제1 브릿지부(B1)와 동일 층에 형성된 제2 브릿지부(B2) 및 제3 브릿지부(B3)을 포함한다.
구체적으로, 상기 데이터 아일랜드부(DIE)와 상기 제1 브릿지부(B1) 사이에는 적어도 하나의 절연층이 형성되며, 상기 절연층 내에는 상기 데이터 아일랜드부(DIE)의 양 단부를 노출시키는 제1 홀(H1)과, 상기 데이터 연결라인(DCL)의 단부 를 노출시키는 제2 홀(H2)과, 상기 데이터 패드(DP)를 노출시키는 데이터 패드홀(DPH) 및 상기 데이터 패드홀(DPH)과는 별도로 상기 데이터 패드(DP)의 일단부를 노출시키는 제3 홀(H3)이 형성된다.
상기 제1 브릿지부(B1)는 상기 제1 홀(H1)을 통해 서로 인접하는 데이터 아일랜드부(DIE)들과 동시에 접촉한다. 이에 따라, 서로 이격되어 있는 데이터 아일랜드부(DIE)들이 전기적으로 연결되어 하나의 도전성 라인을 형성한다.
상기 제2 브릿지부(B2)는 상기 데이터 연결라인(DCL) 상에 형성된 제2 홀(H2)과 상기 데이터 아일랜드부 (DIE)상에 형성된 제1 홀(H1)을 통해, 상기 데이터 연결라인(DCL)과 상기 데이터 연결라인(DCL)에 가장 인접한 데이터 아일랜드부(DIE)와 동시에 접촉한다. 이에 따라, 상기 데이터 연결라인(DCL)과 상기 데이터 연결라인(DCL)에 가장 인접한 데이터 아일랜드부(DIE)가 전기적으로 연결된다.
상기 제3 브릿지부(B3)는 상기 데이터 패드(DP) 상에 형성된 제3 홀(H3)과 상기 제1 홀(H1)을 통해, 상기 데이터 패드(DP)와 상기 데이터 패드(DP)에 가장 인접한 데이터 아일랜드부(DIE)와 동시에 접촉한다. 이에 따라, 상기 데이터 패드(DP)와 상기 데이터 패드(DP)에 가장 인접한 데이터 아일랜드부(DIE)가 전기적으로 연결된다.
따라서, 상기 데이터 라인(DL)과 상기 데이터 패드(DP)를 전기적으로 연결시키는 데이터 팬아웃 라인(DFL)이 형성된다.
이때, 상기 각각의 데이터 팬아웃 라인(DFL)을 구성하는 데이터 아일랜드부(DIE)들과 제1 브릿지부(B1)의 개수는 상이하며, 데이터 라인(DL)과 이에 대응하 는 데이터 패드(DP)의 직선 간격이 짧을수록 상기 제1 브릿지부(B1) 및 데이터 아일랜드부(DIE)의 개수가 증가한다.
상기 제1 브릿지부(B1)와 상기 데이터 아일랜드부(DIE)는 상술한 바와 같이 제1 홀(H1)을 통해 접촉하므로, 제1 브릿지부(B1)의 개수가 증가할수록 데이터 팬아웃 라인(DFL)에 인가되는 접촉 저항값이 증가한다.
따라서, 본 발명에 따르면 제1 브릿지부(B1)의 형성 개수를 조절하거나, 제1 브릿지부(B1)와 데이터 아일랜드부(DIE)간의 접촉면적을 조절함으로써 각각의 데이터 팬아웃 라인(DFL) 별로 인가되는 접촉 저항 값을 조절할 수 있다. 따라서, 데이터 팬아웃 라인들(DFL) 간의 길이차로 인해 발생하는 저항값의 편차를 상술한 접촉 저항 값의 가감을 통해 상쇄시킬 수 있다.
한편, 도 2 및 도 3에서는 데이터 팬아웃 라인(DFL)을 예로 들어 본 발명을 설명하였으나 게이트 팬아웃 라인(GFL) 역시 상기 데이터 팬아웃 라인(DFL)과 대동소이한 구조로 형성된다.
이하, 도 4 내지 도 5를 참조하여 본 발명을 더욱 상세하게 설명하도록 한다.
도 4는 본 발명의 실시예에 따라 도 1의 영역 C를 확대 도시한 확대도이다.
도 5는 도 4의 I-I'선을 따라 절단한 단면도이다.
도 1, 도 4 및 도 5를 참조하면, 표시 기판(100)은 베이스 기판(110)을 포함한다. 상기 베이스 기판(110)상에는 상기 게이트 라인(DL), 게이트 연결라인(DCL) 게이트 전극(D), 상기 게이트 패드(DP), 게이트 아일랜드부(DIE)들을 포함하는 제1 금속패턴이 형성된다.
상기 게이트 라인(GL)은 상기 표시 영역(PA)에 대응하여 상기 베이스 기판 (110)상에 형성된다. 상기 게이트 연결라인(GCL)은 상기 게이트 라인(GL)으로부터 상기 주변 영역(SA)으로 연장되어 형성된다.
상기 게이트 전극(G)은 상기 게이트 라인(GL)으로부터 단위 화소(P) 내로 돌출된다. 상기 게이트 패드(GP)는 상기 게이트 라인(GL)과 동일한 개수로 상기 주변 영역(SA)에 형성된다.
하나의 게이트 라인(GL)과, 상기 하나의 게이트 라인(GL)에 대응하는 게이트 패드(GP) 사이에는 상기 게이트 아일랜드부(GIE)들이 배치된다. 상기 게이트 아일랜드부(GIE)들은 서로 소정 간격 이격되어 형성된다.
각각의 게이트 아일랜드부(GIE)들은 길이 및 형상이 동일할 수도 있고 상이할 수도 있다. 즉, 서로 대응되는 게이트 라인(GL)과 게이트 패드(GP)의 직선 간격이 짧을수록 상기 게이트 팬아웃 라인(GFL)을 구성하는 게이트 아일랜드부(GIE)의 개수가 증가한다. 또한, 서로 대응되는 게이트 라인(GL)과 게이트 패드(GP)의 직선 간격이 길수록 게이트 팬아웃 라인(GFL)을 구성하는 게이트 아일랜드부(GIE)의 길이가 길어질 수 있다.
상기 제1 금속패턴이 형성된 베이스 기판(110) 상에는 제1 절연층(120)이 형성된다. 상기 제1 절연층(120)은 예를들어 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 이루어질 수 있다.
상기 제1 절연층(120) 상에는 상기 게이트 전극(G)에 중첩되는 액티브층(A) 이 형성된다. 상기 액티브층(A)은 일례로, 비정질 실리콘으로 이루어진 반도체층(131)과 이온 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(132)이 적층된 구조로 형성된다.
상기 액티브층(A)이 형성된 제1 절연층(120) 상에는 데이터 라인(DL), 데이터 연결라인(DCL), 소스 전극(S), 드레인 전극(D), 상기 데이터 패드(DP), 데이터 아일랜드부(DIE)을 포함하는 제2 금속 패턴이 형성된다.
상기 소스 전극(S)은 상기 데이터 라인(DL)으로부터 단위 화소(P) 내로 돌출되며 상기 액티브층(A)과 일부 중첩된다. 상기 드레인 전극(D)은 상기 소스 전극(S)으로부터 소정간격 이격되어 형성되며, 상기 액티브층(A)과 일부 중첩된다. 이때, 상기 소스 전극(S)과 상기 드레인 전극(D)의 이격부에서는 상기 오믹 콘택층(132)이 제거되어 상기 반도체층(131)이 노출된다.
하나의 데이터 라인(DL)과, 상기 데이터 라인(DL)에 대응하는 데이터 패드(DP) 사이에는 상기 데이터 아일랜드부(DIE)들이 배치된다. 상기 데이터 아일랜드부(DIE)들은 서로 소정 간격 이격되어 형성된다. 각각의 데이터 아일랜드부(DIE)들은 길이 및 형상이 동일할 수도 있고 상이할 수도 있다. 즉, 서로 대응되는 데이터 라인(DL)과 데이터 패드(DP)의 직선 간격이 짧을수록 상기 데이터 아일랜드부(DIE)의 개수가 증가한다. 또한, 서로 대응되는 데이터 라인(DL)과 데이터 패드(DP)의 직선 간격이 길수록 데이터 팬아웃 라인(DFL)을 구성하는 데이터 아일랜드부(DIE)의 길이가 길어질 수 있다.
상기 제2 금속패턴이 형성된 베이스 기판(110) 상에는 제2 절연층(150)이 형 성된다. 상기 제2 절연층(150)은 예를들어, 질화 실리콘 또는 산화 실리콘으로 이루어질 수 있다.
이때, 상기 제2 절연층(150) 내에는 상기 데이터 아일랜드부(DIE)들의 양 단부를 노출시키는 제1 홀(H1)과, 상기 드레인 전극의 일단부를 노출시키는 콘택홀(CH)이 형성된다. 또한, 상기 데이터 연결라인(DCL)의 단부를 노출시키는 제2 홀(H2)과, 상기 데이터 패드(DP)를 노출시키는 데이터 패드홀(DPH) 및 상기 데이터 패드홀(DPH)과는 별개로 상기 데이터 패드(DP)의 일단부를 노출시키는 제3 홀(H3)이 형성될 수 있다. 또한, 상기 제1 및 제2 절연층(120,150) 내에는 상기 게이트 아일랜드부(GIE)들의 양 단부를 노출시키는 제4 홀(H4)과, 상기 게이트 연결라인의 단부를 노출시키는 제5 홀(H5)과, 상기 게이트 패드를 노출시키는 게이트 패드홀(GPH) 및 상기 게이트 패드홀(GPH)과는 별개로 상기 게이트 패드(GP)의 일단부를 노출시키는 제6 홀(H6)이 형성될 수 있다.
상기 제2 절연층(150) 상에는 화소 전극(PE), 제1 브릿지부(B1), 제2 브릿지부(B2), 제3 브릿지부(B3), 제4 브릿지부(B4), 제5 브릿지부 (B5) 및 제6 브릿지부(B6)을 포함하는 전극 패턴이 형성된다.
상기 화소 전극(150)은 각 단위 화소(P)에 대응하여 형성되며 상기 콘택홀(CH)을 통해 상기 드레인 전극(D)과 전기적으로 접촉한다.
상기 제1 브릿지부(B1)는 상기 제2 절연층 내에 형성된 제1 홀(H1)을 통해 서로 인접하는 데이터 아일랜드부(DIE)들과 동시에 접촉한다. 이에 따라, 상기 데이터 아일랜드부(GIE)들이 전기적으로 연결되어 하나의 도전성 라인을 형성한다.
상기 제2 브릿지부(B2)는 상기 데이터 연결라인(DCL) 상에 형성된 제2 홀(H2)과 상기 데이터 아일랜드부 (DIE)상에 형성된 제1 홀(H1)을 통해, 상기 데이터 연결라인(DCL)과 상기 데이터 연결라인(DCL)에 가장 인접한 데이터 아일랜드부(DIE)와 동시에 접촉한다. 이에 따라, 상기 데이터 연결라인(DCL)과 상기 데이터 연결라인(DCL)에 가장 인접한 데이터 아일랜드부(DIE)가 전기적으로 연결된다.
상기 제3 브릿지부(B3)는 상기 데이터 패드(DP) 상에 형성된 제3 홀(H3)과 상기 제1 홀(H1)을 통해, 상기 데이터 패드(DP)와 상기 데이터 패드(DP)에 가장 인접한 데이터 아일랜드부(DIE)와 동시에 접촉한다. 이에 따라, 상기 데이터 패드(DP)와 상기 데이터 패드(DP)에 가장 인접한 데이터 아일랜드부(DIE)가 전기적으로 연결된다.
따라서, 상기 데이터 라인(DL)과 상기 데이터 패드(DP)를 전기적으로 연결시키는 데이터 팬아웃 라인(DFL)이 형성된다.
이와 마찬가지로, 상기 제4 브릿지부(B4)는 상기 제1 및 제2 절연층(120,150) 내에 형성된 제4 홀(H4)을 통해 서로 인접하는 게이트 아일랜드부(GIE)들과 동시에 접촉한다. 이에 따라, 상기 게이트 아일랜드부(GIE)들이 전기적으로 연결되어 하나의 도전성 라인을 형성한다.
상기 제5 브릿지부(B5)는 상기 게이트 연결라인(GCL) 상에 형성된 제5 홀(H5)과 상기 게이트 아일랜드부(GIE)상에 형성된 제4 홀(H4)을 통해, 상기 게이트 연결라인(GCL)과 상기 게이트 연결라인(GCL)에 가장 인접한 게이트 아일랜드부(GIE)와 동시에 접촉한다. 이에 따라, 상기 게이트 연결라인(GCL)과 상기 게이트 연결라인(GCL)에 가장 인접한 게이트 아일랜드부(GIE)가 전기적으로 연결된다.
상기 제6 브릿지부(B6)는 상기 게이트 패드(GP) 상에 형성된 제6 홀(H6)과 상기 제4 홀(H4)을 통해, 상기 게이트 패드(GP)와 상기 게이트 패드(GP)에 가장 인접한 게이트 아일랜드부(GIE)와 동시에 접촉한다. 이에 따라, 상기 게이트 패드(GP)와 상기 게이트 패드(GP)에 가장 인접한 게이트 아일랜드부(GIE)가 전기적으로 연결된다.
따라서, 상기 게이트 라인(GL)과 상기 게이트 패드(GP)를 전기적으로 연결시키는 게이트 팬아웃 라인(GFL)이 형성된다.
본 발명에서는 지그재그 패터닝에 더불어, 브릿지부를 형성함으로써 팬아웃 라인들에 인가되는 콘택 저항값을 가감할 수 있다. 이에 따라, 팬아웃 라인들 간의 길이 차로 인한 저항 편차를 감소시킬 수 있다.
한편, 본 발명의 실시예에서는 상기 아일랜드부들과 상기 브릿지부들을 서로 수직하게 형성하였으나 본 발명은 이에 한정되지 않으며, 아일랜드부들과 브릿지부들의 형상은 변형될 수도 있다.
도 6은 본 발명의 다른 실시예에 따라 도 2의 영역 B를 확대하여 도시한 확대도이다. 도 6에서는 본 발명의 실시예와 동일한 구성요소에는 동일한 도면 번호를 부여하였다. 또한, 본 발명에서는 게이트 팬 아웃 라인과 데이터 팬 아웃 라인이 대동소이한 구조로 형성되므로 데이터 아일랜드부와 게이트 아일랜드부 모두 "아일랜드부"로 명명하도록 한다.
도 3 및 도 6을 참조하여 본 발명의 실시예와, 다른 실시예를 비교하면, 아 일랜드부(DIE)들과 제1,제2,제3 브릿지부(B1,B2,B3)들이 반대 방향으로 형성된다.
도 7은 본 발명의 또 다른 실시예에 따라 도 2의 영역 B를 확대하여 도시한 확대도이다. 도 7에서는 본 발명의 실시예와 동일한 구성요소에는 동일한 도면 번호를 부여하였다. 또한, 본 발명에서는 게이트 팬 아웃 라인과 데이터 팬 아웃 라인이 대동소이한 구조로 형성되므로 데이터 아일랜드부와 게이트 아일랜드부 모두 "아일랜드부"로 명명하도록 한다.
도 3 및 도 7을 참조하여 본 발명의 실시예와 또 다른 실시예를 비교하면, 아일랜드부들(DIE) 및 제1,제2, 제3 브릿지부(B1,B2,B3)들의 형상이 직선에 한정되지 않고, 두 개 이상의 변을 가질 수 있음을 알 수 있다.
또한, 도시하지는 않았으나 상기 아일랜드부(DIE)들과 제1,제2,제3 브릿지부(B1,B2,B3)들은 곡선으로도 형성될 수 있다.
이하, 본 발명의 실시예에 따른 표시 기판의 제조 방법을 설명하도록 한다.
도 8 내지 도 12는 도 5에 도시된 표시 기판의 제조방법을 도시한 공정도들이다.
도 8을 참조하면, 베이스 기판(110) 상에 제1 금속층(미도시)을 형성한다. 상기 제1 금속층은 예를들어, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.
이어서, 상기 제1 금속층 상에 제1 포토레지스트막(미도시)을 도포한다. 일례로, 상기 제1 포토레지스트막은 노광된 영역이 현상액에 의해 제거되는 포지티브 형 포토레지스트로 이루어진다. 이어서, 포토리소그라피(PHOTOLITHOGRAPHY) 공정으로 상기 제1 포토레지스트막을 패터닝하여 제1 포토레지스트 패턴(PR1)을 형성한다.
다음으로, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 이용한 식각 공정으로 상기 제1 금속층(미도시)을 패터닝하여, 상기 게이트 라인(DL), 게이트 연결라인(DCL) 게이트 전극(D), 상기 게이트 패드(DP), 게이트 아일랜드부(DIE)들을 포함하는 제1 금속패턴을 형성한다.
한편, 상기 제1 금속패턴을 형성하는 식각 공정은 일례로, 습식 식각 공정으로 진행된다. 또한, 상기 제1 금속패턴을 형성하는 식각 공정이 종료하면 상기 제1 금속패턴 상에 잔류하는 제1 포토레지스트 패턴(PR1)을 스트립 용액을 이용하여 제거한다.
도 9를 참조하면, 상기 제1 금속패턴이 형성된 베이스 기판(110) 상에 화학 기상 증착 방법을 이용하여 제1 절연층(120), 반도체층(131) 및 오믹 콘택층(132)을 연속적으로 형성한다. 일례로, 상기 제1 절연층(120)은 질화 실리콘 내지는 산화 실리콘으로 이루어진다. 상기 반도체층(131)은 비정질 실리콘으로 이루어진다. 상기 오믹 콘택층(132)은 이온 도핑된 비정질 실리콘으로 이루어진다.
이어서, 상기 오믹 콘택층(132) 상에 제2 포토레지스트막(미도시)을 도포하고, 포토리소그라피 공정으로 상기 제2 포토레지스트막을 패터닝하여 제2 포토레지스트 패턴(PR2)을 형성한다. 다음으로, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 이용한 식각 공정으로 상기 오믹 콘택층(132) 및 상기 반도체층(131)을 동시에 패터닝하여 상기 게이트 전극(G)과 중첩되는 액티브층(A)을 형성한다.
상기 액티브층(A)을 형성하는 식각 공정은 건식 식각으로 진행되는 것이 바람직하다. 상기 액티브층(A)을 형성하는 식각 공정이 종료하면 상기 액티브층(A) 상에 잔류하는 제2 포토레지스트 패턴(PR2)을 스트립 용액으로 제거한다.
도 10을 참조하면, 상기 액티브층(A)이 형성된 베이스 기판(110) 상에 제2 금속층(미도시)을 형성한다. 상기 제2 금속층은 예를들어, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.
이어서, 상기 제2 금속층 상에 제3 포토레지스트막(미도시)을 도포하고, 포토리소그라피 공정으로 상기 제3 포토레지스트막을 패터닝하여 제3 포토레지스트 패턴(PR3)을 형성한다. 다음으로, 상기 제3 포토레지스트 패턴(PR3)을 식각 마스크로 이용한 식각 공정으로 상기 제2 금속층을 패터닝하여 데이터 라인(DL), 데이터 연결라인(DCL), 소스 전극(S), 드레인 전극(D), 상기 데이터 패드(DP), 데이터 아일랜드부(DIE)을 포함하는 제2 금속 패턴을 형성한다.
다음으로, 상기 소스 전극(S)과 상기 드레인 전극(D)의 이격부에서 노출된 상기 오믹 콘택층(132)을 식각한다. 상기 오믹 콘택층(132)의 식각은 건식식각으로 진행되는 것이 바람직하다.
이에 따라, 게이트 전극(G), 액티브층(A), 소스 전극(S) 및 드레인 전극(D)을 포함하는 스위칭 소자(TFT)가 형성된다.
상기 오믹 콘택층(132)의 식각 공정이 종료하면 상기 제2 금속패턴 상에 잔 류하는 상기 제3 포토레지스트 패턴(PR3)을 스트립 용액으로 제거한다.
도 11을 참조하면, 상기 스위칭 소자(TFT)가 형성된 베이스 기판(110) 상에 화학 기상 증착 방법을 이용하여 제2 절연층(150)을 형성한다. 상기 제2 절연층(150)은 일례로, 질화 실리콘 내지는 산화 실리콘으로 형성할 수 있다.
이어서, 상기 제2 절연층(150) 상에 제4 포토레지스트막(미도시)을 도포하고, 포토리소그라피 공정으로 제4 포토레지스트 패턴(PR4)을 형성한다.
다음으로, 상기 제4 포토레지스트 패턴(PR4)을 식각 마스크로 이용한 식각 공정으로 상기 제1 및 제2 절연층(120,150)을 동시에 식각하여 상기 데이터 아일랜드부(DIE)들의 양 단부를 노출시키는 제1 홀(H1)과, 상기 데이터 연결라인(DCL)의 단부를 노출시키는 제2 홀(H2)과, 상기 드레인 전극의 일단부를 노출시키는 콘택홀(CH)과, 상기 데이터 패드(DP)를 노출시키는 데이터 패드홀(DPH) 및 상기 데이터 패드홀(DPH)과는 별개로 상기 데이터 패드(DP)의 일단부를 노출시키는 제3 홀(H3)이 형성한다. 또한, 상기 게이트 아일랜드부(GIE)들의 양 단부를 노출시키는 제4 홀(H4)과, 상기 게이트 연결라인의 단부를 노출시키는 제5 홀(H5)과, 상기 게이트 패드를 노출시키는 게이트 패드홀(GPH) 및 상기 게이트 패드홀(GPH)과는 별개로 상기 게이트 패드(GP)의 일단부를 노출시키는 제6 홀(H6)을 형성한다.
이어서, 상기 제2 절연층(10) 상에 형성된 상기 제4 포토레지스트 패턴(PR4)을 스트립 용액으로 제거한다.
도 12를 참조하면, 상기 제1, 제2, 제3, 제4, 제5 제6 홀(H1,H2,H3,H4,H5,H6)이 형성된 제2 절연층(150) 상에 투명한 도전성 물질로 이루 어진 투명 전극층(미도시)을 형성한다. 상기 투명 전극층은 일례로, 인듐 틴 옥사이드, 인듐 징크 옥사이드, 비정질 인듐 틴 옥사이드 등으로 형성할 수 있으며 스퍼터링 방법으로 증착할 수 있다.
이어서, 상기 투명 전극층 상에 제5 포토레지스트막(미도시)을 도포하고 포토리소그라피 공정으로 상기 제5 포토레지스트막을 패터닝하여 제5 포토레지스트 패턴(PR5)을 형성한다.
다음으로, 상기 제5 포토레지스트 패턴(PR5)을 식각마스크로 이용한 식각 공정으로 상기 투명 전극층을 식각하여 화소 전극(PE), 제1 브릿지부(B1), 제2 브릿지부(B2), 제3 브릿지부(B3), 제4 브릿지부(B4), 제5 브릿지부 (B5) 및 제6 브릿지부(B6)을 포함하는 전극 패턴을 형성한다..
상기 화소 전극(PE)은 단위 화소(P)에 대응하여 형성되며 콘택홀(CH)을 통해 상기 드레인 전극(D)과 접촉하여 상기 스위칭 소자(TFT)로부터 화소 전압을 인가받는다.
상기 제1 브릿지부(B1)는 상기 제2 절연층 내에 형성된 제1 홀(H1)을 통해 서로 인접하는 데이터 아일랜드부(DIE)들과 동시에 접촉한다. 이에 따라, 상기 데이터 아일랜드부(GIE)들이 전기적으로 연결되어 하나의 도전성 라인을 형성한다.
상기 제2 브릿지부(B2)는 상기 데이터 연결라인(DCL) 상에 형성된 제2 홀(H2)과 상기 데이터 아일랜드부 (DIE)상에 형성된 제1 홀(H1)을 통해, 상기 데이터 연결라인(DCL)과 상기 데이터 연결라인(DCL)에 가장 인접한 데이터 아일랜드부(DIE)와 동시에 접촉한다. 이에 따라, 상기 데이터 연결라인(DCL)과 상기 데이터 연결라인(DCL)에 가장 인접한 데이터 아일랜드부(DIE)가 전기적으로 연결된다.
상기 제3 브릿지부(B3)는 상기 데이터 패드(DP) 상에 형성된 제3 홀(H3)과 상기 제1 홀(H1)을 통해, 상기 데이터 패드(DP)와 상기 데이터 패드(DP)에 가장 인접한 데이터 아일랜드부(DIE)와 동시에 접촉한다. 이에 따라, 상기 데이터 패드(DP)와 상기 데이터 패드(DP)에 가장 인접한 데이터 아일랜드부(DIE)가 전기적으로 연결된다.
따라서, 상기 데이터 라인(DL)과 상기 데이터 패드(DP)를 전기적으로 연결시키는 데이터 팬아웃 라인(DFL)이 형성된다.
이와 마찬가지로, 상기 제4 브릿지부(B4)는 상기 제1 및 제2 절연층(120,150) 내에 형성된 제4 홀(H4)을 통해 서로 인접하는 게이트 아일랜드부(GIE)들과 동시에 접촉한다. 이에 따라, 상기 게이트 아일랜드부(GIE)들이 전기적으로 연결되어 하나의 도전성 라인을 형성한다.
상기 제5 브릿지부(B5)는 상기 게이트 연결라인(GCL) 상에 형성된 제5 홀(H5)과 상기 게이트 아일랜드부(GIE)상에 형성된 제4 홀(H4)을 통해, 상기 게이트 연결라인(GCL)과 상기 게이트 연결라인(GCL)에 가장 인접한 게이트 아일랜드부(GIE)와 동시에 접촉한다. 이에 따라, 상기 게이트 연결라인(GCL)과 상기 게이트 연결라인(GCL)에 가장 인접한 게이트 아일랜드부(GIE)가 전기적으로 연결된다.
상기 제6 브릿지부(B6)는 상기 게이트 패드(GP) 상에 형성된 제6 홀(H6)과 상기 제4 홀(H4)을 통해, 상기 게이트 패드(GP)와 상기 게이트 패드(GP)에 가장 인접한 게이트 아일랜드부(GIE)와 동시에 접촉한다. 이에 따라, 상기 게이트 패 드(GP)와 상기 게이트 패드(GP)에 가장 인접한 게이트 아일랜드부(GIE)가 전기적으로 연결된다.
따라서, 상기 게이트 라인(GL)과 상기 게이트 패드(GP)를 전기적으로 연결시키는 게이트 팬아웃 라인(GFL)이 형성된다.
이어서, 상기 전극 패턴 상에 잔류하는 상기 제5 포토레지스트 패턴(PR5)을 스트립 용액으로 제거한다. 이에 따라, 본 발명의 실시예에 따른 표시 기판(100)이 완성된다.
이상에서 설명한 바와 같이, 본 발명에 따르면 아일랜드부들과 상기 아일랜드부들을 전기적으로 연결시키는 적어도 하나의 브릿지부로 이루어진 팬아웃 라인을 형성하고, 각각의 팬아웃 라인에 형성되는 브릿지부의 개수를 조절함으로써 각각의 팬아웃 라인에 인가되는 접촉 저항 값을 가감할 수 있다. 이에 따라, 팬아웃 라인들의 길이 차로 인한 저항 편차를 보상할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 표시 영역 및 주변 영역이 정의된 베이스 기판;
    상기 표시 영역 상에서 서로 교차하여 단위 화소들을 정의하는 신호 라인들;
    상기 주변 영역에 형성되며, 외부로부터 구동 신호를 인가받는 신호 패드들; 및
    상기 신호 라인과 상기 신호 라인에 대응되는 상기 신호 패드 사이에 형성되며, 서로 이격된 아일랜드부들 및 상기 아일랜드부들과 다른 층으로 형성되어 상기 아일랜드부들을 전기적으로 연결시키는 적어도 하나의 제1 브릿지부를 포함하는 팬아웃 라인을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 팬아웃 라인 내에 포함된 상기 제1 브릿지부의 개수는 상기 팬아웃 라인이 연결시키는 상기 신호 라인과 상기 신호 패드의 직선 간격이 짧을수록 증가하는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 팬아웃 라인은 지그 재그로 패터닝 된 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 지그 재그로 패터닝된 팬아웃 라인의 지그 재그 반복 회수는 상기 팬아웃 라인이 연결시키는 상기 신호 라인과 상기 신호 패드의 직선 간격이 짧을수록 증가하는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 팬아웃 라인은 상기 신호 라인으로부터 상기 주변 영역으로 연장된 연결 라인;
    상기 연결 라인과 상기 연결 라인에 가장 인접한 상기 아일랜드부를 전기적으로 연결시키며, 상기 제1 브릿지부와 동일층에 형성된 제2 브릿지부; 및
    상기 신호 패드와 상기 신호 패드에 가장 인접한 상기 아일랜드부를 전기적으로 연결시키며, 상기 제1 브릿지부와 동일층에 형성된 제3 브릿지부를 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 신호 라인들은
    제1 방향으로 연장되며 제1 금속패턴으로 형성된 게이트 배선들; 및
    상기 제1 방향에 교차하는 제2 방향으로 연장되며 제2 금속패턴으로 형성된 데이터 배선들을 포함하는 것을 특징으로 하는 표시 기판.
  7. 제6항에 있어서, 상기 아일랜드부들은 상기 제1 금속패턴 내지 제2 금속패턴 중 적어도 하나로 형성되는 것을 특징으로 하는 표시 기판.
  8. 제6항에 있어서,
    상기 제1 금속패턴과 상기 제2 금속패턴 사이에 형성된 제1 절연층; 및
    상기 제2 금속패턴 상에 형성된 제2 절연층을 더 포함하는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서,
    상기 단위 화소 내에 형성되어 상기 신호 라인들과 연결된 스위칭 소자; 및
    상기 제2 절연층 상에 형성되어 상기 스위칭 소자로부터 화소 전압을 인가받는 화소 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서, 상기 제1 브릿지부는 상기 화소 전극과 동일재질로 이루어진 것을 특징으로 하는 표시 기판.
  11. 제8항에 있어서, 상기 제1 및 제2 절연층은 상기 아일랜드부와 상기 제1 브릿지부를 연결시키기 위한 홀을 포함하는 것을 특징으로 하는 표시 기판.
  12. 기판 상에 게이트 라인을 포함하는 제1 금속패턴을 형성하는 단계;
    상기 제1 금속패턴이 형성된 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 데이터 라인 및 데이터 패드를 포함하는 제2 금속패턴을 형성하는 단계;
    상기 제1 금속패턴과 상기 제2 금속패턴 중 적어도 하나로 상기 데이터 라인과 상기 데이터 패드 사이에 서로 이격된 데이터 아일랜드부들을 형성하는 단계;
    상기 제2 금속패턴이 형성된 기판 상에 제2 절연층을 형성하는 단계;
    상기 제1 및 제2 절연층을 동시에 패터닝하여 상기 데이터 아일랜드부들의 양단부를 노출시키는 제1 홀을 형성하는 단계;
    상기 제2 절연층 상에 도전성 물질층을 형성하는 단계; 및
    상기 도전성 물질층을 패터닝하여, 화소 전극 및 상기 제1 홀을 통해 서로 인접하는 상기 데이터 아일랜드부들과 동시에 접촉하는 적어도 하나의 제1 브릿지부를 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  13. 제12항에 있어서, 상기 제1 브릿지부와, 상기 제1 브릿지부에 의해 전기적으로 연결된 상기 데이터 아일랜드부들은 상기 데이터 라인과 상기 데이터 패드를 전기적으로 연결시키는 데이터 팬아웃 라인을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제13 항에 있어서, 상기 제1 브릿지부는 상기 데이터 팬아웃 라인이 연결시키는 상기 데이터 라인과 상기 데이터 패드의 직선 간격이 짧을수록 형성 개수가 증가하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제13 항에 있어서, 상기 데이터 팬아웃 라인은 지그 재그로 패터닝된 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제15 항에 있어서, 상기 데이터 팬아웃 라인의 지그 재그 반복 횟수는 상기 데이터 팬아웃 라인이 연결시키는 상기 데이터 라인과 상기 데이터 패드의 직선 간격이 짧을수록 증가하는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제12 항에 있어서, 상기 제1 금속패턴을 형성하는 단계는,
    상기 게이트 라인으로부터 이격된 게이트 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제17 항에 있어서, 상기 데이터 아일랜드부들을 형성하는 단계는,
    상기 제1 금속패턴과 상기 제2 금속패턴 중 적어도 하나로 상기 게이트 라인과 상기 게이트 패드 사이에 서로 이격된 게이트 아일랜드부들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제18 항에 있어서, 상기 제1 홀을 형성하는 단계는 상기 게이트 아일랜드부들의 양 단부를 노출시키는 제2 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제19 항에 있어서, 제1 브릿지부를 형성하는 단계는 상기 제2 홀을 통해 서로 인접하는 상기 게이트 아일랜드부들과 동시에 접촉하는 적어도 하나의 제2 브릿지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  21. 제20항에 있어서, 상기 제2 브릿지부와, 상기 제2 브릿지부에 의해 전기적으로 연결된 상기 게이트 아일랜드부들은 상기 게이트 라인과 상기 게이트 패드를 전기적으로 연결시키는 게이트 팬아웃 라인을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
KR1020070000109A 2007-01-02 2007-01-02 표시 기판 및 이의 제조 방법 KR101262184B1 (ko)

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