KR20080052463A - 전력 소비를 제한하는 메모리 - Google Patents

전력 소비를 제한하는 메모리

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KR20080052463A
KR20080052463A KR1020070125970A KR20070125970A KR20080052463A KR 20080052463 A KR20080052463 A KR 20080052463A KR 1020070125970 A KR1020070125970 A KR 1020070125970A KR 20070125970 A KR20070125970 A KR 20070125970A KR 20080052463 A KR20080052463 A KR 20080052463A
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KR
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current
switch
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memory cells
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KR1020070125970A
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토마스 니르쉴
얀 보리스 필립
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키몬다 노스 아메리카 코포레이션
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Abstract

일 실시예는 저항성 메모리 셀들, 펄스 생성기 및 회로를 포함하는 메모리를 제공한다. 상기 각각의 저항성 메모리 셀들은 2 이상의 각 상태들로 프로그램될 수 있다. 상기 펄스 생성기는 상기 저항성 메모리 셀들을 프로그램하기 위해 기록 펄스들을 제공한다. 상기 회로는 제 1 전류를 수용하고 상기 제 1 전류를 제한하며, 상기 저항성 메모리 셀들을 프로그램하기 위해 제 2 전류 내의 저장된 전하를 상기 펄스 생성기에 제공한다.

Description

전력 소비를 제한하는 메모리{MEMORY THAT LIMITS POWER CONSUMPTION}
본 발명은 전력 소비를 제한하는 메모리, 메모리 시스템, 및 메모리를 프로그램하는 방법에 관한 것이다.
메모리의 일 형태는 저항성 메모리이다. 저항성 메모리는 1 이상의 데이터 비트를 저장하기 위해 메모리 요소의 저항값을 이용한다. 예를 들어, 높은 저항값을 갖도록 프로그램된 메모리 요소는 로직(logic) "1" 데이터 비트 값을 나타낼 수 있으며, 낮은 저항값을 갖도록 프로그램된 메모리 요소는 로직 "0" 데이터 비트 값을 나타낼 수 있다. 통상적으로, 메모리 요소의 저항값은 전압 펄스 또는 전류 펄스를 인가함으로써 전기적으로 스위칭된다.
저항성 메모리의 일 형태는 상 변화 메모리이다. 상 변화 메모리는 저항성 메모리 요소용 상 변화 물질을 이용한다. 상 변화 물질은 비정질(amorphous) 상태 및 결정질(crystalline) 상태라고 언급되는 상태들을 포함하는 2 이상의 상이한 상태들을 나타낸다. 비정질 상태는 더 무질서한(disordered) 원자 구조를 수반하는 한편, 결정질 상태는 더 질서있는 격자(ordered lattice)를 수반한다. 비정질 상태는 통상적으로 결정질 상태보다 높은 저항률을 나타낸다. 또한, 몇몇 상 변화 물질 들은 다수의 결정질 상태들, 예를 들어 면심입방(face-centered cubic: FCC) 상태 및 육방밀집(hexagonal closest packing: HCP) 상태를 나타내고, 이는 상이한 저항률들을 가지며, 데이터를 저장하는데 사용될 수 있다. 다음의 설명에서, 비정질 상태는 더 높은 저항률을 갖는 상태를 언급하고, 결정질 상태는 더 낮은 저항률을 갖는 상태를 언급한다.
상 변화 물질들의 상 변화들은 가역적으로(reversibly) 유도될 수 있다. 이러한 방식으로 메모리는 온도 변화들에 응답하여 비정질 상태로부터 결정질 상태로, 또한 결정질 상태로부터 비정질 상태로 변화될 수 있다. 상 변화 물질에 대한 온도 변화들은 상 변화 물질을 통해 전류를 구동시키거나, 상 변화 물질에 인접한 저항성 히터를 통해 전류를 구동시킴으로써 달성될 수 있다. 이들 두 방법들을 이용하여, 상 변화 물질의 제어가능한 가열은 상 변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상 변화 물질로 만들어진 메모리 셀들의 어레이를 포함하는 상 변화 메모리는 상 변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방법은 상 변화 물질에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및/또는 전압의 레벨은 일반적으로 메모리 셀의 상 변화 물질 내에 유도된 온도에 대응한다.
몇몇 메모리들에서, 기록 회로는 상 변화 메모리 셀을 프로그램하기 위해 타겟 상 변화 메모리 셀 내의 상 변화 물질을 가열시키는 전류 펄스를 생성한다. 기 록 회로는 타겟 셀로 분배되는 적절한 전류 펄스를 생성한다. 전류 펄스 진폭 또는 전류 펄스 주기는 상기 타겟 셀이 프로그램되고 있는 특정 상태에 의존하여 제어된다. 일반적으로, 메모리 셀의 "설정" 동작은 타겟 셀의 상 변화 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 이하로) 가열하여, 결정질 상태를 충분히 오래 달성하는 것이다. 일반적으로, 메모리 셀의 "재설정" 동작은 타겟 셀의 상 변화 물질을 그 용융 온도 이상으로 가열한 다음, 상기 물질을 신속히 퀀칭(quench) 냉각하여, 비정질 상태를 달성하는 것이다. 상 변화 물질의 비정질 및 결정질 프랙션(fraction)들을 제공하도록 메모리 셀에 부분 "설정" 또는 부분 "재설정" 펄스를 인가함으로써, 비정질 상태와 결정질 상태 사이의 저항 상태로 메모리 셀이 프로그램될 수 있다.
통상적으로, 재설정 전류 펄스의 진폭은 설정 전류 펄스의 진폭보다 높고, 재설정 전류 펄스의 주기는 설정 전류 펄스의 주기보다 짧으며, 여기서 재설정 전류 펄스의 주기는 통상적으로 100 나노초 미만이다. 상 변화 메모리의 피크(peak) 전류 소비는 기록 회로가 상 변화 메모리 셀들을 재설정하는 결과를 가져온다. 상 변화 메모리의 이 피크 전류 소비는 랜덤 액세스 메모리 시스템들 및 임베디드(embeded) 메모리 시스템들과 같은 시스템들의 전류 사양들을 초과할 수 있다. 임베디드 메모리 시스템들에서, 임베디드 시스템 전력 공급 장치는 상 변화 메모리 셀들을 재설정하는데 요구되는 전류 펄스 진폭들을 제공할 수 없을 수도 있다.
이들 및 다른 이유들로 본 발명에 대한 필요성이 존재한다.
본 발명은 피크 전력 소비를 제한하는 메모리를 제공한다. 일 실시예는 저항성 메모리 셀들, 펄스 생성기 및 회로를 포함하는 메모리를 제공한다. 상기 각각의 저항성 메모리 셀들은 2 이상의 각 상태들로 프로그램될 수 있다. 상기 펄스 생성기는 상기 저항성 메모리 셀들을 프로그램하기 위해 기록 펄스들을 제공한다. 상기 회로는 제 1 전류를 수용하고 상기 제 1 전류를 제한하며, 상기 저항성 메모리 셀들을 프로그램하기 위해 제 2 전류 내의 저장된 전하를 상기 펄스 생성기에 제공한다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 지향성 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 지향성 용어는 예시의 목적으로 사용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 본 발명에 따른 전자 시스템(20)의 일 실시예를 예시하는 도면이다. 전자 시스템(20)은 전력 공급 장치(22) 및 상 변화 메모리(24)를 포함한다. 일 실시예에서, 전자 시스템(20)은 인베디드 시스템이다. 일 실시예에서, 전력 공급 장치(22)는 임베디드 시스템 전력 공급 장치이다. 일 실시예에서, 메모리(24)는 임베디드 시스템 상 변화 메모리이다. 일 실시예에서, 전자 시스템(20)은 임베디드 랜덤 액세스 메모리 시스템이다.
본 명세서에서 사용되는 바와 같은 "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야 한다는 것을 의미하는 것은 아니며, "전기적으로 커플링된" 요소들 사이에 개재 요소(intervening element)들이 제공될 수 있다.
메모리(24)는 상 변화 메모리 셀들 및 기록 회로(26)를 포함한다. 전력 공급 장치(22)는 메모리(24)에 전기적으로 커플링되고, 전력 공급 경로들(28)을 통해 기록 회로(26)에 전기적으로 커플링된다. 전력 공급 장치(22)는 메모리(24)에, 또한 전력 공급 경로들(28)을 통해 기록 회로(26)에 전력, 즉 전압 및 전류를 제공한다. 일 실시예에서, 메모리(24)는 단일 비트 상 변화 메모리 셀들이다. 일 실시예에서, 메모리(24)는 멀티 비트 상 변화 메모리 셀들이다.
기록 회로(26)는 전력 공급 장치(22)로부터 전력을 수용하고, 상 변화 메모리 셀들을 프로그램한다. 기록 회로(26)는 상 변화 메모리 셀들을 프로그램하기 위해 상 변화 메모리 셀들 내의 상 변화 물질에 프로그래밍 펄스들을 제공한다. 기록 회로(26)가 상 변화 메모리 셀들을 프로그램하는 동안에, 예컨대 기록 회로(26)가 상 변화 메모리 셀에 재설정 펄스를 제공하는 동안에, 메모리(24)는 피크 전력을 소비한다. 기록 회로(26)는 전자 시스템(20) 및 전력 공급 장치(22)의 제한값 내에 있도록 메모리(24)의 피크 전력 소비를 제한한다. 일 실시예에서, 기록 회로(26)는 임베디드 랜덤 액세스 메모리 시스템의 요건과 필적할만하도록 메모리(24)의 피크 전력 소비를 제한한다. 일 실시예에서, 기록 회로(26)는 임베드된 시스템 전력 공급 장치와 필적할만하도록 메모리(24)의 피크 전력 소비를 제한한다. 다른 실시예들에서, 기록 회로(26)는 여하한의 적절한 전자 시스템과 필적할만하도록 피크 전력 소비를 제한한다.
기록 회로(26)는 상 변화 메모리 셀들 안에 특정 상태들을 프로그램하기 위해 전류 및/또는 전압 프로그래밍 펄스 진폭들 및 주기들을 제어한다. 프로그래밍 펄스의 레벨은 상 변화 메모리 셀의 상 변화 물질 내에 유도된 온도에 대응한다. 기록 회로(26)는 타겟 상 변화 메모리 셀의 상 변화 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 아래로) 가열하여, 결정질 상태를 충분히 오래 달성하는 1 이상의 설정 펄스들을 제공한다. 기록 회로(26)는 타겟 상 변화 메모리 셀의 상 변화 물질을 그 용융 온도 이상으로 가열한 다음, 상기 물질을 신속히 퀀칭 냉각하여, 비정질 상태를 달성하는 재설정 펄스를 제공한다. 멀티 비트 상 변화 메모리 실시예들에서, 기록 회로(26)는 상 변화 메모리 셀에 부분 설정 또는 부분 재설정 동작을 인가함으로써 비정질 상태와 결정질 상태 사이에서 저항 상태를 프로그램한다.
기록 회로(26)가 1 이상의 상 변화 메모리 셀들을 재설정하는 동안에, 메모리(24)의 피크 전류 소비 및 피크 전력 소비가 발생한다. 다른 실시예들에서, 기록 회로(26)가 여하한의 적절한 프로그래밍 펄스(들)를 제공하는 동안에, 피크 전류 소비 및 피크 전력 소비가 발생할 수 있다.
재설정 펄스의 진폭은 설정 펄스의 진폭보다 높고, 재설정 펄스의 주기는 설정 펄스의 주기보다 짧다. 일 실시예에서, 재설정 펄스의 주기는 100 나노초 미만이다. 일 실시예에서, 재설정 펄스의 주기는 약 20 나노초이다. 다른 실시예들에서, 재설정 펄스의 주기는 여하한의 적절한 값일 수 있다.
동작 시, 기록 회로(26)는 전력 공급 장치(22)로부터 전류를 수용한다. 메모리(24)는 기록 명령을 수신하고, 기록 회로(26)는 1 이상의 상 변화 메모리 셀들을 프로그램하도록 제어된다. 기록 회로(26)는 전자 시스템(20) 및 전력 공급 장치(22)의 제한값 내에 있도록 전력 공급 장치(22)로부터 도출된 전류를 제한한다. 기록 회로(26)는 전력 공급 장치(22)로부터 도출된 전류를 제한하는 동안에 상 변화 메모리 셀의 프로그래밍을 완료한다. 일 실시예에서, 기록 회로(26)는 상 변화 메모리 셀의 프로그래밍을 완료한 때에 전력 공급 장치(22)로부터 전류를 수용한다. 다른 실시예들에서, 기록 회로(26)는 상 변화 메모리 셀의 프로그래밍을 완료한 때에 전력 공급 장치(22)로부터 전류를 수용하지 않는다.
일 실시예에서, 기록 회로(26)는 펄스 생성기 및 캐패시터로 공급된 전류를 제한함에 따라 전력 공급 장치(22)로부터 도출된 전류량을 제어한다. 캐패시터는 전력 공급 장치(22)로부터의 전류를 통해 충전되며, 기록 회로(26)가 1 이상의 상 변화 메모리 셀들을 프로그램하는 동안에, 전력 공급 장치(22)로부터 도출된 전류가 제한된다. 기록 회로(26)가 1 이상의 상 변화 메모리 셀들을 프로그램하고 전력 공급 장치(22)로부터 도출된 전류를 제한하는 동안에, 캐패시터는 프로그래밍 전류 내의 저장된 전하를 펄스 생성기에 공급한다.
일 실시예에서, 기록 회로(26)는 펄스 생성기 및 캐패시터의 한쪽에 제공된 전류를 제한하고, 펄스 생성기로부터 복귀 전류를 제한함으로써, 전력 공급 장치(22)로부터 도출된 전류량을 제어한다. 캐패시터는 전력 공급 장치(22)로부터의 전류를 통해 충전된다. 기록 회로(26)가 1 이상의 상 변화 메모리 셀들을 프로그램하는 동안에, 전력 공급 장치(22)로부터 도출된 전류 및 펄스 생성기로부터의 복귀 전류가 제한된다. 기록 회로(26)가 1 이상의 상 변화 메모리 셀들을 프로그램하고, 전력 공급 장치(22)로부터 도출된 전류 및 펄스 생성기로부터의 복귀 전류를 제한하는 동안에, 캐패시터는 프로그래밍 전류 내의 저장된 전하를 펄스 생성기에 공급한다.
다른 실시예들에서, 기록 회로(26)는 전하 펌프를 통해 전력 공급 장치(22)로부터 도출된 전류를 제한한다. 일 실시예에서, 기록 회로(26)는 캐패시터의 한쪽을 충전한 다음, 상기 캐패시터의 한쪽 상에 전압을 부스트(boost)하도록 상기 캐패시터의 다른 한쪽을 충전함에 따라, 전력 공급 장치(22)로부터 도출된 전류량을 제어한다. 캐패시터는 1 이상의 상 변화 메모리 셀들을 프로그램하기 위해 프로그래밍 전류 내의 저장된 전하를 펄스 생성기에 공급한다.
도 2는 상 변화 메모리(24)와 유사한 메모리(100)의 일 실시예를 예시하는 블록도이다. 메모리(100)는 기록 회로(26), 분배 회로(104), 메모리 셀들(106a, 106b 및 106c), 제어기(108) 및 감지 회로(110)를 포함한다. 일 실시예에서, 메모 리 셀들(106a 내지 106c)은 메모리 셀들 내의 상 변화 물질의 비정질 및 결정질 상태들에 기초하여 데이터를 저장하는 상 변화 메모리 셀들이다. 또 다른 실시예에서, 메모리 셀들(106a 내지 106c)은 1 이상의 데이터 비트를 저장할 수 있는 멀티 레벨 메모리 셀들이다.
각각의 메모리 셀들(106a 내지 106c)은 중간 저항값들을 갖도록 상 변화 물질을 프로그램함으로써 2 이상의 상태들 중 하나에 기록되거나 프로그램될 수 있다. 메모리 셀들(106a 내지 106c) 중 하나를 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 및 이에 따른 셀 저항은 적절한 기록 전략 및 제어기(108)를 통해 제어된다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106c)은 3 개의 상태들 중 어느 하나로 프로그램될 수 있다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106c)은 4 개의 상태들 중 어느 하나로 프로그램될 수 있다. 다른 실시예들에서, 각각의 메모리 셀들(106a 내지 106c)은 여하한의 적절한 개수의 상태들 중 어느 하나로 프로그램될 수 있다.
기록 회로(26)는 신호 경로(112)를 통해 분배 회로(104)에 전기적으로 커플링되고, 신호 경로(114)를 통해 제어기(108)에 전기적으로 커플링된다. 기록 회로(26)는 전력 공급 경로들(28)을 통해 전력 공급 장치(22)에 전기적으로 커플링된다. 전력 공급(22)은 전력 공급 경로들(28)을 통해 기록 회로(26)에 또한 메모리(100)에 전력을 제공한다. 기록 회로(26)는 전력 공급 장치(22)로부터 전력을 수용하고, 메모리 셀들(106a 내지 106c)을 프로그램한다.
제어기(108)는 신호 경로(116)를 통해 분배 회로(104)에 전기적으로 커플링 된다. 또한, 제어기(108)는 신호 경로(122)를 통해 감지 회로(110)에 전기적으로 커플링된다. 감지 회로(110)는 신호 경로(120)를 통해 분배 회로(104)에 전기적으로 커플링된다.
분배 회로(104)는 신호 경로들(118a 내지 118c)을 통해 각각의 메모리 셀들(106a 내지 106c)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(118a)를 통해 메모리 셀(106a)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(118b)를 통해 메모리 셀(106b)에 전기적으로 커플링되고, 분배 회로(104)는 신호 경로(118c)를 통해 메모리 셀(106c)에 전기적으로 커플링된다. 일 실시예에서, 메모리 셀들(106a 내지 106c)은 메모리 셀들의 어레이의 일부분이고, 여기서 메모리 셀들의 어레이는 여하한의 적절한 개수의 메모리 셀들을 포함한다.
각각의 메모리 셀들(106a 내지 106c)은 온도 변화의 영향 하에서 비정질 상태로부터 결정질 상태로, 또는 결정질 상태로부터 비정질 상태로 변화될 수 있는 상 변화 물질을 포함한다. 일 실시예에서, 메모리 셀들(106a 내지 106c) 중 하나의 비정질 상 변화 물질 내의 비정질 물질과 공존하는 결정질 상 변화 물질의 양은 이에 따라 메모리 셀 및 메모리 디바이스(100) 내에 데이터를 저장하는 2 이상의 상태들을 정의한다.
메모리 셀들(106a 내지 106c)의 상 변화 물질은 본 발명에 따른 다양한 물질들로 구성될 수 있다. 일반적으로, 이러한 물질로는 주기율표의 VI 족으로부터 1 이상의 원소들을 포함하는 칼코게나이드 합금(chalcogenide alloy)이 유용하다. 일 실시예에서, 상 변화 물질은 GeSbTe, SbTe, GeTe 또는 AgInSbTe와 같은 칼코게나이 드 화합물 물질로 구성된다. 또 다른 실시예에서, 상 변화 물질은 GeSb, GaSb, InSb 또는 GeGaInSb와 같이 칼코겐이 없다. 다른 실시예들에서, 상 변화 물질은 원소들 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 여하한의 적합한 물질로 구성된다.
제어기(108)는 기록 회로(26), 감지 회로(110) 및 분배 회로(104)를 제어한다. 제어기(108)는 마이크로프로세서, 마이크로제어기, 또는 기록 회로(26), 감지 회로(110) 및 분배 회로(104)의 동작을 제어하는 다른 적절한 논리 회로를 포함한다. 제어기(108)는 메모리 셀들(106a 내지 106c)의 저항 상태들을 설정하기 위해 기록 회로(26) 및 분배 회로(104)를 제어한다. 제어기(108)는 메모리 셀들(106a 내지 106c)의 저항 상태들을 판독하기 위해 감지 회로(110) 및 분배 회로(104)를 제어한다.
기록 회로(26)는 메모리 셀들(106a 내지 106c)에 프로그래밍 펄스들을 제공하고, 저항 레벨들 또는 상태들을 각각의 메모리 셀들(106a 내지 106c)의 상 변화 물질로 프로그램한다. 일 실시예에서, 기록 회로(26)는 신호 경로(112)를 통해 분배 회로(104)에 전압 펄스들을 제공하고, 분배 회로(104)는 신호 경로들(118a 내지 118c)을 통해 메모리 셀들(106a 내지 106c)에 전압 펄스들을 지향시킨다. 일 실시예에서, 분배 회로(104)는 각각의 메모리 셀들(106a 내지 106c)에 전압 펄스들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다. 다른 실시예들에서, 기록 회로(26)는 신호 경로(112)를 통해 분배 회로(104)에 전류 펄스들을 제공하고, 분배 회로(104)는 신호 경로들(118a 내지 118c)을 통해 메모리 셀들(106a 내지 106c)에 전류 펄스들을 지향시킨다. 일 실시예에서, 분배 회로(104)는 각각의 메모리 셀들(106a 내지 106c)에 전류 펄스들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다.
기록 회로(26)는 메모리 셀들(106a 내지 106c)을 프로그램하기 위해 전력 공급 장치(22)로부터 전력을 수용한다. 기록 회로(26)가 메모리 셀들(106a 내지 106c)을 프로그램하는 동안에, 예컨대 기록 회로(26)가 메모리 셀들(106a 내지 106c) 중 하나에 재설정 펄스를 제공하는 동안에, 메모리(100)는 피크 전력을 소비한다. 기록 회로(26)는 전자 시스템(20) 및 전력 공급 장치(22)의 제한값 내에 있도록 메모리(100)의 피크 전력 소비를 제한한다. 일 실시예에서, 기록 회로(26)는 임베디드 랜덤 액세스 메모리 시스템의 요건들과 필적할만하도록 메모리(100)의 피크 전력 소비를 제한한다. 일 실시예에서, 기록 회로(26)는 임베드된 시스템 전력 공급 장치와 필적할만하도록 메모리(100)의 피크 전력 소비를 제한한다. 다른 실시예에서, 기록 회로(26)는 여하한의 적절한 전자 시스템과 필적할만하도록 메모리(100)의 피크 전력 소비를 제한한다.
기록 회로(26)는 메모리 셀들(106a 내지 106c) 안에 특정 상태들을 프로그램하기 위해 프로그래밍 펄스(전류 펄스 및/또는 전압 펄스) 진폭들 및 주기들을 제어한다. 프로그래밍 펄스의 레벨은 상 변화 메모리 셀의 상 변화 물질 내에 유도된 온도에 대응한다. 기록 회로(26)는 타겟 상 변화 메모리 셀의 상 변화 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 아래로) 가열하여, 결정질 상태를 충분히 오래 달성하는 1 이상의 설정 펄스들을 제공한다. 기록 회로(26)는 타겟 상 변화 메모리 셀의 상 변화 물질을 그 용융 온도 이상으로 가열한 다음, 상기 물질을 신속히 퀀칭 냉각하여, 비정질 상태를 달성하는 재설정 펄스를 제공한다. 일 실시예에서, 기록 회로(26)는 상 변화 물질의 비정질 및 결정질 프랙션들을 제공하도록 상 변화 메모리 셀에 부분 설정 또는 부분 재설정 동작을 인가함으로써 비정질 상태와 결정질 상태 사이에서 저항 상태를 프로그램한다.
기록 회로(26)가 1 이상의 메모리 셀들(106a 내지 106c)을 재설정하는 동안에, 메모리(100)의 피크 전류 소비 및 피크 전력 소비가 발생한다. 다른 실시예들에서, 기록 회로(26)가 여하한의 적절한 프로그래밍 펄스(들)를 제공하는 동안에, 피크 전류 소비 및 피크 전력 소비가 발생할 수 있다.
재설정 펄스의 진폭은 설정 펄스의 진폭보다 높고, 재설정 펄스의 주기는 설정 펄스의 주기보다 짧다. 일 실시예에서, 재설정 펄스의 주기는 100 나노초 미만이다. 일 실시예에서, 재설정 펄스의 주기는 약 20 나노초이다. 다른 실시예들에서, 재설정 펄스의 주기는 여하한의 적절한 값일 수 있다.
감지 회로(110)는 상 변화 물질의 저항을 감지하고, 메모리 셀들(106a 내지 106d) 내의 상 변화 물질의 저항 상태를 나타내는 신호들을 제공한다. 감지 회로(110)는 신호 경로(120)를 통해 메모리 셀들(106a 내지 106c)의 상태들을 판독한다. 분배 회로(104)는 신호 경로들(118a 내지 118d)을 통해 감지 회로(110)와 메모리 셀들(106a 내지 106c) 사이의 신호들을 제어가능하게 지향시킨다. 일 실시예에서, 분배 회로(104)는 감지 회로(110)와 메모리 셀들(106a 내지 106c) 사이의 신호들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다.
감지 회로(110)는 각각의 메모리 셀들(106a 내지 106c)의 상 변화 물질의 각각의 2 이상의 상태들을 판독할 수 있다. 일 실시예에서, 상 변화 물질의 저항을 판독하기 위하여, 감지 회로(110)는 선택된 셀의 상 변화 물질을 통해 흐르는 전류를 제공하고, 감지 회로(110)는 상기 선택된 셀에 걸친 전압을 판독한다. 일 실시예에서, 감지 회로(110)는 선택된 셀의 상 변화 물질에 걸친 전압을 제공하고, 감지 회로(110)는 상기 선택된 셀을 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(26)는 선택된 셀에 걸친 전압을 제공하고, 감지 회로(110)는 상기 선택된 셀을 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(26)는 선택된 셀을 통해 전류를 제공하고, 감지 회로(110)는 상기 선택된 셀에 걸친 전압을 판독한다.
도 3은 기록 회로(26) 및 전력 공급 장치(22)의 일 실시예를 예시하는 도면이다. 기록 회로(26)는 전력 공급 경로들(28a 및 28b)을 통해 전력 공급 장치(22)에 전기적으로 커플링된다. 전력 공급 장치(22)는 전력 공급 경로들(28a 및 28b)을 통해 기록 회로(26)에 전력, 즉 전압 및 전류를 제공한다. 기록 회로(26)는 전력 공급 장치(22)로부터 전력을 수용하고, 상 변화 메모리 셀들을 프로그램하기 위해 프로그래밍 펄스들을 제공한다. 기록 회로(26)는 전력 공급 장치(22)의 제한값 내에 있도록 피크 전력 소비를 제한한다.
기록 회로(26)는 캐패시터(300), 펄스 생성기(302), 스위치(304) 및 전류 제한 제어 회로(306)를 포함한다. 스위치(304)는 전계 효과 트랜지스터이고, 스위치(304)의 드레인-소스 경로의 한쪽은 전력 공급 경로(28a)를 통해 전력 공급 장 치(22)에 전기적으로 커플링된다. 스위치(304)의 드레인-소스 경로의 다른 한쪽은 전류 경로(308)를 통해 캐패시터(300)의 한쪽 및 펄스 생성기(302)에 전기적으로 커플링된다. 스위치(304)의 게이트는 게이트 경로(310)를 통해 전류 제한 제어 회로(306)에 전기적으로 커플링된다. 캐패시터(300)의 다른 한쪽은 전력 공급 경로(28b)를 통해 전력 공급 장치(22) 및 펄스 생성기(302)에 전기적으로 커플링된다. 일 실시예에서, 전계 효과 트랜지스터는 n-채널 금속 산화물 반도체(NMOS) 트랜지스터이다. 일 실시예에서, 전계 효과 트랜지스터는 p-채널 금속 산화물 반도체(PMOS) 트랜지스터이다.
펄스 생성기(302)는 상 변화 메모리 셀들을 프로그램하기 위해 상 변화 메모리 셀들 내의 상 변화 물질에 프로그래밍 펄스들을 제공한다. 펄스 생성기(302)는 상 변화 메모리 셀들 안에 특정 상태들을 프로그램하기 위해 전류 및/또는 전압 프로그래밍 펄스 진폭들 및 주기들을 제어한다. 펄스 생성기(302)는 상 변화 메모리 셀들을 프로그램하는 동안에, 예컨대 상 변화 메모리 셀에 재설정 펄스를 제공하는 동안에 피크 전력을 소비한다.
기록 회로(26)는 전력 공급 장치(22)의 제한값 내에 있도록 펄스 생성기(302)의 피크 전력 소비를 제한한다. 일 실시예에서, 펄스 생성기(302)의 피크 전류 소비 및 피크 전력 소비는 펄스 생성기(302)가 1 이상의 상 변화 메모리 셀들을 재설정하는 동안에 발생한다. 다른 실시예들에서, 피크 전류 소비 및 피크 전력 소비는 펄스 생성기(302)가 여하한의 적절한 프로그래밍 펄스(들)를 제공하는 동안에 발생한다.
캐패시터(300)는 전력 공급 장치(22) 및 스위치(304)를 통해 충전된다. 캐패시터(300)는 전류 경로(308)를 통해 펄스 생성기(302)에 프로그래밍 전류 내의 충전된 전하를 제공한다. 스위치(304)는 전력 공급 장치(22)로부터 도출되고 캐패시터(300) 및 펄스 생성기(302)에 의해 수용된 전류를 제한하도록 전류 제한 제어 회로(306)에 의해 동작된다.
전류 제한 제어 회로(306)는 전력 공급 장치(22)로부터 도출되고 캐패시터(300) 및 펄스 생성기(302)에 제공된 전류를 조절하도록 스위치(304)를 제어한다. 기록 회로(26) 및 펄스 생성기(302)가 비활성인 경우, 전류 제한 제어 회로(306)는 캐패시터(300)를 충전하도록 스위치(304)를 활성화한다. 기록 회로(26) 및 펄스 생성기(302)가 1 이상의 메모리 셀들을 프로그램하도록 활성화되는 경우, 전류 제한 제어 회로(306)는 전력 공급 장치(22)로부터 도출되고 캐패시터(300) 및 펄스 생성기(302)에 제공된 전류를 제한하도록 스위치(304)를 동작시킨다. 캐패시터(300)는 메모리 셀의 프로그래밍을 완료하는 펄스 생성기(302)에 프로그래밍 전류 내의 저장된 전하를 제공한다.
일 실시예에서, 펄스 생성기(302)가 재설정 펄스를 제공하도록 활성화되는 경우, 전류 제한 제어 회로(306)는 재설정 펄스가 펄스 생성기(302)를 통해 제공되는 동안에 전력 공급 장치(22)로부터 도출된 전류를 제한하도록 스위치(304)를 턴 오프(turn off) 한다. 일 실시예에서, 펄스 생성기(302)가 재설정 펄스를 제공하도록 활성화되는 경우, 전류 제한 제어 회로(306)는 재설정 펄스가 펄스 생성기(302)를 통해 제공되는 동안에 전력 공급 장치(22)로부터 도출된 전류를 제한하여 더 적 은 전류를 전도시키도록 스위치(304)를 바이어싱한다. 일 실시예에서, 펄스 생성기가 1 이상의 설정 펄스들을 제공하도록 활성화되는 경우, 전류 제한 제어 회로(306)는 설정 펄스(들)가 펄스 생성기(302)를 통해 제공되는 동안에 전력 공급 장치(22)로부터 도출된 전류를 제한하도록 스위치(304)를 턴 오프 한다. 일 실시예에서, 펄스 생성기가 1 이상의 설정 펄스들을 제공하도록 활성화되는 경우, 전류 제한 제어 회로(306)는 설정 펄스(들)가 펄스 생성기(302)를 통해 제공되는 동안에 전력 공급 장치(22)로부터 도출된 전류를 제한하여 더 적은 전류를 전도시키도록 스위치(304)를 바이어싱한다.
동작 시, 전류 제한 제어 회로(306)는 캐패시터(300)를 충전하도록 스위치(304)를 활성화한다. 기록 회로(26)는 전력 공급 장치(22)로부터 전류를 수용하고, 캐패시터(300)는 스위치(304)를 통해 충전된다. 그 후, 메모리는 기록 명령을 수신하고, 기록 회로(26)는 1 이상의 상 변화 메모리 셀들을 프로그램하도록 제어된다. 전류 제한 제어 회로(306)는 전력 공급 장치(22)로부터 도출되고 캐패시터(300) 및 펄스 생성기(302)에 제공된 전류를 제한하도록 스위치(304)를 동작시킨다. 전류 제한 제어 회로(306) 및 스위치(304)는 전력 공급 장치(22)의 제한값 내에 있도록 전력 공급 장치(22)로부터 도출된 전류를 제한한다. 캐패시터(300)는 펄스 생성기(302)에 프로그래밍 전류 내의 저장된 전하를 제공한다. 기록 회로(26)는 전력 공급 장치(22)로부터 도출된 전류를 제한하는 동안에 상 변화 메모리 셀의 프로그래밍을 완료한다. 일 실시예에서, 캐패시터(300) 및 펄스 생성기(302)는 기록 회로(26)가 상 변화 메모리 셀의 프로그래밍을 완료하는 동안에 전력 공급 장 치(22)로부터 전류를 수용한다. 다른 실시예들에서, 캐패시터(300) 및 펄스 생성기(302)는 기록 회로(26)가 상 변화 메모리 셀의 프로그래밍을 완료하는 동안에 전력 공급 장치(22)로부터 전류를 수용하지 않는다. 프로그래밍이 완료된 후, 전류 제한 제어 회로(306)는 캐패시터(300)를 충전하도록 스위치(304)를 활성화한다.
도 4는 2 개의 스위치들을 포함하는 기록 회로(26) 및 전력 공급 회로(22)의 일 실시예를 예시하는 도면이다. 기록 회로(26)는 전력 공급 경로들(28a 및 28b)을 통해 전력 공급 장치(22)에 전기적으로 커플링된다. 전력 공급 장치(22)는 전력 공급 경로들(28a 및 28b)을 통해 기록 회로(26)에 전력, 즉 전압 및 전류를 제공한다. 기록 회로(26)는 전력 공급 장치(22)로부터 전력을 수용하고, 상 변화 메모리 셀들을 프로그램하도록 프로그래밍 펄스들을 제공한다. 기록 회로(26)는 전력 공급 장치(22)의 제한값 내에 있도록 피크 전력 소비를 제한한다.
기록 회로(26)는 캐패시터(400), 펄스 생성기(402), 제 1 스위치(404), 제 2 스위치(406) 및 전류 제한 제어 회로(408)를 포함한다. 제 1 스위치(404)는 전계 효과 트랜지스터이고, 제 2 스위치(406)는 전계 효과 트랜지스터이다. 일 실시예에서, 각각의 스위치들(404 및 406)은 NMOS 트랜지스터이다. 일 실시예에서, 각각의 스위치들(404 및 406)은 PMOS 트랜지스터이다. 일 실시예에서, 스위치들(404 및 406) 중 하나는 NMOS 트랜지스터이고, 다른 하나는 PMOS 트랜지스터이다.
제 1 스위치(404)의 드레인-소스 경로의 한쪽은 전력 공급 경로(28a)를 통해 전력 공급 장치(22)에 전기적으로 커플링된다. 제 1 스위치(404)의 드레인-소스 경로의 다른 한쪽은 포워드 전류 경로(410)를 통해 캐패시터(400)의 한쪽 및 펄스 생 성기(402)에 전기적으로 커플링된다. 제 2 스위치(406)의 드레인-소스 경로의 한쪽은 전력 공급 경로(28b)를 통해 전력 공급 장치(22)에 전기적으로 커플링된다. 제 2 스위치(406)의 드레인-소스 경로의 다른 한쪽은 복귀 전류 경로(412)를 통해 캐패시터(400)의 한쪽 및 펄스 생성기(402)에 전기적으로 커플링된다. 제 1 스위치(404)의 게이트 및 제 2 스위치(406)의 게이트는 게이트 경로들(414)을 통해 전류 제한 제어 회로(408)에 전기적으로 커플링된다.
펄스 생성기(402)는 상 변화 메모리 셀들을 프로그램하기 위해 상 변화 메모리 셀들 내의 상 변화 물질에 프로그래밍 펄스들을 제공한다. 펄스 생성기(402)는 상 변화 메모리 셀들 안에 특정 상태들을 프로그램하기 위해 전류 및/또는 전압 프로그래밍 펄스 진폭들 및 주기들을 제어한다. 펄스 생성기(402)는 상 변화 메모리 셀들을 프로그램하는 동안에, 예컨대 상 변화 메모리 셀에 재설정 펄스를 제공하는 동안에 피크 전력을 소비한다.
기록 회로(26)는 전력 공급 장치(22)의 제한값 내에 있도록 펄스 생성기(402)의 피크 전력 소비를 제한한다. 일 실시예에서, 펄스 생성기(402)의 피크 전류 소비 및 피크 전력 소비는 펄스 생성기(402)가 1 이상의 상 변화 메모리 셀들을 재설정하는 동안에 발생한다. 다른 실시예들에서, 피크 전류 소비 및 피크 전력 소비는 펄스 생성기(402)가 여하한의 적절한 프로그래밍 펄스(들)를 제공하는 동안에 발생한다.
캐패시터(400)는 전력 공급 장치(22), 및 제 1 및 제 2 스위치(404 및 406)를 통해 충전된다. 캐패시터(400)는 포워드 전류 경로(410)를 통해 펄스 생성 기(402)에 프로그래밍 전류 내의 충전된 전하를 제공한다. 제 1 스위치(404)는 전력 공급 장치(22)로부터 도출되고 캐패시터(400) 및 펄스 생성기(402)에 의해 수용된 전류를 제한하도록 전류 제한 제어 회로(408)에 의해 동작된다. 제 2 스위치(406)는 펄스 생성기(402)로부터 전력 공급 장치(22)로 복귀 전류를 제한하도록 전류 제한 제어 회로(408)에 의해 동작된다.
전류 제한 제어 회로(408)는 전력 공급 장치(22)로부터 도출되고 캐패시터(400) 및 펄스 생성기(402)에 제공된 전류를 조절하도록 제 1 스위치(404)를 제어한다. 전류 제한 제어 회로(408)는 펄스 생성기(402)로부터 전력 공급 장치(22)로 복귀된 전류를 조절하도록 제 2 스위치(406)를 제어한다.
기록 회로(26) 및 펄스 생성기(402)가 비활성인 경우, 전류 제한 제어 회로(408)는 캐패시터(400)를 충전하도록 제 1 스위치(404) 및 제 2 스위치(406)를 활성화한다. 기록 회로(26) 및 펄스 생성기(402)가 1 이상의 메모리 셀들을 프로그램하도록 활성화되는 경우, 전류 제한 제어 회로(408)는 전력 공급 장치(22)로부터 도출되고 캐패시터(400) 및 펄스 생성기(402)에 제공된 전류를 제한하도록 제 1 스위치(404)를 동작시킨다. 또한, 전류 제한 제어 회로(408)는 펄스 생성기(402)로부터 전력 공급 장치(22)로 복귀 전류를 제한하도록 제 2 스위치(406)를 동작시킨다. 캐패시터(400)는 메모리 셀의 프로그래밍을 완료하는 펄스 생성기(402)에 프로그래밍 전류 내의 저장된 전하를 제공한다.
일 실시예에서, 펄스 생성기(402)가 재설정 펄스를 제공하도록 활성화되는 경우, 전류 제한 제어 회로(408)는 전력 공급 장치(22)로부터 도출된 전류를 제한 하도록 제 1 스위치(404)를 턴 오프 하고, 전력 공급 장치(22)로 복귀 전류를 제한하도록 제 2 스위치(406)를 턴 오프 한다. 일 실시예에서, 펄스 생성기(402)가 재설정 펄스를 제공하도록 활성화되는 경우, 전류 제한 제어 회로(408)는 전력 공급 장치(22)로부터 더 적은 전류를 전도시키도록 제 1 스위치(404)를 바이어싱하고, 펄스 생성기(402)로부터 전력 공급 장치(22)로 더 적은 복귀 전류를 전도시키도록 제 2 스위치(406)를 바이어싱한다. 일 실시예에서, 펄스 생성기(402)가 1 이상의 설정 펄스들을 제공하도록 활성화되는 경우, 전류 제한 제어 회로(408)는 전력 공급 장치(22)로부터 도출된 전류를 제한하도록 제 1 스위치(404)를 턴 오프 하고, 전력 공급 장치(22)로 복귀 전류를 제한하도록 제 2 스위치(406)를 턴 오프 한다. 일 실시예에서, 펄스 생성기(402)가 1 이상의 설정 펄스들을 제공하도록 활성화되는 경우, 전류 제한 제어 회로(408)는 전력 공급 장치(22)로부터 더 적은 전류를 전도시키도록 제 1 스위치(404)를 바이어싱하고, 펄스 생성기(402)로부터 전력 공급 장치(22)로 더 적은 복귀 전류를 전도시키도록 제 2 스위치(406)를 바이어싱한다. 다른 실시예들에서, 전류 제한 제어 회로(408)는 여하한의 적절한 조합으로 포워드 도출 전류 및 복귀 전류를 제한하도록 제 1 및 제 2 스위치들(404 및 406)을 제어한다.
동작 시, 전류 제한 제어 회로(408)는 캐패시터(400)를 충전하도록 제 1 스위치 (404) 및 제 2 스위치(406)를 활성화한다. 기록 회로(26)는 전력 공급 장치(22)로부터 전류를 수용하고, 캐패시터(400)는 제 1 스위치(404)를 통해 충전된다. 그 후, 메모리는 기록 명령을 수신하고, 기록 회로(26)는 1 이상의 상 변화 메 모리 셀들을 프로그램하도록 제어된다. 전류 제한 제어 회로(408)는 전력 공급 장치(22)로부터 도출되고 캐패시터(400) 및 펄스 생성기(402)에 제공된 전류를 제한하도록 제 1 스위치(404)를 동작시킨다. 전류 제한 제어 회로(408)는 펄스 생성기(402)로부터 전력 공급 장치(22)로 복귀 전류를 제한하도록 제 2 스위치(406)를 동작시킨다. 전류 제한 제어 회로(408), 및 제 1 및 제 2 스위치들(404 및 406)은 전력 공급 장치(22)의 제한값 내에 있도록 전력 공급 장치(22)로부터 도출되고 상기 전력 공급 장치(22)에 제공된 전류를 제한한다. 캐패시터(400)는 펄스 생성기(402)에 프로그래밍 전류 내의 저장된 전하를 제공한다. 기록 회로(26)는 전력 공급 장치(22)로부터 도출된 전류를 제한하는 동안에 상 변화 메모리 셀의 프로그래밍을 완료한다. 일 실시예에서, 캐패시터(400) 및 펄스 생성기(402)는 기록 회로(26)가 상 변화 메모리 셀의 프로그래밍을 완료하는 동안에 전력 공급 장치(22)로부터 전류를 수용한다. 다른 실시예들에서, 캐패시터(400) 및 펄스 생성기(402)는 기록 회로(26)가 상 변화 메모리 셀의 프로그래밍을 완료하는 동안에 전력 공급 장치(22)로부터 전류를 수용하지 않는다. 프로그래밍이 완료된 후, 전류 제한 제어 회로(408)는 캐패시터(400)를 충전하도록 제 1 및 제 2 스위치들(404 및 406)을 활성화한다.
도 5는 전하 펌프(500)를 포함하는 기록 회로(26) 및 전력 공급 장치(22)의 일 실시예를 예시하는 도면이다. 기록 회로(26)는 전력 공급 경로들(28a 및 28b)을 통해 전력 공급 장치(22)에 전기적으로 커플링된다. 전력 공급 장치(22)는 전력 공급 경로들(28a 및 28b)을 통해 기록 회로(26)에 전력, 즉 전압 및 전류를 제공한 다. 기록 회로(26)는 전력 공급 장치(22)로부터 전력을 수용하고, 상 변화 메모리 셀들을 프로그램하도록 프로그래밍 펄스들을 제공한다. 기록 회로(26)는 전력 공급 장치(22)의 제한값 내에 있도록 전력 공급 장치(22)로부터 도출된 피크 전력 소비, 및 전력 공급 장치(22)로부터 펄스 생성기(502)에 의해 도출된 피크 전류를 제한한다.
기록 회로(26)는 전하 펌프(500) 및 펄스 생성기(502)를 포함한다. 전하 펌프(500)는 전력 공급 경로들(28a 및 28b)을 통해 전력 공급 장치(22)에 전기적으로 커플링된다. 펄스 생성기(502)는 전류 경로들(504a 및 504b)을 통해 전하 펌프(500)에 전기적으로 커플링된다.
펄스 생성기(502)는 상 변화 메모리 셀들을 프로그램하기 위해 상 변화 메모리 셀들 내의 상 변화 물질에 프로그래밍 펄스들을 제공한다. 펄스 생성기(502)는 상 변화 메모리 셀들 안에 특정 상태들을 프로그램하기 위해 전류 및/또는 전압 프로그래밍 펄스 진폭들 및 주기들을 제어한다. 펄스 생성기(502)는 상 변화 메모리 셀들을 프로그램하는 동안에, 예컨대 상 변화 메모리 셀에 재설정 펄스를 제공하는 동안에 피크 전력을 소비한다.
기록 회로(26)는 전력 공급 장치(22)의 제한값 내에 있도록 전력 공급 장치(22)로부터 도출된 피크 전력 소비, 및 전력 공급 장치(22)로부터 펄스 생성기(502)에 의해 도출된 피크 전류를 제한한다. 일 실시예에서, 펄스 생성기(502)의 피크 전류 소비 및 피크 전력 소비는 펄스 생성기(502)가 1 이상의 상 변화 메모리 셀들을 재설정하는 동안에 발생한다. 다른 실시예들에서, 피크 전류 소비 및 피크 전력 소비는 펄스 생성기(502)가 여하한의 적절한 프로그래밍 펄스(들)를 제공하는 동안에 발생한다.
전하 펌프(500)는 전력 공급 경로들(28a 및 28b)을 통해 전력 공급 장치(22)로부터 전압 및 전류를 수신한다. 전하 펌프(500)는 펄스 생성기(502)에 제공된 프로그래밍 전류 및 프로그래밍 전압을 생성한다. 프로그래밍 전류 및 프로그래밍 전압은 펄스 생성기(502)의 피크 전력 소비 및 피크 전류 소비를 제공하기에 충분히 크다. 전하 펌프(500)는 메모리 셀의 프로그래밍을 완료하는 펄스 생성기(502)에 프로그래밍 전류를 제공한다. 전하 펌프(500)는 여하한의 적절한 타입의 전하 펌프일 수 있다.
일 실시예에서, 전하 펌프(500)는 충전 전압에 걸린 캐패시터를 연결하고, 캐패시터의 한쪽을 충전 전압 값으로 충전한다. 캐패시터는 충전 전압으로부터 단절되고, 캐패시터의 다른 한쪽은 충전 전압에 연결되며, 캐패시터의 한쪽 상에 전압을 배가시키는 충전 전압 값으로 충전된다
도 6은 3 개의 스위치 전하 펌프(600)를 포함하는 기록 회로(26) 및 전력 공급 회로(22)의 일 실시예를 예시하는 도면이다. 기록 회로(26)는 전력 공급 경로(28)를 통해 전력 공급 장치(22)에 전기적으로 커플링되고, 전력 공급 장치(22)는 접지와 같은 기준(reference: 29)에 전기적으로 커플링된다. 전력 공급 장치(22)는 전력 공급 경로(28)를 통해 기록 회로(26)에 전력, 즉 전압 및 전류를 제공한다. 기록 회로(26)는 전력 공급 장치(22)로부터 전력을 수용하고, 상 변화 메모리 셀들을 프로그램하도록 프로그래밍 펄스들을 제공한다. 기록 회로(26)는 전력 공급 장치(22)로부터 펄스 생성기(602)에 의해 도출된 피크 전류를 제한하고, 기록 회로(26)는 전력 공급 장치(22)의 제한값 내에 있도록 전력 공급 장치(22)로부터 도출된 피크 전력 소비를 제한한다.
기록 회로(26)는 전하 펌프(600) 및 펄스 생성기(602)를 포함한다. 전하 펌프(600)는 전력 공급 경로(28)를 통해 전력 공급 장치(22)에 전기적으로 커플링된다. 펄스 생성기(602)는 프로그래밍 전류 경로(604)를 통해 전하 펌프(600)에 전기적으로 커플링되고, 펄스 생성기(602)는 접지와 같은 기준(606)에 전기적으로 커플링된다.
일 실시예에서, 전하 펌프(600)는 캐패시터(608), 제 1 스위치(610), 제 2 스위치(612), 제 3 스위치(614) 및 전하 펌프 제어 회로(616)를 포함한다. 제 1 스위치(610)는 전계 효과 트랜지스터이고, 제 2 스위치(612)는 전계 효과 트랜지스터이며, 제 3 스위치(614)는 전계 효과 트랜지스터이다. 일 실시예에서, 각각의 스위치들(610, 612 및 614)은 NMOS 트랜지스터이다. 일 실시예에서, 각각의 스위치들(610, 612 및 614)은 PMOS 트랜지스터이다. 일 실시예에서, 스위치들(610, 612 및 614)은 NMOS 및 PMOS 트랜지스터들의 여하한의 적절한 조합일 수 있다. 다른 실시예들에서, 제 1 스위치(610), 제 2 스위치(612) 및 제 3 스위치(614)는 여하한의 적절한 스위치 타입들일 수 있다.
제 1 스위치(610)의 드레인-소스 경로의 한쪽은 전력 공급 경로(28)를 통해 전력 공급 장치(22) 및 제 2 트랜지스터(612)의 드레인-소스 경로의 한쪽에 전기적으로 커플링된다. 제 1 스위치(610)의 드레인-소스 경로의 다른 한쪽은 프로그래밍 전류 경로(604)를 통해 캐패시터(608)의 한쪽 및 펄스 생성기(602)에 전기적으로 커플링된다. 제 2 스위치(612)의 드레인-소스 경로의 다른 한쪽은 경로(618)를 통해 제 3 트랜지스터(614)의 한쪽 및 캐패시터(608)의 다른 한쪽에 전기적으로 커플링된다. 제 3 스위치(614)의 드레인-소스 경로의 다른 한쪽은 접지와 같은 기준(620)에 전기적으로 커플링된다.
전하 펌프 제어 회로(616)는 제 1 스위치(610), 제 2 스위치(612) 및 제 3 스위치(614)의 게이트들에 전기적으로 커플링된다. 제 1 스위치(610)의 게이트는 제 1 게이트 경로(622)를 통해 전하 펌프 제어 회로(616)에 전기적으로 커플링된다. 제 2 스위치(612)의 게이트는 제 2 게이트 경로(624)를 통해 전하 펌프 제어 회로(616)에 전기적으로 커플링되고, 제 3 스위치(614)의 게이트는 제 3 게이트 경로(626)를 통해 전하 펌프 제어 회로(616)에 전기적으로 커플링된다.
펄스 생성기(602)는 상 변화 메모리 셀들을 프로그램하기 위해 상 변화 메모리 셀들 내의 상 변화 물질에 프로그래밍 펄스들을 제공한다. 펄스 생성기(602)는 상 변화 메모리 셀들 안에 특정 상태들을 프로그램하기 위해 전류 및/또는 전압 프로그래밍 펄스 진폭들 및 주기들을 제어한다. 펄스 생성기(602)는 상 변화 메모리 셀들을 프로그램하는 동안에, 예컨대 상 변화 메모리 셀에 재설정 펄스를 제공하는 동안에 피크 전력을 소비한다.
기록 회로(26)는 펄스 생성기(602)의 피크 전력 소비 및 피크 전류를 충족시키도록 전력 공급 장치(22)의 피크 전력 소비를 제한한다. 기록 회로(26)는 전력 공급 장치(22)의 제한값 내에 있도록 전력 공급 장치(22)로부터 도출된 피크 전류 및 전력을 제한한다. 일 실시예에서, 펄스 생성기(602)의 피크 전류 소비 및 피크 전력 소비는 펄스 생성기(602)가 1 이상의 상 변화 메모리 셀들을 재설정하는 동안에 발생한다. 다른 실시예들에서, 피크 전류 소비 및 피크 전력 소비는 펄스 생성기(602)가 여하한의 적절한 프로그래밍 펄스(들)를 제공하는 동안에 발생한다.
캐패시터(608)는 전력 공급 장치(22)를 통해 충전되고, 프로그래밍 전류 경로(604)를 통해 펄스 생성기(602)에 프로그래밍 전류 내의 저장된 전하를 제공한다. 전하 펌프 제어 회로(616)는 전력 공급 장치(22)로부터 도출된 전류 및 캐패시터(608) 및 펄스 생성기(602)에 의해 수신된 전류를 제한하도록 제 1 스위치(610) 및 제 2 스위치(612)를 제어한다. 또한, 전하 펌프 제어 회로(616)는 캐패시터(608) 상에서 전압 값을 제어하도록 제 3 스위치를 제어한다.
캐패시터(608)를 충전하기 위하여, 기록 회로(26) 및 펄스 생성기(602)가 비활성인 때와 같이, 전하 펌프 제어 회로(616)는 제 1 스위치(610) 및 제 3 스위치(614)를 스위치 온 하고, 제 2 스위치(612)를 스위치 오프 한다. 전력 공급 장치(22)는 캐패시터(608)의 한쪽을 충전 전압 값으로 충전한다. 그 후, 전하 펌프 제어 회로(616)는 제 1 위치(610) 및 제 3 스위치(614)를 스위치 오프 하고 제 2 스위치(612)를 스위치 온 한다. 전력 공급 장치(22)는 실질적으로 캐패시터(608)의 한쪽 상에 도면번호(604)에서의 전압 값을 배가시키는 충전 전압 값으로 캐패시터(608)의 다른 한쪽을 충전한다.
기록 회로(26) 및 펄스 생성기(602)가 1 이상의 메모리 셀들을 프로그램하도록 활성화되는 경우, 전하 펌프 제어 회로(616)는 제 2 스위치(612)를 스위치 오프 하고, 캐패시터(608)는 메모리 셀의 프로그래밍을 완료하는 펄스 생성기(602)에 프로그래밍 전류 내의 저장된 전하를 제공한다. 다른 실시예들에서, 전하 펌프 제어 회로(616)는 제 2 스위치(612)를 스위치 온 상태로 유지할 수 있으며, 캐패시터(608)는 메모리 셀의 프로그래밍을 완료하는 펄스 생성기(602)에 프로그래밍 전류 내의 저장된 전하를 제공한다.
동작 시, 전하 펌프 제어 회로(616)는 제 1 스위치(610) 및 제 3 스위치(614)를 스위치 온 하고, 제 2 스위치(612)를 스위치 오프 한다. 전력 공급 장치(22)는 캐패시터(608)의 한쪽을 충전 전압 값으로 충전한다. 그 후, 전하 펌프 제어 회로(616)는 제 1 위치(610) 및 제 3 스위치(614)를 스위치 오프 하고, 제 2 스위치(612)를 스위치 온 한다. 전력 공급 장치(22)는 캐패시터(608)의 다른 한쪽을 충전 전압 값으로 충전한다. 이는 실질적으로 캐패시터(608)의 한쪽 상에 도면번호(604)에서의 전압 값을 배가시킨다.
그 후, 메모리는 기록 명령을 수신하고, 기록 회로(26)는 1 이상의 상 변화 메모리 셀들을 프로그램하도록 제어된다. 전하 펌프 제어 회로(616)는 제 2 스위치(612)를 스위치 오프 하고, 제 1 스위치(610) 및 제 3 스위치(614)를 스위치 오프 상태로 유지한다. 캐패시터(608)는 메모리 셀의 프로그래밍을 완료하는, 펄스 생성기(602)에 프로그래밍 전류 내의 저장된 전하를 제공한다. 일 실시예에서, 프로그래밍이 완료된 후, 전하 펌프 제어 회로(616)는 캐패시터(608)를 재충전하도록 제 1 스위치(610), 제 2 스위치(612) 및 제 3 스위치(614)를 제어한다.
기록 회로(26)는 전력 공급 장치(22)로부터 도출된 전류를 제한하는 동안에 상 변화 메모리 셀의 프로그래밍을 완료한다. 전하 펌프 제어 회로(616)는 전력 공급 장치(22)로부터 도출된 전류, 및 전력 공급 장치(22)의 제한값 내에 있도록 펄스 생성기(602) 및 캐패시터(608)에 의해 수용된 전류를 제한하도록, 제 1 스위치(610), 제 2 스위치(612) 및 제 3 스위치(614)를 제어한다.
일 실시예에서, 메모리의 기록 스루풋(write throughput)을 증대시키기 위해 도 7에 도시된 바와 같은 2 개의 병렬 회로들이 사용된다. 각각의 채널은 메모리 어레이의 일부분에 전력을 제공하고, 여기서 캐패시터의 충전 및 방전은 하나의 사이클 채널(1)에서 충전되고 다른 모든 것들은 방전되거나 비활성화되며, 다음 사이클 채널(2)에서 충전되고 다른 모든 것들은 방전되거나 비활성화되도록 제어된다. 이러한 방식을 이용하면, 단일 채널의 전력 소비에 대한 최대 전력 소비를 제한하면서, 스루풋이 증가된다.
일 실시예에서는 비트 라인 바이어스를 제어하기 위해 상술된 방식이 사용된다. 또 다른 실시예에서는 워드 라인 바이어스를 제어하기 위해 상술된 방식이 사용된다. 또 다른 실시예에서, 워드 라인 및 비트 라인 바이어스를 모두 제어하기 위해 상술된 방식이 사용된다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 여하한의 응용들 및 변형들을 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되어야 한다.
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 본 발명에 따른 전자 시스템의 일 실시예를 예시하는 도면;
도 2는 메모리의 일 실시예를 예시하는 블록도;
도 3은 전력 공급 장치 및 기록 회로의 일 실시예를 예시하는 도면;
도 4는 2 개의 스위치들을 포함하는 기록 회로 및 전력 공급 장치의 일 실시예를 예시하는 도면;
도 5는 전하 펌프를 포함하는 기록 회로 및 전력 공급 장치의 일 실시예를 예시하는 도면; 및
도 6은 3 개의 스위치 전하 펌프를 포함하는 기록 회로 및 전력 공급 장치의 일 실시예를 예시하는 도면이다.

Claims (30)

  1. 메모리에 있어서,
    저항성 메모리 셀들을 포함하고, 상기 각각의 저항성 메모리 셀들은 2 이상의 각 상태들로 프로그램될 수 있으며;
    상기 저항성 메모리 셀들을 프로그램하도록 기록 펄스들을 제공하는 펄스 생성기; 및
    제 1 전류를 수용하고 상기 제 1 전류를 제한하며, 상기 저항성 메모리 셀들을 프로그램하도록 제 2 전류 내의 저장된 전하를 상기 펄스 생성기에 제공하는 회로를 포함하는 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서,
    상기 회로는:
    상기 제 2 전류 내의 저장된 전하를 상기 펄스 생성기에 제공하는 캐패시터를 포함하는 것을 특징으로 하는 메모리.
  3. 제 1 항에 있어서,
    상기 회로는:
    상기 펄스 생성기가 상기 1 이상의 저항성 메모리 셀들을 재설정하는 동안에, 상기 제 2 전류 내의 저장된 전하를 상기 펄스 생성기에 제공하도록 상기 제 1 전류를 제어하는 제어기를 포함하는 것을 특징으로 하는 메모리.
  4. 제 1 항에 있어서,
    상기 회로는:
    상기 제 1 전류를 수용하고, 상기 제 2 전류 내의 저장된 전하를 상기 펄스 생성기에 제공하는 전하 펌프를 포함하는 것을 특징으로 하는 메모리.
  5. 제 1 항에 있어서,
    상기 저항성 메모리 셀들은 상 변화 메모리 셀들을 포함하고, 상기 각각의 상 변화 메모리 셀들은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 것을 특징으로 하는 메모리.
  6. 메모리에 있어서,
    상 변화 메모리 셀들을 포함하고, 상기 각각의 상 변화 메모리 셀들은 2 이상의 각 상태들로 프로그램될 수 있으며;
    상기 상 변화 메모리 셀들을 프로그램하도록 기록 펄스들을 제공하는 펄스 생성기; 및
    제 1 전류를 수용하고 상기 제 1 전류를 제한하며, 상기 상 변화 메모리 셀들을 프로그램하도록 제 2 전류 내의 저장된 전하를 상기 펄스 생성기에 제공하는 회로를 포함하는 것을 특징으로 하는 메모리.
  7. 제 6 항에 있어서,
    상기 회로는:
    상기 제 2 전류 내의 저장된 전하를 상기 펄스 생성기에 제공하는 캐패시터를 포함하는 것을 특징으로 하는 메모리.
  8. 제 6 항에 있어서,
    상기 회로는:
    상기 펄스 생성기가 상기 1 이상의 상 변화 메모리 셀들을 재설정하는 동안에, 상기 제 2 전류 내의 저장된 전하를 상기 펄스 생성기에 제공하도록 상기 제 1 전류를 제어하는 제어기를 포함하는 것을 특징으로 하는 메모리.
  9. 제 8 항에 있어서,
    상기 회로는:
    제 1 스위치를 포함하고, 상기 제어기는 상기 제 1 전류를 제어하도록 상기 제 1 스위치를 동작시키는 것을 특징으로 하는 메모리.
  10. 제 9 항에 있어서,
    상기 회로는:
    제 2 스위치를 포함하고, 상기 제어기는 상기 펄스 생성기로부터 복귀 전류 를 제어하도록 상기 제 2 스위치를 동작시키는 것을 특징으로 하는 메모리.
  11. 제 8 항에 있어서,
    상기 회로는:
    제 1 스위치;
    제 2 스위치; 및
    제 3 스위치를 포함하고, 상기 제어기는 캐패시터의 한쪽을 제 1 전압 값으로 충전하고, 상기 캐패시터의 다른 한쪽을 제 2 전압 값에 의해 상기 캐패시터의 한쪽 상에 상기 제 1 전압 값을 증가시키는 상기 제 2 전압 값으로 충전하도록, 상기 제 1 스위치, 상기 제 2 스위치 및 상기 제 3 스위치를 동작시키는 것을 특징으로 하는 메모리.
  12. 제 6 항에 있어서,
    상기 회로는:
    상기 제 1 전류를 수용하고, 상기 제 2 전류의 저장된 전하를 상기 펄스 생성기에 제공하는 전하 펌프를 포함하는 것을 특징으로 하는 메모리.
  13. 제 6 항에 있어서,
    상기 회로는:
    캐패시터; 및
    상기 캐패시터 및 상기 펄스 생성기에 상기 제 1 전류를 제공하도록 상기 제 1 전류를 제어하는 제어기를 포함하는 것을 특징으로 하는 메모리.
  14. 제 6 항에 있어서,
    상기 각각의 상 변화 메모리 셀들은 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 것을 특징으로 하는 메모리.
  15. 메모리에 있어서,
    상 변화 메모리 셀들을 포함하고, 상기 각각의 상 변화 메모리 셀들은 2 이상의 각 상태들로 프로그램될 수 있으며;
    상기 상 변화 메모리 셀들을 프로그램하도록 기록 펄스들을 제공하는 펄스 생성기;
    캐패시터; 및
    상기 펄스 생성기가 상기 1 이상의 상 변화 메모리 셀들을 재설정하는 동안에 전류원으로부터 상기 캐패시터로 수용된 전류를 제한하는 제어 회로를 포함하는 것을 특징으로 하는 메모리.
  16. 제 15 항에 있어서,
    상기 펄스 생성기가 상기 1 이상의 상 변화 메모리 셀들을 재설정하는 동안에, 상기 캐패시터는 저장된 전하를 상기 펄스 생성기에 제공하는 것을 특징으로 하는 메모리.
  17. 제 15 항에 있어서,
    제 1 스위치를 포함하고, 상기 제어 회로는 상기 캐패시터로 상기 전류를 제한하고, 상기 캐패시터의 한쪽을 충전하도록 상기 제 1 스위치를 동작시키는 것을 특징으로 하는 메모리.
  18. 제 17 항에 있어서,
    제 2 스위치를 포함하고, 상기 제어 회로는 상기 펄스 생성기로부터 복귀 전류를 조절하도록 상기 제 2 스위치를 동작시키는 것을 특징으로 메모리.
  19. 제 17 항에 있어서,
    제 2 스위치를 포함하고, 상기 제어 회로는 상기 캐패시터의 다른 한쪽을 충전하도록 상기 제 2 스위치를 동작시키는 것을 특징으로 하는 메모리.
  20. 메모리에 있어서,
    상 변화 메모리 셀들을 포함하고, 상기 각각의 상 변화 메모리 셀들은 2 이상의 각 상태들로 프로그램될 수 있으며;
    상기 상 변화 메모리 셀들을 프로그램하는 수단;
    제 1 전류를 수용하는 수단;
    상기 상 변화 메모리 셀들이 프로그램되는 동안에 상기 제 1 전류를 제한하는 수단; 및
    상기 상 변화 메모리 셀들을 프로그램하기 위해, 제 2 전류 내의 저장된 전하를 상기 프로그램하는 수단에 제공하는 수단을 포함하는 것을 특징으로 하는 메모리.
  21. 제 20 항에 있어서,
    상기 제 1 전류를 제한하는 수단은:
    제 1 스위치; 및
    상기 제 1 전류를 제한하도록 상기 제 1 스위치를 제어하는 수단을 포함하는 것을 특징으로 하는 메모리.
  22. 제 21 항에 있어서,
    제 2 스위치를 포함하고, 상기 제 1 스위치를 제어하는 수단은 상기 프로그램하는 수단으로부터 복귀 전류를 제어하도록 상기 제 2 스위치를 동작시키는 것을 특징으로 하는 메모리.
  23. 제 21 항에 있어서,
    캐패시터; 및
    제 2 스위치를 포함하고, 상기 제 1 스위치를 제어하는 수단은 상기 캐패시 터의 한쪽을 충전하도록 제 1 스위치를 동작시키고, 상기 제 2 스위치를 동작시키는 것을 특징으로 하는 메모리.
  24. 메모리를 프로그램하는 방법에 있어서,
    상 변화 메모리 셀들을 제공하는 단계;
    제 1 전류를 수용하는 단계;
    상기 상 변화 메모리 셀들이 프로그램되는 동안에 상기 제 1 전류를 제한하는 단계; 및
    상기 상 변화 메모리 셀들을 프로그램하기 위해 제 2 전류 내의 저장된 전하를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  25. 제 24 항에 있어서,
    상기 제 1 전류를 제한하는 단계는:
    제 1 스위치를 제공하는 단계; 및
    상기 제 1 전류를 제한하도록 상기 제 1 스위치를 제어하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  26. 제 25 항에 있어서,
    제 2 스위치를 제공하는 단계; 및
    펄스 생성기로부터 복귀 전류를 제어하기 위해 상기 제 2 스위치를 제어하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  27. 제 25 항에 있어서,
    캐패시터를 제공하는 단계;
    제 2 스위치를 제공하는 단계;
    상기 캐패시터의 한쪽을 충전하도록 상기 제 1 스위치를 제어하는 단계; 및
    상기 캐패시터의 다른 한쪽을 충전하도록 상기 제 2 스위치를 제어하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  28. 제 24 항에 있어서,
    상기 저장된 전하를 제공하는 단계는:
    캐패시터를 제공하는 단계;
    상기 제 1 전류를 통해 상기 캐패시터를 충전하도록 상기 제 1 전류를 제어하는 단계; 및
    상기 제 2 전류 내의 저장된 전하를 제공하도록 상기 캐패시터로 상기 제 1 전류를 제한하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  29. 메모리를 프로그램하는 방법에 있어서,
    상 변화 메모리 셀들을 제공하는 단계;
    캐패시터를 제공하는 단계;
    상기 상 변화 메모리 셀들을 프로그램하는 단계; 및
    상기 상 변화 메모리 셀들이 프로그램되는 동안에, 전력원으로부터 상기 캐패시터로 수신된 전류를 제한하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
  30. 제 29 항에 있어서,
    펄스 생성기가 상기 1 이상의 상 변화 메모리 셀들을 재설정하는 동안에, 저장된 전하를 상기 펄스 생성기에 제공하는 단계를 포함하는 것을 특징으로 하는 메모리를 프로그램하는 방법.
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