KR20080052250A - 나노 와이어 배열 소자 제조방법 - Google Patents

나노 와이어 배열 소자 제조방법 Download PDF

Info

Publication number
KR20080052250A
KR20080052250A KR1020070061440A KR20070061440A KR20080052250A KR 20080052250 A KR20080052250 A KR 20080052250A KR 1020070061440 A KR1020070061440 A KR 1020070061440A KR 20070061440 A KR20070061440 A KR 20070061440A KR 20080052250 A KR20080052250 A KR 20080052250A
Authority
KR
South Korea
Prior art keywords
source electrode
electrode line
drain electrode
nanowire
drain
Prior art date
Application number
KR1020070061440A
Other languages
English (en)
Other versions
KR100877690B1 (ko
Inventor
이홍열
문승언
김은경
박종혁
박강호
김종대
김규태
이재우
유혜연
허정환
Original Assignee
한국전자통신연구원
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원, 고려대학교 산학협력단 filed Critical 한국전자통신연구원
Priority to US11/927,881 priority Critical patent/US7846786B2/en
Publication of KR20080052250A publication Critical patent/KR20080052250A/ko
Application granted granted Critical
Publication of KR100877690B1 publication Critical patent/KR100877690B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02603Nanowires

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 나노 와이어 배열소자의 제조방법에 관한 것으로, 본 발명에 따른 나노와이어 배열소자 제조방법은, (a)기판 상에 나노 와이어가 포함된 나노 와이어 용액을 도포하는 단계; (b)상기 기판 상에 스트라이프 형태의 제 1 식각 영역을 형성하여 상기 나노 와이어를 패터닝하는 단계; (c)상기 패터닝된 나노 와이어를 사이에 두고 드레인 전극선과 소스 전극선을 평행하게 형성하는 단계; (d)일단은 상기 드레인 전극선에 연결되며 적어도 하나의 나노 와이어와 접촉하는 복수의 드레인 전극 및 일단은 상기 소스 전극선에 연결되며 상기 드레인 전극과 접촉하는 나노 와이어에 접촉하는 복수의 소스 전극을 형성하는 단계; (e)한 쌍의 상기 드레인 전극 및 소스 전극 쌍들이 전기적으로 접촉되지 않도록 상기 드레인 전극 및 소스 전극 쌍 사이에 제 2 식각 영역을 형성하는 단계; (f)상기 기판상에 절연층을 형성하는 단계; 및 (g)상기 절연층 상에 상기 나노 와이어와 접촉하는 소스 전극 및 드레인 전극 사이에 게이트 전극을 형성하는 단계를 포함한다.
본 발명에 의하면 나노 와이어를 전극선과 평행하게 정렬하지 못하더라도 대규모 나노와이어 배열 소자를 구현할 수 있으므로, 정렬시키기 힘든 나노 와이어를 이용한 집적소자 및 디스플레이에도 본 발명을 적용할 수 있다. 나아가 플렉서블(flexible) 기판을 응용한 소자 분야에도 본 발명을 적용할 수 있다.
나노 와이어, 트랜지스터 어레이, 선택적 식각, 선태적 패터닝

Description

나노 와이어 배열 소자 제조방법{Manufacturing method of nano-wire array device}
도 1은 일반적인 MOSFET 구조의 단면도 및 트랜지스터 어레이 형태를 이용한 DRAM 셀 배열 구조를 나타낸 도면이다.
도 2 내지 도 10은 본 발명의 나노 와이어 배열소자 제조방법을 도시한 도면이다.
도 11은 본 발명의 일 실시 예에 의한 나노 와이어 배열소자의 완성도이다.
*도면의 주요 부분에 대한 부호의 설명
50: 나노 와이어
100: 드레인 전극선 (drain electrode line)
110: 드레인 전극
200: 소스 전극선(source electrode line)
210: 소스 전극 300: 게이트 전극
400: 기판 500, 600, 700: 식각 영역
800: 절연층
본 발명은 나노 와이어 배열소자의 제조방법에 관한 것으로, 보다 상세하게는, 기판 상의 나노 와이어를 선택적으로 식각하고, 전극과 나노 와이어가 연결될 확률을 높이기 위해 전극선과 수직이 되도록 전극을 패터닝함으로써 나노 와이어와 전극선이 평행하게 정렬되지 않은 경우에도 대규모의 나노 와이어 배열소자를 구현하는 나노 와이어 배열소자 제조방법에 관한 것이다.
1948년에 반도체 결정 속의 도선 작용을 이용한 증폭용 소자인 트랜지스터가 개발된 후, 트랜지스터는 다양하게 응용되어 왔다. 그 중에서 다수의 트랜지스터가 배열된 트랜지스터 어레이는 기억소자나 센서 등 여러 분야에서 사용되고 있다.
도 1은 일반적인 MOSFET(metal-oxide semiconductor field effect transistor) 구조의 단면도 및 트랜지스터 어레이 형태를 이용한 DRAM cell 배열 구조를 나타낸 도면이다.
도 1의 좌측 도면에는 게이트 터미널에 연결되어 있는 게이트 전극, SiO2로 이루어진 절연층, 반도체 구조, 드레인 및 소스 터미널에 연결되어 있는 드레인 및 소스를 포함하는 MOSFET가 개시되어 있다. 이러한 구조를 갖는 MOSFET는 게이트에 전압을 인가하여 드레인과 소스에 채널을 형성시킨 다음, 드레인과 소스에 전압 차이를 주면 전하가 채널을 따라 흐르게 되어 동작하는 것이다.
한편, MOSFET의 드레인 쪽에 커패시터를 설치하여 소스로부터 흘러들어오는 전하를 충전시켜 두고 게이트에 신호를 차단하여 채널을 끊어주면 커패시터에 전하가 축전되어 정보가 저장된다.
도 2의 우측 도면에는 MOSFET와 커패시터를 포함하는 단위 셀이 배열되어 있는 트랜지스터 어레이가 개시되어 있다.
트랜지스터 어레이는 1과 0으로 이루어지는 정보 저장이 가능한 배열구조를 갖는 DRAM 셀이 된다. 이러한 트랜지스터 어레이의 정보저장 여부를 확인하기 위해서는 다시 게이트에 전압을 인가하여 채널을 형성시켜주는데, 만약 1이 저장되어 있는 경우에는 커패시터에 축전되어 있는 전하가 소스 방향으로 흘러나오게 되고, 이것을 센서가 감지하여 정보의 저장을 확인할 수 있다.
최근 반도체 기술이 더욱 발전하면서, 기존의 소자보다 더욱 축소화되고 집적화된 소자가 개발되고 있다. 특히, 1991년 Iijima가 탄소나노튜브를 발견한 이래, 나노 와이어에 대한 활발한 연구가 진행되어 왔고 E-빔, Ion-빔, X-ray, 포토 리소그래피(photolithography) 및 AFM(Atomic Force Microscope)을 이용한 패터닝 기술의 발전에 의해 나노 와이어 소자의 실제 응용 및 집적회로에 대한 기대감이 고조되어 왔다.
나노 와이어의 직경은 수십 나노미터(nm) 이하이고 그 길이가 수 마이크로미터(㎛)이기 때문에 눈으로는 식별이 불가능하고, 전자주사현미경(Scanning Electron Microscope,SEM)과 같은 특수장비를 이용해야만 확인할 수 있다. 또한, 나노 와이어를 소자에서 사용하기 위해서는 원하는 방향으로 정렬시켜야 하는데, 외부에 전기장(Electric Field)을 걸어서 나노 와이어를 정렬시키는 방법과, 기판 자체에 홈을 만들어서 홈을 따라 나노 와이어가 놓이게 하는 방법이 사용되어 왔다. 또한, 별도의 정렬 작업 없이 바로 소자를 만들 수 있는 방법으로 SEM과 같은 장비로 나노와이어의 위치와 방향을 파악한 뒤 나노 와이어가 놓인 방향대로 E-빔 리소그래피를 이용하여 전극을 올리는 방법이 사용되어 왔다.
나노 와이어는 선택적 정렬 특성과 균일한 전자기적 특성이 부족하여 실제 전자소자에서 응용되거나 양산화되기 어렵다. 따라서 나노 와이어가 균일한 방향성을 갖도록 하는 것이 나노 기술에 있어서 가장 중요한 부분 중 하나이다. 현재까지 나노와이어를 정렬하는 다양한 방법이 제시되어 왔지만 아직까지 나노 와이어를 평행하게 한 방향으로 정렬시키는 방법은 발견되지 않았고, 이에 따라서 나노 와이어를 이용한 소자를 대량생산 하는데 어려움이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 고안된 것으로서 본 발명의 목적은 나노 와이어와 전극선이 평행하게 정렬되지 않은 경우에도 대규모의 나노와이어 배열소자를 구현하는 나노 와이어 배열소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 나노와이어 배열소자 제조방법은, (a)기판 상에 나노 와이어가 포함된 나노 와이어 용액을 도포하는 단계; (b)상기 기판 상에 스트라이프 형태의 제 1 식각 영역을 형성하여 상기 나노 와이어를 패터닝하는 단계; (c)상기 패터닝된 나노 와이어를 사이에 두고 드레인 전극선과 소스 전극선을 평행하게 형성하는 단계; (d)일단은 상기 드레인 전극선에 연결되며 적어도 하나의 나노 와이어와 접촉하는 복수의 드레인 전극 및 일단은 상기 소스 전극선에 연결되며 상기 드레인 전극과 접촉하는 나노 와이어에 접촉하는 복수의 소스 전극을 형성하는 단계; (e)한 쌍의 상기 드레인 전극 및 소스 전극 쌍들이 전기적으로 접촉되지 않도록 상기 드레인 전극 및 소스 전극 쌍 사이에 제 2 식각 영역을 형성하는 단계; (f)상기 기판상에 절연층을 형성하는 단계; 및 (g)상기 절연층 상에 상기 나노 와이어와 접촉하는 소스 전극 및 드레인 전극 사이에 게이트 전극을 형성하는 단계를 포함한다.
바람직하게, 상기 나노 와이어는 ZnO, GaN, SnO2, In2O3, V2O5 및 SiO2 중 어느 하나로 이루어진다. 상기 드레인 전극선, 상기 소스 전극선, 상기 드레인 전극 및 상기 소스 전극은 Ti,Al,Ag,Au 및 Pt 중 어느 하나로 이루어진다.
바람직하게, 상기 나노 와이어 용액은 복수의 나노 와이어와 유기용매가 혼합된 것이다. 상기 유기용매는 알코올 또는 이소프로필 알코올이다.
바람직하게, 상기 (b)단계 및 (e) 단계에서의 식각은 E-빔 리소그래피 방법을 이용하여 이방성 식각을 한다. 상기 드레인 전극선, 소스 전극선, 드레인 전극, 소스 전극 및 게이트 전극은 E-빔 리소그래피 방법을 이용하여 형성한다.
바람직하게, 상기 (c)단계에서 상기 드레인 전극선 및 소스 전극선 사이의 나노와이어 중 일부 영역을 추가로 식각하는 단계를 더 포함한다. 상기 식각은 E-빔 리소그래피 방법을 이용하여 이방성 식각을 한다.
바람직하게, 상기 (d)단계의 상기 드레인 전극 및 소스 전극은 상기 드레인 전극선 및 소스 전극선과 각각 수직으로 연결되고 상기 드레인 전극선과 소스 전극선 간 거리의 절반을 넘는 길이를 가진다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세하게 설명하기로 한다. 그러나 이하의 실시 예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 하기 위하여 제공되는 것으로서 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시 예에 한정되는 것은 아니다.
도 2 내지 도 10은 본 발명에 의한 나노 와이어 배열소자의 제조방법을 도시한 도면이다.
도 2를 참조하면, 본 발명에 의한 나노 와이어 배열 소자를 제공하기 위해서는, 우선 기판(400)을 준비하고 다수의 나노 와이어(50)를 유기용매와 혼합하여 나노 와이어 용액을 만든 후에 나노 와이어 용액을 기판(400) 상에 도포한다. 기판(400)은 실리콘 기판을 사용한다. 나노 와이어(50)의 농도는 기본적으로 1개/단위셀이 바람직하지만, 전류 양을 증가시키기 위해 나노 와이어가 개별로 분산되도록 나노와이어 용액의 양을 조절하여 농도를 조절한다. 나노와이어 용액을 이루는 유기용매는 알코올 및 이소프로필 알코올 등을 이용하는데, 이는 기판(400) 상에 나노와이어 용액이 도포된 다음, 신속하게 나노 와이어(50)만 남도록 하기 위한 것이다. 나노 와이어(50)를 최대한 고르게 도포할수록 좋지만 모든 나노 와이어가 완벽하게 평행을 이루거나 균일할 필요는 없다. 나노 와이어(50)는 ZnO, GaN, SnO2, In2O3, V2O5 및 SiO2 중 어느 하나를 이용한다.
다음 단계에서는, 도 3을 참조하면, 기판(400)상에 형성된 나노 와이어를 스트라이프 형태로 패터닝하여 기판을 노출시킨다. 이때, 전자빔 패터닝 기술을 이용하는데, 우선 기판(400)상에 E-빔 레지스트(E-beam resist:ER)(미도시)를 코팅하고 E-빔 리소그래피 장비를 이용하여 전자빔으로 스트라이프 형태의 제 1 식각 영역(500)만 노출시킨 다음, RIE(reactive-ion etching)을 이용하여 반응성 기체와 이온충돌을 통한 이방성 식각을 한다. 이후 남은 ER을 제거하면 제 1 식각 영역(500)만 식각된 기판이 형성된다. 이때, 제 1 식각 영역(500)의 넓이는 나노 와이어(50)의 밀집도에 따라 조절할 수 있다.
다음 단계에서는 도 4a를 참조하면, 상기 제 1 식각 영역(500)에 상기 전자빔 패터닝 기술을 이용하여 드레인 전극선(100)과 소스 전극선(200)을 평행하게 형성한다. 드레인 및 소스 전극선(100, 200) 형성과정을 상세하게 설명하면, 스트라이프 형태로 패터닝된 기판(400) 상에 E-빔 레지스트(ER)(미도시)를 코팅하고 E-빔 리소그래피 장비를 이용하여 전자빔으로 상기 ER상에서 드레인 및 소스 전극선(100, 200)을 형성할 부분을 패터닝한 후, 현상(develop) 과정을 거쳐 전자빔에 노출된 부분을 제거하고 그 위에 드레인 및 소스 전극선(100, 200)을 형성한다. 이 후 리프트 오프 방법으로 남은 ER을 제거하면 전자빔에 노출되었던 부분에만 드레인 및 소스 전극선(100, 200)이 남게 된다. 도 4b를 참조하면, 나노 와이어(50)가 고르게 분포되지 않은 경우에는 나노 와이어(50)가 밀집된 영역(700)을 추가로 식각하여 이후에 형성될 전극과 나노 와이어(50)의 선택적인 콘택을 가능하게 할 수 있다.
다음 단계에서는 도 5를 참조하면, 드레인 전극(110)과 소스 전극(210)을 형성한다. 드레인 전극(110)은 일단이 드레인 전극선(100)에 연결되고, 소스 전극(210)은 일단이 소스 전극선(200)에 연결되는 형태로, 본 실시 예에서 드레인 전극(110)과 소스 전극(210)은 각각 드레인 전극선(100)과 소스 전극선(200)에 수직으로 배치된다. 상기 드레인 전극선(100)과 소스 전극선(200)에 각각 연결된 드레인 전극(110) 및 소스 전극(210)의 길이를 드레인 전극선(100)과 소스 전극선(200) 간 거리의 절반을 넘게 형성하면 하나의 나노 와이어(50)가 한쌍의 드레인 전극(110)과 소스전극(210)에 동시에 연결될 확률이 높아진다. 즉, 나노 와이어(50)는 드레인 전극(110)과 소스 전극(210)에 걸쳐져 있어야 한다. 드레인 전극(110)과 소스 전극(210)은 드레인 전극선(100)과 소스 전극선(200)을 따라 일정간격을 두고 반복적으로 형성된다. 이때, 드레인 전극(110)과 소스 전극(210) 사이의 거리 및 교차하는 길이는 나노와이어(50)의 밀집도에 따라 다르게 조절할 수 있다.
드레인 및 소스 전극(110, 210) 형성방법은 전극선(100, 200) 형성시와 같이 전자빔 패터닝 방법을 이용한다. 전극선(100, 200)과 전극(110, 210)은 Ti, Al, Ag, Au 및 Pt 중 어느 하나를 이용하여 형성한다.
다음 단계에서는 도 6을 참조하면, 각 셀 간의 전기적 단락(short)을 막기 위해서 기판(400) 상에 형성된 전극(110, 210)과 전극(110,210) 사이에 패턴이 형성되도록 제 2 식각 영역(600)을 형성한다. 기판(400)상에 형성된 제 2 식각 영역(600)을 식각함으로써, 쌍을 이루는 전극(110,210)과 전극(110,210) 사이에 배치된 나노 와이어(50)의 일부가 제거된다. 식각은 상기 전자빔 패터닝 방법을 이용하여 이방성 식각을 한다. 도 7은 나노 와이어(50)의 일부가 식각된 후의 상태를 나타한 도면이다. 도 7을 참조하면, 각 셀 사이에 형성된 나노 와이어(50)가 식각에 의해 제거됨으로써 쌍을 이루는 전극(110,210)과 전극(110,210) 간 소스 전극(110) 및 드레인 전극(210) 사이에 전기적인 단락이 발생하지 않는다.
다음 단계에서는 도 8을 참조하면, 나노 와이어(50)에 의해 채널이 형성된 기판 상에 절연층(800)을 형성한다. 절연층(800)은 산화막(oxide)로 이루어진다.
다음 단계에서는 도 9 및 도 10을 참조하면, 절연층(800) 상에 게이트 전극(300)을 형성한다. 이때, 게이트 전극(300)은 절연층(800) 상에서 드레인 전극(110)과 소스 전극(210) 사이에 위치하도록 형성한다. 여기서 게이트 전극(300)은 각 셀 들의 나노 와이어(50) 채널을 전기적으로 조절하는 역할을 한다. 도 10은 도 9에 도시된 나노 와이어 배열소자의 하나의 셀인 I영역을 확대한 절취사시도이다.
도 11은 본 발명의 나노 와이어 배열소자 제조방법에 따라 제조된 대규모 나노 와이어 배열소자의 완성도이다.
도 11을 참조하면, 본 발명에 따른 나노 와이어 배열소자는 단일 기판 상에 소스 전극선 및 드레인 전극선에 전기적으로 연결된 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 사이에 전기적으로 연결되어 채널 역할을 수행하는 나노와이어, 나노 와이어의 상부, 즉, 소스전극 및 드레인 전극 사이에 형성된 게이트 전극을 포함한 트랜지스터가 복수 개 배치되어 있는 구조이다. 도 11에 따르면 나노와이어를 기판 전면에 도포한 다음 트랜지스터를 형성함으로써 나노 와이어 배열소자의 대량 생산이 가능함을 알 수 있다.
상세한 설명과 도면을 통해 본 발명의 실시 예를 개시하였다. 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예의 구현이 가능할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따르면 나노 와이어를 전극선과 평행하게 정렬하지 못하더라도 대규모 나노 와이어 배열 소자를 구현할 수 있으므로, 정렬시키기 힘든 나노 와이어를 이용한 집적소자 및 디스플레이에도 본 발명을 적용할 수 있다. 나아가 플렉서블(flexible) 기판을 응용한 소자 분야에도 본 발명을 적용할 수 있다.

Claims (10)

  1. (a)기판 상에 나노 와이어가 포함된 나노 와이어 용액을 도포하는 단계;
    (b)상기 기판 상에 스트라이프 형태의 제 1 식각 영역을 형성하여 상기 나노 와이어를 패터닝하는 단계;
    (c)상기 패터닝된 나노 와이어를 사이에 두고 드레인 전극선과 소스 전극선을 평행하게 형성하는 단계;
    (d)일단은 상기 드레인 전극선에 연결되며 적어도 하나의 나노 와이어와 접촉하는 복수의 드레인 전극 및 일단은 상기 소스 전극선에 연결되며 상기 드레인 전극과 접촉하는 나노 와이어에 접촉하는 복수의 소스 전극을 형성하는 단계;
    (e)한 쌍의 상기 드레인 전극 및 소스 전극 쌍들이 전기적으로 접촉되지 않도록 상기 드레인 전극 및 소스 전극 쌍 사이에 제 2 식각 영역을 형성하는 단계;
    (f)상기 기판상에 절연층을 형성하는 단계; 및
    (g)상기 절연층 상에 상기 나노 와이어와 접촉하는 소스 전극 및 드레인 전극 사이에 게이트 전극을 형성하는 단계를 포함하는 나노 와이어 배열 소자 제조방법.
  2. 제 1항에 있어서,
    상기 나노 와이어는 ZnO, GaN, SnO2, In2O3, V2O5 및 SiO2 중 어느 하나로 이 루어지는 나노 와이어 배열 소자 제조방법.
  3. 제 1항에 있어서,
    상기 드레인 전극선, 상기 소스 전극선, 상기 드레인 전극 및 상기 소스 전극은 Ti,Al,Ag,Au 및 Pt 중 어느 하나로 이루어지는 나노 와이어 배열 소자 제조방법.
  4. 제 1항에 있어서,
    상기 나노 와이어 용액은 복수의 나노 와이어와 유기 용매가 혼합된 나노 와이어 제조방법.
  5. 제 4항에 있어서,
    상기 유기 용매는 알코올 또는 이소프로필 알코올인 나노 와이어 소자 제조방법.
  6. 제 1항에 있어서,
    상기 (b)단계 및 (e) 단계에서의 식각은
    E-빔 리소그래피 방법을 이용하여 이방성 식각을 하는 나노 와이어 소자 제조방법.
  7. 제 1항에 있어서,
    상기 드레인 전극선, 소스 전극선, 드레인 전극, 소스 전극 및 게이트 전극은 E-빔 리소그래피 방법을 이용하여 형성하는 나노 와이어 소자 제조방법.
  8. 제 1항에 있어서, 상기 (c)단계에서
    상기 드레인 및 소스 전극선 사이의 나노 와이어 중 일부 영역을 추가로 식각하는 단계를 더 포함하는 나노 와이어 소자 제조방법.
  9. 제 8항에 있어서,
    상기 식각은 E-빔 리소그래피 방법을 이용하여 이방성 식각을 하는 나노 와이어 소자 제조방법.
  10. 제 1항에 있어서,
    상기 (d)단계의 상기 드레인 전극과 소스 전극은 상기 드레인 전극선과 소스 전극선에 각각 수직으로 연결되고 상기 드레인 전극선과 소스 전극선 간 거리의 절반을 넘는 길이를 가지는 나노 와이어 소자 제조방법.
KR1020070061440A 2006-12-05 2007-06-22 나노 와이어 배열 소자 제조방법 KR100877690B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/927,881 US7846786B2 (en) 2006-12-05 2007-10-30 Method of fabricating nano-wire array

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20060122349 2006-12-05
KR1020060122349 2006-12-05

Publications (2)

Publication Number Publication Date
KR20080052250A true KR20080052250A (ko) 2008-06-11
KR100877690B1 KR100877690B1 (ko) 2009-01-08

Family

ID=39807095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070061440A KR100877690B1 (ko) 2006-12-05 2007-06-22 나노 와이어 배열 소자 제조방법

Country Status (1)

Country Link
KR (1) KR100877690B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2309515A1 (en) * 2009-10-09 2011-04-13 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Memory device comprising an array of nanoscale cells
KR20230118725A (ko) * 2022-02-04 2023-08-14 전북대학교산학협력단 Iii-v족 화합물반도체 기반의 전자소자 또는 광소자의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101120940B1 (ko) 2010-10-05 2012-03-05 고려대학교 산학협력단 나노와이어를 이용한 고분자 나노 유체 채널의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07101672B2 (ja) * 1993-02-24 1995-11-01 日本電気株式会社 微細物質の固定ならびに電極形成法
JP2003332266A (ja) 2002-05-13 2003-11-21 Kansai Tlo Kk ナノチューブの配線方法及びナノチューブ配線用制御回路
JP2006049459A (ja) 2004-08-03 2006-02-16 Fujitsu Ltd カーボンナノチューブトランジスタの製造方法
JP4627206B2 (ja) 2005-03-28 2011-02-09 日本電信電話株式会社 ナノチューブトランジスタの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2309515A1 (en) * 2009-10-09 2011-04-13 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Memory device comprising an array of nanoscale cells
KR20230118725A (ko) * 2022-02-04 2023-08-14 전북대학교산학협력단 Iii-v족 화합물반도체 기반의 전자소자 또는 광소자의 제조방법

Also Published As

Publication number Publication date
KR100877690B1 (ko) 2009-01-08

Similar Documents

Publication Publication Date Title
KR101906967B1 (ko) 나노갭 센서 및 이의 제조 방법
US7619291B2 (en) Devices having horizontally-disposed nanofabric articles and methods of making the same
JP3859199B2 (ja) カーボンナノチューブの水平成長方法及びこれを利用した電界効果トランジスタ
JP3868934B2 (ja) 電極製造方法
US7413973B2 (en) Method for manufacturing nano-gap electrode device
US9099542B2 (en) Transistors from vertical stacking of carbon nanotube thin films
EP2313915B1 (en) A lithographic process using a nanowire mask, and nanoscale devices fabricated using the process
WO2001039292A2 (en) Fabrication of nanometer size gaps on an electrode
US7846786B2 (en) Method of fabricating nano-wire array
JP2005514784A (ja) 電気機械式3トレースジャンクション装置
EP2383749A2 (en) Nanofabric articles and methods of making the same
KR100877690B1 (ko) 나노 와이어 배열 소자 제조방법
JP2007103529A (ja) 垂直配向カーボンナノチューブを用いた電子デバイス
US20070145482A1 (en) Thin film transistor and manufacturing method thereof, and liquid crystal display device having thin film transistor and manufacturing method thereof
WO2009008929A9 (en) Bistable nanoswitch
US7510663B2 (en) Method for manufacturing organic molecular device
KR100844987B1 (ko) 분자 소자 구조물 및 그 제조 방법
KR100822992B1 (ko) 나노선 전계효과 트랜지스터 및 그 제조 방법
EP1973179A1 (en) Guiding nanowire growth
KR20050019969A (ko) 어레이 구조의 분자 전자 소자 및 그 제조 방법
US11322702B1 (en) Electrical devices having radiofrequency field effect transistors and the manufacture thereof
JP5144011B2 (ja) 能動素子の製造方法
KR101396629B1 (ko) 어레이 기판 및 이의 제조 방법
KR100434813B1 (ko) 실리사이드막을 이용한 단전자 트랜지스터의 구조 및 그제조 방법
JP2001077346A (ja) 単電子トランジスタおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130717

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee