KR20080050853A

KR20080050853A - 표시장치

Info

Publication number: KR20080050853A
Application number: KR1020060121681A
Authority: KR
Inventors: 이소현; 박준하; 김일곤
Original assignee: 삼성전자주식회사
Priority date: 2006-12-04
Filing date: 2006-12-04
Publication date: 2008-06-10
Also published as: KR101345728B1; JP2008139882A; US20080129720A1; US8638324B2; JP5314270B2

Abstract

표시장치에서, 라인 인버젼 구동칩은 수평 주사 구간(이하, 1H 구간) 이하의 단위로 번갈아 입력되는 포지티브 감마와 네가티브 감마를 근거로하여 영상 데이터를 정극성의 데이터 전압 및 부극성의 데이터 전압으로 변환하고, 1H 구간 이하의 단위로 제1 극성을 갖는 제1 데이터 전압과 제2 극성을 갖는 제2 데이터 전압을 번갈아 출력한다. 표시패널은 라인 인버젼 구동칩으로부터의 제1 및 제2 데이터 전압을 입력받는 다수의 화소로 이루어져 영상을 표시한다. 각 화소행은 제1 및 제2 데이터 전압을 각각 입력받는 제1 및 제2 화소그룹을 포함하며, 제1 및 제2 화소그룹은 번갈아 위치한다. 따라서, 표시패널은 라인 단위로 반전되는 데이터 전압을 입력받아서 도트 반전으로 동작할 수 있다.

Description

표시장치{DISPLAY APPARATUS}

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블럭도이다.

도 2는 도 1에 도시된 표시패널에 구비되는 화소들의 등가 회로도이다.

도 3은 도 2에 도시된 I 부분에 대한 어레이 기판의 레이아웃이다.

도 4a는 도 3에 도시된 절단선 Ⅱ-Ⅱ'에 따라 절단한 단면도이다.

도 4b는 도 3에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.

도 5는 본 발명의 다른 실시예에 따른 어레이 기판의 레이아웃이다.

도 6은 본 발명의 또 다른 실시예에 따른 화소들의 등가 회로도이다.

도 7은 도 6에 도시된 Ⅳ 부분에 대한 어레이 기판의 레이아웃이다.

도 8은 본 발명의 다른 실시예에 액정표시장치의 블럭도이다.

도 9는 도 8에 도시된 라인 선택회로의 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 -- 표시패널 210 -- 컨트롤러

220 -- 라인 인버젼 구동칩 230 -- 게이트 구동회로

240 -- 라인 선택회로 300, 350 -- 액정표시장치

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 라인 인버젼 구동칩을 이용하여 도트 반전 구동을 실현할 수 있는 표시장치에 관한 것이다.

일반적으로, 액정표시장치는 컬러필터기판, 컬러필터기판과 대향하여 결합하는 어레이 기판 및 컬러필터기판과 어레이 기판과의 사이에 개재된 액정층으로 이루어진다. 컬러필터기판에는 컬러필터층과 공통전극이 구비되고, 어레이 기판에는 공통전극과 마주하는 화소전극이 구비된다.

여기서, 공통전극에는 공통전압이 인가되고, 화소전극에는 데이터 전압이 인가된다. 따라서, 화소전극과 공통전극과의 사이에는 데이터 전압과 공통전압의 전위차만큼의 전계가 형성된다. 전계에 의해서 액정층에 포함된 액정 분자들이 배향되고, 그 결과 액정표시장치는 액정층의 광 투과도를 조절하여 영상을 표시할 수 있다.

그러나, 매 프레임마다 공통전압을 기준으로 한 극성을 갖는 데이터 전압이 계속해서 인가되면, 액정층에 포함된 액정 분자들이 열화된다. 따라서, 최근 액정표시장치는 이러한 액정 열화를 방지하기 위하여 반전 구동방식을 채택하고 있다.

반전 구동방식에는 프레임 반전, 라인 반전 및 도트 반전 구동방식이 존재한다. 프레임 반전 구동방식은 직류 형태의 공통전압에 대해서 데이터 전압의 극성을 매 프레임마다 반전시키는 방식이고, 라인 반전 구동방식은 교류 형태의 공통전압에 대해서 데이터 전압의 극성을 한 개 이상의 라인 단위로 반전시키는 방식이다. 도트 반전 구동방식은 한 화소 단위로 데이터 전압의 극성을 반전시키는 방식이다.

액정표시장치가 상기한 반전 구동방식으로 구동을 채택함으로써 액정 열화 현상은 제거되었으나, 프레임 반전 또는 라인 반전 구동방식을 채택할 경우 액정표시장치의 화면이 깜박이는 플리커 현상이 발생한다. 그러나 이러한 플리커 현상은 라인 또는 프레임 반전 방식보다 도트 반전 방식에서 가장 저하된다.

따라서, 본 발명의 목적은 라인 인버젼 구동칩을 이용하여 표시패널을 도트 반전 방식으로 구동하기 위한 표시장치를 제공하는 것이다.

본 발명에 따른 표시장치는 컨트롤러, 라인 인버젼 구동칩, 게이트 구동회로 및 표시패널을 포함한다.

상기 컨트롤러는 외부 장치로부터 영상 데이터를 입력받고, 제1 타이밍 신호에 동기하여 상기 영상 데이터를 출력하며, 제2 타이밍 신호를 출력한다. 상기 라인 인버젼 구동칩은 상기 영상 데이터를 입력받고, 수평 주사 구간(이하, 1H 구간) 이하의 단위로 번갈아 입력되는 포지티브 감마와 네가티브 감마를 근거로하여 상기 영상 데이터를 제1 극성을 갖는 제1 데이터 전압 및 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압으로 변환하며, 상기 1H 구간 이하의 단위로 상기 제1 및 제2 데이터 전압을 번갈아 출력한다.

상기 게이트 구동회로는 상기 제2 타이밍 신호에 응답하여 상기 1H 구간 동안 게이트 신호를 출력한다. 상기 표시패널은 상기 게이트 신호에 응답하여 상기 제1 또는 제2 데이터 전압을 입력받는 다수의 화소로 이루어져 영상을 표시한다. 각 화소행은 상기 제1 데이터 전압을 입력받는 제1 화소그룹 및 상기 제2 데이터 전압을 입력받는 제2 화소그룹을 포함하며, 상기 각 화소행에서 상기 제1 및 제2 화소그룹은 번갈아 위치하고, 한 화소행 단위로 상기 제1 및 제2 화소그룹으로 인가되는 데이터 전압의 극성이 반전된다.

이러한 표시장치에 따르면, 라인 인버젼 구동칩은 1H 구간동안 한 라인 분량의 데이터 전압을 출력하고, 상기 데이터 전압의 극성은 1H 구간 이하의 단위로 반전된다. 상기 표시패널은 하나의 화소행을 턴-온시키기 위한 두 개의 게이트 라인을 구비함으로써, 상기 라인 인버젼 구동칩으로부터 상기한 데이터 전압을 입력받아서 도트 반전으로 동작할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(300)는 표시패널(100), 타이밍 컨트롤러(210), 라인 인버젼 구동칩(220) 및 게이트 구동회로(230)를 포함한다.

상기 표시패널(100)에는 제1 내지 제m 데이터 라인(DL1 ~ DLm), 제1 내지 제n 게이트 라인(GL1 ~ GLn) 및 n×m개의 화소로 이루어진다. 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)은 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 절연되게 교차하여 매트릭스 형태의 n×m개의 화소영역을 정의한다. 상기 n×m개의 화소영역에는 상기 n×m개의 화소가 일대일 대응하도록 구비된다.

각 화소의 구조에 대해서는 이후 도 2 및 도 3을 참조하여 구체적으로 설명하기로 한다.

상기 컨트롤러(210)는 외부 장치(미도시)로부터 외부 제어신호(O-CS) 및 영상 데이터(I-data)를 입력받는다. 본 발명의 일 예로, 상기 외부 제어신호(O-CS)는 수직동기신호, 수평동기신호, 메인클럭, 데이터 인에이블신호 등을 포함한다. 상기 컨트롤러(210)는 상기 외부 제어신호(O-CS)를 기초로하여 데이터 제어신호(CS1)와 게이트 제어신호(CS2)를 생성한다.

상기 컨트롤러(210)는 상기 데이터 제어신호(CS1)에 동기하여 상기 영상 데이터(I-data)를 상기 라인 인버젼 구동칩(220)으로 순차적으로 인가한다. 본 발명의 일 예로, 상기 데이터 제어신호(CS1)는 상기 라인 인버젼 구동칩(220)의 동작을 개시하는 수평개시신호, 데이터 전압의 극성을 반전시키는 반전신호 및 상기 라인 인버젼 구동칩(220)으로부터 상기 데이터 전압이 출력되는 시기를 결정하는 출력지시신호 등을 포함한다.

또한, 상기 라인 인버젼 구동칩(220)은 수평 주사 구간(이하, 1H 구간) 단위로 포지티브 감마기준전압(V_P _- _GMMA) 및 네가티브 감마기준전압(V_N _- _GMMA)을 번갈아 입력받는다. 도면에 도시하지는 않았지만, 상기 포지티브 감마기준전압(V_P _- _GMMA) 및 네가티브 감마기준전압(V_N _- _GMMA)은 감마전압 발생부로부터 생성되어 상기 라인 인버젼 구동칩(220)으로 인가된다.

상기 라인 인버젼 구동칩(220)은 상기 포지티브 감마기준전압(V_P _- _GMMA)을 근거 로하여 상기 영상 데이터(I-data)를 정극성의 데이터 전압으로 변환하고, 상기 네가티브 감마기준전압(V_N _- _GMMA)을 근거로하여 상기 영상 데이터(I-data)를 부극성의 데이터 전압으로 변환한다. 따라서, 상기 라인 인버젼 구동칩(220)은 상기 1H 구간 단위로 상기 정극성의 데이터 전압 및 부극성의 데이터 전압을 번갈아 출력할 수 있다.

상기 정극성의 데이터 전압 및 부극성의 데이터 전압은 상기 라인 인버젼 구동칩(220)으로부터 상기 1H 구간 단위로 번갈아 출력되어 상기 표시패널(100)에 구비된 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)으로 인가된다.

상기 게이트 구동회로(230)는 상기 컨트롤러(210)로부터의 게이트 제어신호(CS1)에 응답하여 게이트 온전압(Von)과 게이트 오프전압(Voff) 사이에서 스윙하는 게이트 신호를 순차적으로 출력한다. 본 발명의 일 예로, 상기 게이트 제어신호(CS2)는 상기 게이트 구동회로(230)의 동작을 개시하는 수직개시신호, 상기 게이트 펄스의 출력 시기를 결정하는 게이트 클럭신호 및 상기 게이트 신호의 펄스폭을 결정하는 출력 인에이블 신호 등을 포함한다.

상기 게이트 신호는 상기 표시패널(100)에 구비된 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 순차적으로 인가된다. 따라서, 상기 표시패널(100)은 상기 게이트 신호에 응답하여 상기 데이터 전압에 대응하는 영상을 표시한다.

본 발명의 일 실시예에서, 상기 라인 인버젼 구동칩(220)은 상기 표시패널(100) 상에 실장되고, 상기 게이트 구동회로(230)는 박막 공정을 통해 상기 표시 패널(100)에 직접적으로 형성될 수 있다.

도 2는 도 1에 도시된 표시패널에 구비되는 화소들의 등가 회로도이다. 단, 도 2에서는 이전단 및 현재단 화소행을 나타낸다.

도 2를 참조하면, 표시패널에는 다수의 데이터 라인(DLj, DLj+1, Dlj+2, DLj+3), 다수의 게이트 라인(GLi-1, GLi, GLi+1) 및 다수의 스토리지 라인(SLi-1, SLi, SLi+1)이 구비된다. 상기 다수의 스토리지 라인(SLi-1, SLi, SLi+1)은 제1 방향(D1)으로 연장되고, 상기 다수의 데이터 라인(DLj, DLj+1, DLj+2, DLj+3)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 상기 다수의 스토리지 라인(SLi-1, SLi, SLi+1)과 상기 다수의 데이터 라인(DLj, DLj+1, Dlj+2, DLj+3)은 스트라이프 형상으로 이루어진다. 상기 다수의 게이트 라인(GLi-1, GLi, GLi+1)은 상기 제1 방향(D1)으로 연장되고, 구형파 형태로 절곡된다.

각 화소행은 제1 및 제2 화소그룹(PG1, PG2)을 포함한다. 상기 각 화소행에서 상기 제1 화소그룹(PG1)은 홀수번째 화소들로 이루어지고, 상기 각 화소행에서 상기 제2 화소그룹(PG2)은 짝수번째 화소들로 이루어진다. 상기 홀수번째 화소들은 제1 스위칭 소자(Tr1), 제1 액정 커패시터(Clc1) 및 제1 스토리지 커패시터(Cst1)를 포함하고, 상기 짝수번째 화소들은 제2 스위칭 소자(Tr2), 제2 액정 커패시터(Clc2), 제2 스토리지 커패시터(Cst2)를 포함한다.

본 발명의 일 예로, 제i 게이트 라인(GLi)은 다수의 제1 서브 게이트 라인(SGL1), 다수의 제2 서브 게이트 라인(SGL2) 및 다수의 제1 연결라인(CL1)을 포함한다. 상기 다수의 제1 및 제2 서브 게이트 라인(SGL1, SGL2)은 상기 제1 방 향(D1)으로 연장되고, 상기 다수의 제1 연결라인(CL1)은 상기 제2 방향(D2)으로 연장된다. 상기 다수의 제1 서브 게이트 라인(SGL1)은 상기 i번째 화소행의 제1 화소그룹(PG1)에 포함된 홀수번째 화소들과 일대일 대응하여 전기적으로 연결된다. 상기 다수의 제2 서브 게이트 라인(SGL2)은 상기 i-1번째 화소행의 제2 화소그룹(PG2)에 포함된 짝수번째 화소들과 일대일 대응하여 전기적으로 연결된다.

도 2에 도시된 바와 같이, 상기 i번째 화소행의 제1 화소 그룹(PG1)에 포함된 상기 제1 스위칭 소자(Tr1)는 대응하는 제1 서브 게이트 라인(SGL1)에 연결된 게이트 전극, 대응하는 데이터 라인에 연결된 소오스 전극 및 상기 제1 액정 커패시터(Clc1)의 제1 전극에 연결된 드레인 전극을 구비한다. 상기 제1 액정 커패시터(Clc1)는 제1 전극인 화소전극, 제2 전극인 공통전극 및 상기 화소전극과 상기 공통전극과의 사이에 개재된 액정층으로 이루어진다. 상기 공통전극에는 직류전압이 인가된다.

상기 제1 스토리지 커패시터(Cst1)는 상기 제1 액정 커패시터(Clc1)에 병렬 연결된다. 구체적으로, 상기 제1 스토리지 커패시터(Cst1)는 제1 전극인 화소전극, 제2 전극인 제i 스토리지 라인(SLi) 및 상기 제i 스토리지 라인(SLi)과 상기 화소전극과의 사이에 개재된 유전층(미도시)을 포함한다. 본 발명에서, 상기 유전층은 게이트 절연막(미도시) 및 반도체층(미도시)으로 이루어진다.

상기 제i 스토리지 라인(SLi)에는 교류전압이 인가된다. 따라서, 상기 제1 액정 커패시터(Clc1)의 충전전압은 상기 교류전압이 로우에서 하이로 전환될 때 상기 제1 스토리지 커패시터(Cst1)에 의해서 부스트업된다. 따라서, 상기 제1 스토리 지 커패시터(Cst1)는 상기 제1 액정 커패시터(Clc1)의 충전 유지시간을 증가시킬 수 있다.

한편, 상기 i-1번째 화소행의 제2 화소 그룹(PG2)에 포함된 상기 제2 스위칭 소자(Tr2)는 대응하는 제2 서브 게이트 라인(SGL2)에 연결된 게이트 전극, 대응하는 데이터 라인에 연결된 소오스 전극 및 상기 제2 액정 커패시터(Clc2)의 제1 전극에 연결된 드레인 전극을 구비한다. 상기 제2 액정 커패시터(Clc2)는 제1 전극인 화소전극, 제2 전극인 공통전극 및 상기 화소전극과 상기 공통전극과의 사이에 개재된 액정층으로 이루어진다. 상기 공통전극에는 상기 직류전압이 인가된다.

상기 제2 스토리지 커패시터(Cst2)는 상기 제2 액정 커패시터(Clc2)에 병렬 연결된다. 구체적으로, 상기 제2 스토리지 커패시터(Cst2)는 제1 전극인 화소전극, 제2 전극인 제i 스토리지 라인(SLi) 및 상기 제i 스토리지 라인(SLi)과 상기 화소전극과의 사이에 개재된 유전층(미도시)을 포함한다. 본 발명에서, 상기 유전층은 게이트 절연막(미도시) 및 반도체층(미도시)으로 이루어진다.

상술한 바와 같이, 상기 제i 스토리지 라인(SLi)에는 교류전압이 인가된다. 따라서, 상기 제2 액정 커패시터(Clc2)의 충전전압은 상기 교류전압이 로우에서 하이로 전환될 때 상기 제2 스토리지 커패시터(Cst2)에 의해서 부스트업된다. 따라서, 상기 제2 스토리지 커패시터(Cst2)는 상기 제2 액정 커패시터(Clc1)의 충전 유지시간을 증가시킬 수 있다.

도 3은 도 2에 도시된 I 부분에 대한 어레이 기판의 레이아웃이고, 도 4a는 도 3에 도시된 절단선 Ⅱ-Ⅱ'에 따라 절단한 단면도이며, 도 4b는 도 3에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.

표시패널은 어레이 기판, 상기 어레이 기판과 마주하는 대향기판 및 상기 어레이 기판과 상기 대향기판과의 사이에 개재된 액정층으로 이루어진다. 도 3 내지 도 4b에서는 상기 어레이 기판의 레이아웃 및 절단면도를 나타낸다.

도 3, 도 4a 및 도 4b를 참조하면, 베이스 기판(111) 상에 실리콘막을 LPCVD 방법으로 증착한다. 상기 실리콘막에 레이저 빛을 조사하여 결정화함으로써, 폴리 실리콘막을 형성한다. 상기한 폴리 실리콘막을 건식식각 공정을 통해 패터닝하여 액티브층(A1)을 완성한다.

상기 베이스 기판(111) 상에는 상기 액티브층(A1)을 커버하는 게이트 절연막(112)을 PECVD 방법으로 증착한다. 본 발명의 일 예로, 상기 게이트 절연막(112)은 1000Å 정도의 두께를 갖는다.

상기 게이트 절연막(112) 및 상기 베이스 기판(112) 상에는 게이트 메탈이 형성된다. 이후, 건식 식각법을 통해 상기 게이트 메탈을 패터닝하여 상기 베이스 기판(111) 상에 플로팅 게이트(FG), 제1 및 제2 서브 게이트 라인(SGL1, SGL2)을 형성하고, 상기 게이트 절연막(112) 상에 제1 게이트 전극(GE1) 및 제i 스토리지 라인(SLi)을 형성한다.

상기 플로팅 게이트(FG)는 제j 데이터 라인(DLj)이 구비된 위치에 대응하여 구비된다. 상기 제1 및 제2 서브 게이트 라인(SGL1, SGL2)은 제1 방향(도 2에 도시됨)으로 연장되고, 서로 소정의 간격으로 이격된다. 상기 제i 스토리지 라인(SLi)은 상기 제1 방향(D1)으로 연장되며, 상기 제1 및 제2 서브 게이트 라인(SGL1, SGL2)과의 사이에 위치한다. 또한, 상기 제i 스토리지 라인(SLi)은 상기 게이트 절연막(112)을 사이에 두고 상기 액티브층(A1)과 마주하여 스토리지 커패시터(Cst1)을 형성한다.

다음, 상기 게이트 메탈을 패터닝하는 공정 이후에 이온 주입을 하여 상기 액티브층(A1)에 소오스부 및 드레인부를 형성한다. 구체적으로, P형 폴리 실리콘 트랜지스터를 만들려면 브론(Br)과 같은 양이온으로 도핑하고, N형 폴리 실리콘 트랜지스터를 만들려면 인(P)과 같은 음이온으로 도핑한다. 이로써, 도핑에 따라서 P 채널 폴리 실리콘 트랜지스터 및 N 채널 폴리 실리콘 트랜지스터가 형성될 수 있다.

이온 주입 공정 이후, 제1 및 제2 서브 게이트 라인(SGL1, SGL2), 게이트 전극(GE1) 및 제i 스토리지 라인(SLi)을 커버하도록 층간 절연막(113)을 PECVD 방법으로 증착한다. 상기 층간 절연막(113)은 상기 어레이 기판의 표면을 평탄화시키는 역할을 수행한다.

상기 층간 절연막(113)에는 상기 액티브층(A1)의 소오스부 및 드레인부에 각각 대응하여 제1 및 제2 비아홀(V1, V2)이 형성된다. 상기 게이트 절연막(112)은 상기 제1 및 제2 비아홀(V1, V2)이 형성된 영역에 대응하여 함께 제거되어 상기 액티브층(A1)의 소오스부 및 드레인부를 노출시킨다. 또한, 상기 층간 절연막(113)에는 상기 제1 및 제2 서브 게이트 라인(SGL1, SGL2)을 노출시키는 제1 및 제2 콘택홀(H1, H2)이 형성된다.

다음, 상기 층간 절연막(113) 상에는 데이터 메탈이 형성된다. 건식 식각법 을 이용하여 데이터 메탈을 패터닝함으로써, 상기 층간 절연막(113) 상에 데이터 라인(DLj), 제1 연결라인(CL1), 제1 소오스 전극(SE1) 및 제1 드레인 전극(DE1)을 형성한다. 상기 제1 소오스 전극(SE1)은 상기 데이터 라인(DLj)에 일체로 형성되고, 상기 제1 드레인 전극(DE1)은 상기 데이터 라인(DLj)으로부터 소정의 간격으로 이격되어 형성된다. 또한, 평면상에서 봤을 때, 상기 제2 드레인 전극(DE2)은 상기 제i 스토리지 라인(SLi)과 부분적으로 오버랩된다.

상기 제1 소오스 전극(SE1)은 상기 제1 비아홀(V1)을 통해 상기 액티브층(A1)의 소오스부와 콘택되고, 상기 제2 드레인 전극(DE1)은 상기 제2 비아홀(V2)을 통해 상기 액티브층(A1)의 드레인부와 콘택된다. 이로써, 폴리 실리콘형으로 이루어진 제1 스위칭 소자(Tr1)가 완성된다.

상기 제1 연결라인(CL1)은 상기 층간 절연막(113)에 형성된 상기 제1 및 제2 콘택홀(H1, H2)을 통해 상기 제1 및 제2 서브 게이트 라인(SGL1, SGL2)에 전기적으로 각각 연결된다. 따라서, 서로 소정의 간격으로 이격된 상기 제1 및 제2 서브 게이트 라인(SGL1, SGL2)은 상기 제1 연결라인(CL1)을 통해서 서로 전기적으로 연결될 수 있다.

평면 상에서 봤을 때, 상기 제j 데이터 라인(DLj)은 플로팅 게이트(FG)와 부분적으로 오버랩된다. 구체적으로, 상기 제j 데이터 라인(DLj)의 폭은 상기 플로팅 게이트(FG)의 폭보다 좁다.

상기 데이터 메탈이 패터닝된 이후, 상기 어레이 기판 상에는 보호막(114)이 증착된다. 상기 보호막(114)은 상기 어레이 기판 전체에 형성되어 상기 어레이 기 판에 형성된 패턴들을 보호하는 역할을 수행한다. 상기 보호막(114)에는 상기 제1 드레인 전극(DE1)을 노출시키는 제3 콘택홀(H3)이 형성된다.

다음, 상기 보호막(114) 상에는 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)로 이루어진 투명 도전막이 형성된다. 상기 투명 도전막을 패터닝하여 제1 화소전극(PE1)을 형성한다. 상기 제1 화소전극(PE1)은 상기 보호막(114)에 형성된 상기 제3 콘택홀(H3)을 통해서 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다. 따라서, 상기 제1 화소전극(PE1)은 상기 제1 스위칭 소자(Tr1)로부터 출력된 데이터 전압을 입력받는다.

도 3 및 도 4b에 도시된 바와 같이, 상기 제j 데이터 라인(DLj)과 상기 제1 또는 제2 화소전극(PE1, PE2)과의 사이에서는 기생 커패시턴스가 발생되고, 그 결과 상기 어레이 기판 상부에 구비된 액정분자들이 상기 데이터 라인(DLj)과 상기 제1 또는 제2 화소전극(PE1, PE2)과의 경계부분에서 비정상적으로 배향된다. 본 발명에서, 상기 플로팅 게이트(FG)는 상기 제j 데이터 라인(DLj)보다 넓은 폭으로 이루어지고, 특히 상기 제1 및 제2 화소전극(PE1, PE2)의 단부와도 오버랩된다. 따라서, 상기 플로팅 게이트(FG)는 비정상적으로 상기 제j 데이터 라인(DLj)과 상기 제1 또는 제2 화소전극(PE1, PE2)과의 경계부분에서 비정상적으로 배향된 액정분자들에 의해서 발생하는 빛샘을 차단하는 광 차단막 역할을 수행할 수 있다.

도 3 내지 도 4b에서는 제2 스위칭 소자(Tr2)에 대해서는 언급하지 않았으나, 상기 제2 스위칭 소자(Tr2)는 상기 제1 스위칭 소자(Tr1)와 동일한 구조로 이루어지므로, 상기 제2 스위칭 소자(Tr2)에 대한 설명은 생략한다.

도면에 도시하지는 않았지만, 상기 대향기판에는 상기 제1 및 제2 화소전극(PE1, PE2)과 마주하는 공통전극이 구비된다. 따라서, 도 2에 도시된 제1 액정 커패시터(Clc1)는 상기 제1 화소전극(PE1), 액정층 및 상기 공통전극에 의해서 정의되고, 제2 액정 커패시터(Clc2)는 상기 제2 화소전극(PE2), 액정층 및 상기 공통전극에 의해서 정의된다. 상기 대향기판은 레드, 그린 및 블루 색화소로 이루어진 컬러필터층 및 차광성 물질로 이루어진 블랙 매트릭스를 더 포함할 수 있다.

도 3 내지 도 4b에서는 상기 제1 및 제2 스위칭 소자(Tr1, Tr2)가 폴리 실리콘형 트랜지스터로 이루어진 구조를 제시하였다. 그러나, 본 발명의 다른 일 예로서 상기 제1 및 제2 스위칭 소자(Tr1, Tr2)는 비정질 실리콘형 트랜지스터로 이루어질 수 있다.

도 5는 본 발명의 다른 실시예에 따른 어레이 기판의 레이아웃이다. 단, 도 5에 도시된 구성요소 중 도 3에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 5를 참조하면, 제i 게이트 라인(GLi)은 다수의 제1 서브 게이트 라인(SGL1), 다수의 제2 서브 게이트 라인(SGL2) 및 다수의 제1 연결라인(CL1)을 포함한다. 상기 제1 서브 게이트 라인(SGL1)들 각각은 세 개의 화소에 공통적으로 연결되고, 상기 제2 서브 게이트 라인(SGL2)은 상기 세 개의 화소와 다른 세 개의 화소에 공통적으로 연결된다.

도 2 및 도 3에서는 상기 다수의 제1 서브 게이트 라인(SGL1)이 홀수번째 화소들(PG1)에 일대일 대응으로 연결되고, 상기 다수의 제2 서브 게이트 라인(SGL2) 이 짝수번째 화소들(PG2)에 일대일 대응으로 연결된 구조가 도시된다.

도 3에 제시된 구조와 달리 도 5에 도시된 바와 같이, 세 개의 화소씩 다수의 제1 및 제2 서브 게이트 라인(SGL1)에 번갈아 연결된다. 따라서, 도 2 및 도 3의 구조에서는 데이터 전압의 극성이 한 화소 단위 반전되지만, 도 5에 도시된 구조에서는 상기 데이터 전압의 극성이 세 개의 화소 단위로 반전된다.

또한, 상기 제i 게이트 라인(GLi)에 포함된 상기 다수의 제1 연결라인(CL1)의 전체 개수가 1/3로 감소되고, 그 결과 상기 제i 게이트 라인(GLi)의 콘택 저항을 감소시킬 수 있다.

도 6은 본 발명의 또 다른 실시예에 따른 화소들의 등가 회로도이고, 도 7은 도 6에 도시된 Ⅳ 부분에 대한 어레이 기판의 레이아웃이다. 단, 도 6 및 도 7에 도시된 구성요소 중 도 2 및 도 3에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 6 및 도 7을 참조하면, 표시패널에는 다수의 데이터 라인(DLj, DLj+1, Dlj+2, DLj+3), 다수의 제1 게이트 라인(GLi-1, GLi, GLi+1), 다수의 제2 게이트 라인(GL'i-1, GL'i, GL'i+1) 및 다수의 스토리지 라인(SLi-1, SLi, SLi+1)이 구비된다. 상기 다수의 스토리지 라인(SLi-1, SLi, SLi+1)은 제1 방향(D1)으로 연장되고, 상기 다수의 데이터 라인(DLj, DLj+1, DLj+2, DLj+3)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 상기 다수의 스토리지 라인(SLi-1, SLi, SLi+1)과 상기 다수의 데이터 라인(DLj, DLj+1, Dlj+2, DLj+3)은 스트라이프 형상으로 이루어진다. 상기 다수의 제1 게이트 라인(GLi-1, GLi, GLi+1)과 상기 다수의 제2 게이트 라인(GL'i-1, GL'i, GL'i+1)은 상기 제1 방향(D1)으로 연장되어 스트라이프 형상으로 이루어진다.

본 발명의 일 예로, i번째 제1 게이트 라인(GLi)은 i번째 화소행의 제1 화소그룹(PG1)에 포함된 홀수번째 화소들과 일대일 대응하여 전기적으로 연결된다. i번째 제2 게이트 라인(GL'i)은 상기 i번째 화소행의 제2 화소그룹(PG2)에 포함된 짝수번째 화소들과 일대일 대응하여 전기적으로 연결된다.

제i 스토리지 라인(SLi)은 상기 i번째 화소행의 제1 및 제2 화소그룹(PG1, PG2)에 공통적으로 연결된다.

상기 i번째 제1 게이트 라인(GLi)과 상기 i번째 제2 게이트 라인(GL'i)은 현재단 제2 연결라인(CL2)을 통해 전기적으로 연결된다. 상기 i번째 제2 연결라인(CL2)은 도 1에 도시된 게이트 구동회로(230)와 직접적으로 연결되어 게이트 신호를 입력받아서 상기 i번째 제1 및 제2 게이트 라인(GLi, GL'i)으로 제공한다.

도 6 및 도 7에 도시된 바와 같이, 본 발명의 다른 실시예에서는 상기 i번째 제1 및 제2 게이트 라인(GLi, GL'i)을 전기적으로 연결시키기 위한 하나의 i번째 제2 연결라인을 구비함으로써, 상기 i번째 제1 및 제2 게이트 라인(GLi, GL'i) 사이의 콘택 저항을 감소시킬 수 있다.

도 8은 본 발명의 다른 실시예에 따른 액정표시장치의 블럭도이고, 도 9는 도 8에 도시된 라인 선택회로의 회로도이다. 단, 도 8에 도시된 구성요소 중 도 1에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 액정표시장치(300)는 라인 선택회로(240)를 더 포함한다. 상기 라인 선택회로(240)는 라인 인버젼 구동칩(220)과 표시패널(100)에 구비된 제1 내지 제3m 데이터 라인(DL1 ~ DL3m)과의 사이에 구비된다.

상기 라인 인버젼 구동칩(220)은 제1 내지 제m 출력단자(OT1 ~ OTm)를 포함하고, 상기 라인 인버젼 구동칩(220)은 수평 주사 구간(이하, 1H 구간)/3 단위로 포지티브 감마기준전압(V_P _- _GMMA) 및 네가티브 감마기준전압(V_N _- _GMMA)을 번갈아 입력받는다. 상기 라인 인버젼 구동칩(220)은 상기 포지티브 감마기준전압(V_P _- _GMMA)을 근거로하여 상기 영상 데이터(I-data)를 정극성의 데이터 전압으로 변환하고, 상기 네가티브 감마기준전압(V_N _- _GMMA)을 근거로하여 상기 영상 데이터(I-data)를 부극성의 데이터 전압으로 변환한다. 따라서, 상기 라인 인버젼 구동칩(220)은 상기 H/3 구간 단위로 상기 정극성의 데이터 전압 및 부극성의 데이터 전압을 번갈아 상기 제1 내지 제m 출력단자(OT1 ~ OTm)로 출력한다.

상기 라인 선택회로(240)는 상기 제1 내지 제m 출력단자(OT1 ~ OTm)에 전기적으로 연결되어 상기 H/3 구간 단위로 상기 정극성의 데이터 전압 및 부극성의 데이터 전압을 번갈아 입력받는다. 또한, 상기 라인 선택회로(240)는 상기 표시패널(100)에 구비된 제1 내지 제3m 데이터 라인(DL1 ~ DLm)에 전기적으로 연결된다.

도 9에 도시된 바와 같이, 상기 라인 선택회로(240)는 상기 1H 구간 중 초기 H/3 구간동안 3m-2번째 데이터 라인들(예를 들어, DL1, DL4)을 선택하여 상기 정극성(+)의 데이터 전압을 인가하고, 이후 중기 H/3 구간동안 3m-1번째 데이터 라인들(예를 들어, DL2, Dl5)을 선택하여 상기 부극성(-)의 데이터 전압을 인가하며, 마지막으로 후기 H/3 구간동안 3m번째 데이터 라인들(예를 들어, DL3, DL6)을 선택하여 정극성(+)의 데이터 전압을 인가한다. 즉, 상기 데이터 전압의 극성은 상기 H/3 구간 단위로 반전된다.

상기 라인 선택회로(240)는 다수의 제1 선택 소자(ST1)로 이루어진 제1 그룹(G1), 다수의 제2 선택 소자(ST2)로 이루어진 제2 그룹(G2) 및 다수의 제3 선택 소자(ST3)로 이루어진 제3 그룹(G3)을 포함한다.

상기 다수의 제1 선택 소자(ST1)는 상기 초기 H/3 구간동안 하이 상태로 발생되는 제1 선택신호(TG1)에 응답하여 대응하는 출력단자로부터 입력받는 데이터 전압을 상기 3m-2 데이터 라인들(DL1, DL4)로 인가한다. 상기 다수의 제2 선택 소자(ST2)는 상기 중기 H/3 구간동안 하이 상태로 발생되는 제2 선택신호(TG2)에 응답하여 대응하는 출력단자로부터 입력받은 데이터 전압을 상기 3m-1번째 데이터 라인들(DL2, DL5)로 인가한다. 또한, 상기 다수의 제3 선택 소자(ST3)는 상기 후기 H/3 구간동안 하이 상태로 발생되는 제3 선택신호(TG3)에 응답하여 대응하는 출력단자로부터 입력받는 데이터 전압을 상기 3m번째 데이터 라인들(DL3, DL6)로 인가한다.

따라서, 상기 라인 선택회로(240)는 상기 3m-2번째 데이터 라인들(DL1, DL4), 상기 3m-1번째 데이터 라인들(DL2, DL5) 및 상기 3m번째 데이터 라인들(Dl3, DL6)을 순차적으로 선택하여 데이터 전압을 인가한다.

상기 표시패널(100)에 구비되는 각 화소들은 도 2 내지 도 7에 도시된 화소 구조 중 어느 하나로 이루어진다. 따라서, 상기 표시패널(100)에 구비되는 화소들의 구조에 대한 설명은 생략한다.

이와 같은 표시장치에 따르면, 라인 인버젼 구동칩은 1H 구간동안 한 라인 분량의 데이터 전압을 출력하고, 상기 데이터 전압의 극성은 1H 구간 단위로 반전된다. 또한, 상기 표시패널은 하나의 화소행을 두 개의 화소그룹으로 분할하고, 두개의 화소그룹을 각각 구동시키기 위한 두 개의 게이트 라인을 구비한다.

따라서, 상기 표시패널은 라인 인버젼 구동칩으로부터 라인 단위로 반전되는 상기한 데이터 전압을 입력받더라도, 도트 반전으로 동작할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

외부 장치로부터 영상 데이터를 입력받고, 제1 타이밍 신호에 동기하여 상기 영상 데이터를 출력하며, 제2 타이밍 신호를 출력하는 컨트롤러;

상기 영상 데이터를 입력받고, 수평 주사 구간(이하, 1H 구간) 단위로 번갈아 입력되는 포지티브 감마와 네가티브 감마를 근거로하여 상기 영상 데이터를 제1 극성을 갖는 제1 데이터 전압 및 상기 제1 극성과 다른 제2 극성을 갖는 제2 데이터 전압으로 변환하여 상기 1H 구간 이하의 단위로 번갈아 출력하는 라인 인버젼 구동칩;

상기 제2 타이밍 신호에 응답하여 상기 1H 구간 동안 게이트 신호를 출력하는 게이트 구동회로; 및

상기 게이트 신호에 응답하여 상기 데이터 전압을 입력받는 다수의 화소로 이루어져 영상을 표시하고, 각 화소행은 상기 제1 및 제2 데이터 전압을 각각 입력받는 제1 및 제2 화소그룹을 포함하며, 상기 제1 및 제2 화소그룹이 상기 각 화소행에서 서로 번갈아 위치하고, 한 화소행 단위로 상기 제1 및 제2 화소그룹으로 인가되는 데이터 전압의 극성이 반전되는 표시패널을 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 각 화소행에서 상기 제1 화소그룹과 상기 제2 화소그룹은 하나 이상의 화소 단위로 번갈아 위치하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 표시패널은,

상기 게이트 신호를 순차적으로 입력받는 다수의 게이트 라인;

상기 다수의 게이트 라인과 절연되게 교차하고, 상기 1H 구간 단위로 상기 제1 및 제2 데이터 전압을 입력받는 다수의 데이터 라인을 더 포함하는 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 각 화소행 중 현재단 화소행의 제1 화소그룹과 이전단 화소행의 제2 화소그룹에는 상기 제1 극성을 갖는 상기 제1 데이터 전압이 인가되고,

상기 현재단 화소행의 제2 화소그룹과 상기 이전단 화소행의 제1 화소그룹에는 상기 제2 극성을 갖는 상기 제2 데이터 전압이 인가되는 것을 특징으로 하는 표시장치.
제4항에 있어서, 상기 다수의 게이트 라인 중 현재단 게이트 라인은,

상기 현재단 화소행의 제1 화소그룹과 전기적으로 연결된 하나 이상의 제1 서브 게이트 라인;

상기 이전단 화소행의 제2 화소그룹과 전기적으로 연결된 하나 이상의 제2 서브 게이트 라인; 및

상기 하나 이상의 제1 및 제2 서브 게이트 라인을 전기적으로 연결시키는 하 나 이상의 연결라인을 포함하는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 하나 이상의 제1 서브 게이트 라인은 상기 현재단 화소행의 제1 화소 그룹에 포함된 화소들과 일대일 대응하여 오버랩되고,

상기 하나 이상의 제2 서브 게이트 라인은 상기 이전단 화소행의 제2 화소 그룹에 포함된 화소들과 일대일 대응하여 오버랩되는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 하나 이상의 제1 및 제2 서브 게이트 라인은 제1 방향으로 연장되고, 상기 다수의 데이터 라인 및 상기 하나 이상의 연결라인은 상기 제1 방향과 직교하는 제2 방향으로 연장된 것을 특징으로 하는 표시장치.
제7항에 있어서, 상기 하나 이상의 제1 및 제2 서브 게이트 라인은 서로 동일한 층 상에 구비되고,

상기 하나 이상의 연결 라인은 상기 데이터 라인과 동일한 층 상에 구비되는 것을 특징으로 하는 표시장치.
제5항에 있어서, 상기 하나 이상의 제1 서브 게이트 라인은 상기 현재단 화소행의 제1 및 제2 화소그룹과 오버랩되고,

상기 하나 이상의 제2 서브 게이트 라인은 상기 이전단 화소행의 제1 및 제2 화소그룹와 오버랩되는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 표시패널은 상기 다수의 화소가 구비되어 상기 영상이 표시되는 표시영역 및 상기 표시영역에 인접한 주변영역으로 이루어지고,

상기 하나 이상의 연결라인은 상기 주변영역에서 상기 하나 이상의 제1 서브 게이트 라인과 상기 하나 이상의 제2 서브 게이트 라인을 전기적으로 연결시키는 것을 특징으로 하는 표시장치.
제10항에 있어서, 상기 하나 이상의 연결라인, 상기 하나 이상의 제1 및 제2 서브 게이트 라인은 서로 동일한 층 상에 구비되는 것을 특징으로 하는 표시장치.
제11항에 있어서, 상기 하나 이상의 연결라인은 상기 게이트 구동회로와 직접적으로 연결되어 상기 게이트 신호를 입력받고, 상기 게이트 신호를 상기 하나 이상의 제1 및 제2 서브 게이트 라인으로 인가하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 표시패널은 다수의 스토리지 라인을 더 포함하고,

현재단 스토리지 라인은 현재단 화소행의 제1 화소그룹 및 이전단 화소행의 제2 화소그룹과 오버랩되는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 제1 화소그룹은 상기 제1 데이터 전압을 입력받는 제 1 화소전극, 상기 제1 화소전극과 마주하는 공통전극 및 상기 제1 화소전극과 상기 공통전극과의 사이에 개재된 제1 액정층으로 이루어진 제1 액정 커패시터를 포함하고,

상기 제2 화소그룹은 상기 제2 데이터 전압을 입력받는 제2 화소전극, 상기 제2 화소전극과 마주하는 공통전극 및 상기 제2 화소전극과 상기 공통전극과의 사이에 개재된 제2 액정층으로 이루어진 제2 액정 커패시터를 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 공통전극에는 직류 전압이 인가되고, 상기 다수의 스토리지 라인에는 교류전압이 인가되는 것을 특징으로 하는 표시장치.
제15항에 있어서, 상기 다수의 스토리지 라인으로 인가된 상기 교류전압은 상기 제1 및 제2 액정 커패시터에 충전되는 제1 및 제2 액정 전압을 부스트업시키는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 다수의 스토리지 라인은 행 방향으로 연장되어 스트라이프 형상으로 이루어진 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 라인 인버젼 구동칩과 상기 표시패널과의 사이에 구비된 라인 선택회로를 더 포함하고,

상기 라인 인버젼 구동칩은 m개(여기서, p는 1 이상의 정수)의 출력단자를 구비하고, 상기 표시패널은 p×m개(여기서, p는 1 이상의 정수)의 데이터 라인을 구비하며,

상기 라인 선택회로는 p×m개 데이터 라인 중 일부를 선택하여 선택된 데이터 라인들에 상기 라인 인버젼 구동칩으로부터 출력된 상기 데이터 전압을 1H/p 구간동안 인가하는 것을 특징으로 하는 표시장치.
제18항에 있어서, 상기 p는 3이고,

상기 라인 인버젼 구동칩은 1H/3 구간마다 상기 제1 및 제2 데이터 전압을 교번적으로 출력하는 것을 특징으로 하는 표시장치.