KR20080037931A - 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법 - Google Patents

반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법 Download PDF

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Abstract

본 발명은 제1 펄스폭을 갖는 제1 스트로브 신호를 입력받아, 상기 제1 스트로브 신호의 펄스폭을 조절하여 제2 펄스폭을 갖는 제2 스트로브 신호를 출력하는 스트로브 신호 조절부와; 상기 제2 스트로브 신호를 입력받아, 상기 제2 스트로브 신호를 서로 다른 지연구간으로 각각 지연시켜 다수의 지연 스트로브 신호를 생성하는 스트로브 신호 지연부 및; 상기 다수의 지연 스트로브 신호 중 적어도 하나의 지연 스트로브 신호를 입력받아 논리연산을 수행하여 반도체 소자의 컬럼경로를 제어하기 위한 제1 컬럼경로 제어신호를 생성하는 제어신호 생성부를 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로를 제공한다.
컬럼경로 제어신호 생성회로, 스트로브 신호, PVT

Description

반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로 제어신호 생성방법{Circuit and method for generating control signal of column path of semiconductor device}
도1은 종래 기술에 따른 컬럼경로 제어신호 생성회로의 구성을 도시한 것이다.
도2a 내지 도2d는 본 발명의 실시예에 따른 컬럼경로 제어신호 생성회로의 회로도이다.
도3은 본 발명의 실시예에 따른 스트로브 신호 지연부에서 생성된 지연 스트로브 신호들의 타이밍도이다.
도4는 본 발명의 실시예에 따른 제어신호 생성부에서 생성된 제어신호들의 타이밍도이다.
도5는 본 발명의 실시예에 따른 스트로브 신호 조절부에 의해 제어 신호들의 펄스폭이 조절되는 모습을 도시한 타이밍도이다.
도6은 본 발명의 실시예에 따라 생성되는 컬럼경로 제어신호에 의해 제어되는 컬럼경로 제어회로의 회로도이다.
도7a 및 7b는 본 발명의 실시예에 따라 생성된 컬럼경로 제어신호에 의해 제 어되는 라이트 드라이버의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 스트로브 신호 조절부 11: 스트로브 신호 지연부
12, 14: 제1 및 제2 지연소자 16, 18: 제1 및 제2 제어신호 생성부
160, 180: 논리부 20: 코어제어부
30: 로컬 입출력 라인 제어부 40: 컬럼경로 제어부
41: 로컬 입출력 라인 증폭부 42: 로컬 입출력 라인 래치부
50: 제1 풀업/풀다운 신호 생성부 60: 제2 풀업/풀다운 신호 생성부
70,72: 제1 및 제2 구동부 80: 프리차지부
본 발명은 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로 제어신호 생성방법에 관한 것으로, 더욱 구체적으로는 컬럼 경로 제어신호를 생성함에 있어서, CMOS 트랜지스터의 PVT(Process, Voltage, Temperature) 특성 변화에 동일한 영향을 받도록 한 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로 제어신호 생성방법에 관한 것이다.
일반적으로, 반도체 소자 특히 디램은 리드 또는 라이트 동작을 수행하기 위해 다양한 컬럼경로 제어신호를 필요로 한다. 예를 들어, 디램의 리드 또는 라이트 동작 수행에 필요한 컬럼경로 제어신호에는 로컬 입출력 라인(lio, local input output line)의 신호를 프리차지(precharge) 시키는 동작을 제어하기 위한 로컬 입출력 라인 프리차지 신호(liopcg, liopcgback)와, 로컬 입출력 라인 프리차지 신호(liopcg, liopcgback)에 응답하여 로컬 입출력 라인(lio)의 전위를 균등화시키는 로컬 입출력 라인 리셋신호(lio_rst)와, 리드(read) 명령에 따라 센스앰프에서 증폭된 비트라인의 신호를 로컬 입출력 라인(lio)으로 전달하는 출력인에이블 신호(yi)와, 리드 동작 시 로컬 입출력 라인(lio)의 신호를 증폭하는 동작을 제어하는 증폭 제어신호(iosa1)와, 리드 동작 시 앞서 증폭된 로컬 입출력 라인(lio)의 신호를 래치하는 동작을 제어하는 래치 제어신호(iosa2) 및, 라이트(write) 동작 시 글로벌 입출력 라인(gio line, ground input output line)의 풀업/풀다운 동작을 제어하는 풀업/풀다운 제어신호(bwen) 등이 있다. 이와 같은 제어신호들은 동일한 스트로브 신호(strobe)를 모태로 하여 생성되는 신호들이다.
도 1은 종래 기술에 따른 컬럼경로 제어신호 생성회로의 구성을 도시한 것이다.
도시한 바와 같이, 디램에서 리드 또는 라이트 동작에 필요한 다수의 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)은 스트로브 신호(strobe)를 병렬 처리하여 생성된다. 즉, 별도로 구비된 제1 내지 제5 지연부(1-5) 및 인버터(IV3-IV12)들은 스트로브 신호(strobe signal)를 입력받아, 독립 적으로 소정 구간 지연시켜 다수의 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)을 생성한다.
그런데, 제1 내지 제5 지연부(1-5) 및 인버터(IV3-IV12)에 포함된 CMOS 트랜지스터들은 PVT(Process, Voltage, Temperature) 특성 변화가 각각 상이하다. 따라서, 제1 내지 제5 지연부(1-5) 및 인버터(IV3-IV12)를 통해 병렬적으로 생성되는 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2) 간의 타이밍은 CMOS 트랜지스터의 PVT(Process, Voltage, Temperature) 특성 변화에 각각 독립적인 영향을 받아 서로 어긋나게 되고, 그 결과 리드 또는 라이트 동작에 오류가 발생하는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 스트로브 신호를 동일한 지연부를 통해 지연시켜, 반도체 소자의 리드/라이트 동작에 필요한 컬럼경로 제어신호들을 생성함으로써, 생성된 컬럼경로 제어신호들이 CMOS 트랜지스터의 PVT(Process, Voltage, Temperature) 특성 변화에 동일한 영향을 받도록 한 컬럼경로 제어신호 생성회로 및 컬럼경로 제어신호 생성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 펄스폭을 갖는 제1 스트로브 신호를 입력받아, 상기 제1 스트로브 신호의 펄스폭을 조절하여 제2 펄스폭 을 갖는 제2 스트로브 신호를 출력하는 스트로브 신호 조절부와; 상기 제2 스트로브 신호를 입력받아, 상기 제2 스트로브 신호를 서로 다른 지연구간으로 각각 지연시켜 다수의 지연 스트로브 신호를 생성하는 스트로브 신호 지연부 및; 상기 다수의 지연 스트로브 신호 중 적어도 하나의 지연 스트로브 신호를 입력받아 논리연산을 수행하여 반도체 소자의 컬럼경로를 제어하기 위한 제1 컬럼경로 제어신호를 생성하는 제어신호 생성부를 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로를 제공한다.
본 발명에서, 상기 스트로브 신호 조절부는 상기 제1 스트로브 신호의 라이징 타임 또는 폴링 타임을 빠르게 조절하여 상기 제2 스트로브 신호를 생성하는 스큐드 로직(Skewed Logic) 회로로 구성되는 것이 바람직하다.
본 발명에서, 상기 스트로브 신호 지연부는 상기 제2 스트로브 신호를 제1 지연구간만큼 지연시켜 제1 지연 스트로브 신호를 생성하는 제1 지연부 및; 상기 제1 지연 스트로브 신호를 제2 지연구간만큼 지연시켜 제2 지연 스트로브 신호를 생성하는 제2 지연부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제어신호 생성부는 상기 제1 및 제2 지연 스트로브 신호를 입력받아 논리연산을 수행하는 논리부 및; 상기 논리부의 출력신호를 입력받아 버퍼링하여 상기 제1 컬럼경로 제어신호를 생성하는 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 버퍼는 인버터인 것이 바람직하다.
본 발명에서, 상기 스트로브 신호 지연부의 출력신호를 소정 구간 지연시켜, 리드 동작 시 로컬 입출력 라인의 신호를 제어하기 위한 제2 컬럼경로 제어신호를 생성하는 지연소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 스트로브 신호 지연부의 출력신호를 소정 구간 지연시켜, 리드 동작 시 로컬 입출력 라인의 신호를 증폭하는 동작을 제어하기 위한 제 2 컬럼경로 제어신호를 생성하는 제1 지연소자 및; 상기 제2 컬럼경로 제어신호를 소정 구간 지연시켜 리드 동작 시 상기 증폭된 로컬 입출력 라인의 신호를 래치하는 동작을 제어하기 위한 제3 컬럼경로 제어신호를 생성하는 제2 지연소자를 더 포함하는 것이 바람직하다.
또한, 본 발명은 제1 펄스폭을 갖는 제1 스트로브 신호의 펄스폭을 조절하여 제2 펄스폭을 갖는 제2 스트로브 신호를 생성하는 단계와; 상기 제2 스트로브 신호를 입력받아, 상기 제2 스트로브 신호를 서로 다른 지연구간으로 각각 지연시켜 다수의 지연 스트로브 신호를 생성하는 단계와; 상기 다수의 지연 스트로브 신호 중 적어도 하나의 지연 스트로브 신호를 선택하는 단계 및; 상기 선택된 적어도 하나의 지연 스트로브 신호를 논리연산하여 반도체 소자의 컬럼경로를 제어하기 위한 제1 컬럼경로 제어신호를 생성하는 단계를 포함하는 반도체 소자의 컬럼경로 제어신호 생성방법을 제공한다.
본 발명에서, 상기 선택된 지연 스트로브 신호를 소정 구간만큼 지연시켜 리드 동작 시 로컬 입출력 라인의 신호를 제어하기 위한 제2 컬럼경로 제어신호를 생성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 선택된 지연 스트로브 신호를 소정 구간만큼 지연시켜 리드 동작 시 로컬 입출력 라인의 신호를 증폭하는 동작을 제어하기 위한 제 2 컬럼경로 제어신호를 생성하는 단계 및; 상기 제 2 컬럼경로 제어신호를 소정 구간만큼 지연시켜 리드 동작 시 상기 증폭된 로컬 입출력 라인의 신호를 래치하는 동작을 제어하기 위한 제 3 컬럼경로 제어신호를 생성하는 단계를 더 포함하는 것이 바람직하다.
또한, 본 발명은 제1 펄스폭을 갖는 제1 스트로브 신호를 입력받아, 상기 제1 스트로브 신호의 펄스폭을 조절하여 제2 펄스폭을 갖는 제2 스트로브 신호를 출력하는 스트로브 신호 조절부와; 상기 제2 스트로브 신호를 입력받아, 상기 제2 스트로브 신호를 제1 지연구간만큼 지연시켜 제1 지연 스트로브 신호를 생성하는 제1 지연부 및, 상기 제1 지연 스트로브 신호를 제2 지연구간만큼 지연시켜 제2 지연 스트로브 신호를 생성하는 제2 지연부를 포함하여 구성되는 스트로브 신호 지연부 및; 상기 제1 및 제2 지연 스트로브 신호를 입력받아 논리연산을 수행하여 반도체 소자의 컬럼경로를 제어하기 위한 제1 컬럼경로 제어신호를 생성하는 제어신호 생성부를 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도2a 내지 도2d는 본 발명의 실시예에 따른 컬럼경로 제어신호 생성회로의 회로도이다.
도시한 바와 같이, 본 발명의 실시예에 따른 컬럼경로 제어신호 생성회로는 스트로브 신호 조절부(10), 스트로브 신호 지연부(11), 제1 및 제2 지연소자(12,14) 및, 제1 및 제2 제어신호 생성부(16, 18)를 포함한다.
도2a 및 도2b를 참고하면, 스트로브 신호 조절부(10)는 4개의 PMOS 트랜지스터(P1-P4) 및 4개의 NMOS 트랜지스터(N1-N4)로 구성된 4개의 CMOS 트랜지스터(100, 102, 104, 106)를 포함하는 스큐드 로직(Skewed Logic, 10) 회로로 구성되어, 제1 펄스폭을 갖는 제1 스트로브 신호(strobe)를 입력받고, 입력된 제1 스트로브 신호(strobe)의 펄스폭을 조절하여 제2 펄스폭을 갖는 제2 스트로브 신호(mstrobe)를 출력한다. 여기서, 제1 펄스폭을 갖는 제1 스트로브 신호(strobe)의 라이징 타임(rising time)을 빠르게 조정하여 제1 펄스폭보다 작은 제2 펄스폭을 갖는 제2 스트로브 신호(mstrobe)를 생성하기 위해서는 NMOS 트랜지스터(N1, N3)의 길이(length)를 각각 PMOS 트랜지스터(P1, P3)의 길이보다 크게 하고, PMOS 트랜지스터(P2, P4)의 길이(length)를 각각 NMOS 트랜지스터(N2, N4)의 길이(length)보다 크게 설정하면 된다. 한편, 제1 펄스폭을 갖는 제1 스트로브 신호(strobe)의 폴링 타임(falling time)을 빠르게 조정하여 제1 펄스폭보다 작은 제2 펄스폭을 갖는 제2 스트로브 신호(mstrobe)를 생성하기 위해서는 PMOS 트랜지스터(P1, P3)의 길이(length)를 각각 NMOS 트랜지스터(N1, N3)의 길이보다 크게 하고, NMOS 트랜지스터(N2, N4)의 길이(length)를 각각 PMOS 트랜지스터(P2, P4)의 길이보다 크게 설정 하면 된다.
도2a를 참조하면, 스트로브 신호 지연부(11)는 다수의 인버터(IV20-IV27)를 구비한 인버터 체인으로 구성되고, 인버터(IV20-IV27)에서 출력되는 지연 스트로브 신호(T1b-T4b, T2-T5)는 제2 스트로브 신호(mstrobe)를 각각 다른 지연구간으로 지연시켜 생성된 신호이다.
도2c를 참고하면, 제1 제어신호 생성부(16)는 지연 스트로브 신호(T1b 및 T4b)를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND1)와 인버터(IV30)로 구성된 논리부(160) 및, 논리부(160)의 출력신호를 반전 버퍼링하여 제1 및 제2 로컬 입출력 라인 프리차지 신호(liopcg, lio_pcgback) 및 로컬 입출력 라인 리셋 신호(lio_rst)를 생성하는 인버터(IV31)를 포함하여 구성된다. 또한, 제2 제어신호 생성부(18)는, 도2d를 참고하면, 지연 스트로브 신호(T2b 및 T3b)를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND2) 및 인버터(IV32)로 구성된 논리부(180) 및, 논리부(180)의 출력신호를 반전 버퍼링하여 풀업/풀다운 제어신호(bwen) 및 출력 인에이블 신호(yi)를 생성하는 인버터(IV33)를 포함하여 구성된다.
이와 같이 구성된 컬럼경로 제어신호 생성회로의 동작을 스트로브 신호 지연부(11)에서 생성된 지연 스트로브 신호(T1b 내지 T4b)들의 타이밍도를 도시한 도3과, 제어신호 생성부(16, 18)에서 생성된 제어신호들의 타이밍도를 도시한 도4 및, 스트로브 신호 조절부(10)에 의해 제어 신호들의 펄스폭이 조절되는 모습을 도시한 도5를 참고하여 설명하면 다음과 같다.
우선, 스트로브 신호 조절부(10)는 제1 펄스폭을 갖는 제1 스트로브 신호(strobe)를 입력받아, 입력된 제1 스트로브 신호(strobe)의 펄스폭을 조절하여 제1 스트로브 신호(strobe)보다 작은 펄스폭을 갖는 제2 스트로브 신호(mstrobe)를 출력한다.
다음으로, 스트로브 신호 지연부(11)는 제2 스트로브 신호(mstrobe)를 입력받아, 서로 다른 지연 구간을 갖는 지연 스트로브 신호(T2-T5, T1b-T4b)를 생성한다. 이와 같이 생성된 지연 스트로브 신호(T2-T5, T1b-T4b)는 인버터(IV20-IV27)를 통해 스트로브 신호(strobe)를 소정 구간 지연시킨 신호들로, 특히 지연 스트로브 신호(T1b-T4b)는 제2 스트로브 신호(mstrobe)가 소정 구간 지연되고 반전되어 형성된 신호들이다. 도3을 참조하면 지연 스트로브 신호(T1b-T4b)와 그 모태 신호인 스트로브 신호(strobe) 간의 타이밍을 확인할 수 있다.
이후, 제1 제어신호 생성부(16)는 서로 다른 지연 구간으로 각각 지연된 지연 스트로브 신호(T1b 및 T4b)를 입력받아 제1 및 제2 로컬 입출력 라인 프리차지 신호(liopcg, lio_pcgback) 및 로컬 입출력 라인 리셋 신호(lio_rst)를 생성한다. 이때, 생성되는 제1 및 제2 로컬 입출력 라인 프리차지 신호(liopcg, lio_pcgback) 및 로컬 입출력 라인 리셋 신호(lio_rst)는 로우레벨의 지연 스트로브 신호(T1b 및 T4b)에 의해 하이레벨로 되는 신호로, 지연 스트로브 신호(T1b 및 T4b)에 의해 펄스폭이 결정된다. 아울러, 제2 제어신호 생성부(18)는 지연 스트로브 신호(T2b 및 T3b)를 입력받아 풀업/풀다운 제어신호(bwen) 및 출력 인에이블 신호(yi)를 생성한다. 도4를 참조하면 생성된 제어신호들(liopcg, lio_pcgback, lio_rst, bwen, yi) 간의 타이밍도를 확인할 수 있다.
그런데, 도5에 도시한 바와 같이 제어신호(Pulse)는 지연 스트로브 신호들(1db, 2db) 중 하나라도 로우레벨이 되는 경우 하이레벨로 인에이블되므로, 제어신호(Pulse)의 펄스폭(실선)은 제1 스트로브 신호(strobe)의 펄스폭(1(nsec))보다 a(nsec) 만큼 증가하게 된다. 특히, 제어신호(Pulse)의 펄스폭은 지연 스트로브 신호들(1db, 2db) 간의 지연구간이 차이가 날수록 더욱 증가하는데, 예를 들어 풀업/풀다운 제어신호(bwen) 및 출력 인에이블 신호(yi)를 생성하는 경우 도3에서 도시한 바와 같이, 제어신호(bwen, yi)는 지연구간의 차이가 제일 큰 지연 스트로브 신호들(T1b, T4b)을 통해 생성되므로 제어신호(bwen, yi)의 펄스폭 증가량(a(nsec))도 가장 크다. 이와 같이 제어신호(bwen, yi)의 펄스폭이 증가하면 액티브(active) 또는 프리차지(precharge) 동작 구간이 크거나 짧아질 수 있어 동작 불량(fail)의 원인이 된다. 따라서, 본 발명은 스트로브 신호 조절부(10)를 두어 펄스폭을 감소시킨 제2 스트로브 신호(mstrobe)를 이용하여 펄스폭이 감소된 지연스트로브 신호(1db, 2db) 및 제어신호(Pulse)를 생성함으로써, 지연스트로브 신호(1db, 2db) 간의 지연 구간에 의해 발생되는 제어신호(Pulse)의 펄스폭 증가 효과를 상쇄시켜 제어신호(Pulse)의 펄스폭(점선)을 1(nsec)로 일정하게 유지시키고 있다.
한편, 제1 지연소자(12)는 스트로브 신호 지연부(11)의 인버터(IV27)에서 출력되는 지연 스트로브 신호(T5)를 입력받아 소정구간 지연시켜, 리드 동작 시 로컬 입출력 라인의 신호를 증폭하는 동작을 제어하기 위한 증폭 제어신호(iosa1)를 생성한다. 또한, 제2 지연소자(14)는 증폭 제어신호(iosa1)를 소정 구간 지연시켜 리 드 동작 시 상기 증폭된 로컬 입출력 라인의 신호를 래치하는 동작을 제어하기 위한 래치 제어신호(iosa2)를 생성한다.
이상 설명한 본 발명의 실시예에 따른 컬럼경로 제어신호 생성회로는 하나의 스트로브 신호 지연부(11)에서 제2 스트로브 신호(mstrobe)를 서로 다른 지연구간으로 지연시켜 지연 스트로브 신호(T5, T1b-T4b)를 생성하고, 생성된 지연 스트로브 신호(T5, T1b-T4b)를 지연시키거나, 논리연산하여 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)을 생성하기 때문에, CMOS 트랜지스터의 PVT(Process, Voltage, Temperature) 특성 변화에 동일한 영향을 받는 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)을 생성할 수 있다. 그 결과, CMOS 트랜지스터의 PVT(Process, Voltage, Temperature) 특성 변화에도 불구하고, 도4에서 도시한 바와 같이 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2) 간의 타이밍 마진을 일정하게 유지할 수 있다. 아울러, 본 발명의 실시예에서는 스트로브 신호 조절부(10)를 통해 제1 스트로브 신호(strobe)의 펄스폭을 감소시킨 제2 스트로브 신호(mstrobe)를 이용하여 펄스폭이 감소된 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)을 생성함으로써, 지연 스트로브 신호들(T5, T1b-T4b)의 지연 구간 차이에서 오는 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)의 펄스폭 증가 효과를 상쇄시켜 액티브(active) 또는 프리차지(precharge) 동작 구간을 일정하게 유지시키고 있다.
이하, 본 발명의 실시예에 따른 컬럼경로 제어신호 생성회로에서 생성된 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)에 의해 제어되는 컬럼경로 제어회로 및 라이트 드라이버의 동작을 도4, 도6 및 도7a 및 도 7b를 참고하여 설명한다. 여기서, 컬럼경로 제어회로는 셀코어부(20), 로컬 입출력 라인 제어부(30) 및 컬럼 경로 제어부(40)로 구성되고, 라이트 드라이버는 제1 및 제2 풀업/풀다운 신호 생성부(50, 60), 제1 및 제2 구동부(70, 72) 및 프리차지부(80)로 구성된다.
우선, 프리차지 동작을 설명하면 다음과 같다.
도4에서 도시한 바와 같이 프리차지(pcg) 상태에서 제1 및 제2 로컬 입출력 라인 프리차지 신호(liopcg, lio_pcgback) 및 로컬 입출력 라인 리셋 신호(lio_rst)는 하이레벨이다. 따라서, 도6의 NMOS 트랜지스터(N3, N6 내지 N8) 및 도6의 NMOS 트랜지스터(N80-N82)가 턴온되어 도6 및 도7의 로컬 입출력 라인(lio)은 균등한 전위(VBLP/2)로 프리차지 된다. 이와 같이 로컬 입출력 라인(lio)을 균등한 전위(VBLP/2)로 프리차지 시키는 제1 및 제2 로컬 입출력 라인 프리차지 신호(liopcg, lio_pcgback) 및 로컬 입출력 라인 리셋 신호(lio_rst)는 리드 또는 라이트 동작 등에 의한 액티브 동작 전까지 인에이블 상태를 유지하고, 액티브 동작이 개시된 후 디스에이블 되도록 타이밍이 조정되어야 한다.
다음으로, 리드 동작을 설명하면 다음과 같다.
도4에서 도시한 바와 같이, 출력 인에이블 신호(yi)가 하이레벨로 인에이블 되면 도6의 NMOS 트랜지스터(N1, N2)가 턴온되어 센스앰프(SA)에서 증폭된 비트라인의 신호가 로컬 입출력 라인(lio)으로 전달된다. 이후, 입출력 스위치 신호(bsio)가 하이레벨로 인에이블되면 NMOS 트랜지스터(N4, N5)가 턴온되어 셀코어부(20)의 로컬 입출력 라인(lio)의 신호가 컬럼 경로 제어부(40)의 로컬 입출력 라인(lio)으로 전달된다. 다음으로, 도4에서 도시한 바와 같이, 증폭 제어신호(iosa1)가 하이레벨로 인에이블되면 도6의 NMOS 트랜지스터(P1-P3)가 턴온되어 로컬 입출력 라인(lio) 및 반전 로컬 입출력 라인(liob)이 증폭된다. 그리고 나서, 도4에서 도시한 바와 같이, 래치 제어신호(iosa2)가 하이레벨로 인에이블되면 도5의 PMOS 트랜지스터(P4-P6)가 턴온되어 앞서 증폭된 로컬 입출력 라인(lio) 및 반전 로컬 입출력 라인(liob)의 신호가 래치된다. 이와 같은 리드 동작이 오류 없이 진행되기 위해서는 컬럼 경로 제어신호(yi, iosa1, iosa2)의 인에이블 타이밍이 적절히 조정되어야 한다. 즉, 출력 인에이블 신호(yi)가 인에이블 된후, 증폭 제어신호(iosa1) 및 래치 제어신호(iosa2)가 순차적으로 인에이블되어야 한다. 이와 같은 컬럼 경로 제어신호(yi, iosa1, iosa2) 간의 타이밍은 CMOS 트랜지스터의 PVT(Process, Voltage, Temperature) 특성 변화에 영향을 받는데, 본 발명에 의하면 모든 컬럼 경로 제어신호(yi, iosa1, iosa2)가 동일한 영향을 받아 신호 간의 타이밍이 일정하게 유지된다. 아울러, 본 발명은 제어신호들(yi, iosa1, iosa2)의 펄스폭을 적정하게 유지시켜 액티브(active) 또는 프리차지(precharge) 동작 구간을 일정하게 유지시키고 있다.
다음으로, 라이트 동작을 설명하면 다음과 같다.
도7a를 참고하면, 제1 풀업/풀다운 제어신호(bwen9z)가 하이레벨로 인에이블되면 글로벌 입출력 라인 신호의 반전신호(giob)가 제1 반전부(52)를 통해 버퍼링되어 제1 래치부(54)로 전달되고, 글로벌 입출력 라인 신호를 소정 구간 지연시킨 신호(giod)가 제2 반전부(62)를 통해 버퍼링되어 제2 래치부(64)로 전달된다. 도7b를 참고하면 제1 풀업/풀다운 제어신호(bwen9z)는 풀업/풀다운 제어신호(bwen)와 로컬 입출력 프리차지 신호(liopcgp10)로부터 생성된다. 이후, 제2 풀업/풀다운 제어신호(bwen12)가 하이레벨로 인에이블되면 제1 및 제2 반전부(52, 62)의 출력신호에 응답하여 NMOS 트랜지스터(N53, N63)가 선택적으로 턴온되어 풀다운 구동된 신호를 제3 및 제4 래치부(57, 67)로 전달한다. 이후, 제3 및 제4 래치부(57, 67)의 출력신호는 지연부(58, 68)를 통해 각각 지연되어 제1 및 제2 구동부(70, 80)를 구동시키는 제1 및 제2 풀업/풀다운 신호(pu1, pu2, pd1, pd2)가 된다. 이때, 생성되는 제1 및 제2 풀업/풀다운 신호(pu1, pu2, pd1, pd2)는 서로 선택적으로 제1 및 제2 구동부(70, 80)를 구동시켜 로컬 입출력 라인(lio) 및 반전 로컬 입출력 라인(liob)에 글로벌 입출력 라인 신호(giod) 및 그 반전 신호를 전달한다.
이상 설명한 바와 같이, 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)에 의해 제어되는 프리차지 및 리드/라이트 동작이 정확하게 진행되기 위해서는 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2) 간의 타이밍 마진이 일정하게 유지되어야 한다. 따라서, 본 발명은 CMOS 트랜지스터의 PVT(Process, Voltage, Temperature) 특성 변화에 동일한 영향을 받는 컬럼경로 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)을 생성함으로써, 프리차지 및 리드/라이트 동작에서 발생될 수 있는 오류를 방지하고 있다. 아울러, 본 발명은 제어신호들(liopcg, lio_rst, lio_pcgback, bwen, yi, iosa1, iosa2)의 펄스폭을 적정하게 유지시켜 액티브(active) 또는 프리차지(precharge) 동작 구간을 일정하게 유지시키고 있다.
상기에서 본 발명에 따른 컬럼경로 제어신호 생성회로는 비록 컬럼경로 제어신호들을 발생시키는데 사용되는 것을 예로 들어 설명했지만, PVT(Process, Voltage, Temperature) 특성 변화에 동일한 영향을 받는 신호를 생성해야 하는 다양한 장치에 널리 사용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 컬럼경로 제어신호 생성회로 및 컬럼경로 제어신호 생성방법은 스트로브 신호를 동일한 지연부를 통해 지연시켜, 반도체 소자의 리드/라이트 동작에 필요한 컬럼경로 제어신호들을 생성함으로써, 생성된 컬럼경로 제어신호들이 CMOS 트랜지스터의 PVT(Process, Voltage, Temperature) 특성 변화에 동일한 영향을 받게 할 수 있는 효과가 있다.
또한, 컬럼경로 제어신호들 간의 타이밍 마진이 PVT(Process, Voltage, Temperature) 특성 변화에도 불구하고 최초 설계 의도대로 유지됨으로써, 디램의 리드 또는 라이트 동작 오류를 방지할 수 있는 효과도 있다.
그리고, 스트로브 신호의 펄스폭을 줄여 지연 스트로브 신호 및 제어신호를 생성하여 제어신호의 펄스폭을 적정하게 유지시킴으로써, 액티브(active) 또는 프리차지(precharge) 동작 구간을 일정하게 유지시킬 수 있는 효과도 있다.

Claims (19)

  1. 제1 펄스폭을 갖는 제1 스트로브 신호를 입력받아, 상기 제1 스트로브 신호의 펄스폭을 조절하여 제2 펄스폭을 갖는 제2 스트로브 신호를 출력하는 스트로브 신호 조절부와;
    상기 제2 스트로브 신호를 입력받아, 상기 제2 스트로브 신호를 서로 다른 지연구간으로 각각 지연시켜 다수의 지연 스트로브 신호를 생성하는 스트로브 신호 지연부 및;
    상기 다수의 지연 스트로브 신호 중 적어도 하나의 지연 스트로브 신호를 입력받아 논리연산을 수행하여 반도체 소자의 컬럼경로를 제어하기 위한 제1 컬럼경로 제어신호를 생성하는 제어신호 생성부를 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  2. 제1항에 있어서, 상기 스트로브 신호 조절부는 상기 제1 스트로브 신호의 라이징 타임 또는 폴링 타임을 빠르게 조절하여 상기 제2 스트로브 신호를 생성하는 스큐드 로직(Skewed Logic) 회로로 구성되는 것을 특징으로 하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  3. 제1항에 있어서, 상기 스트로브 신호 지연부는
    상기 제2 스트로브 신호를 제1 지연구간만큼 지연시켜 제1 지연 스트로브 신호를 생성하는 제1 지연부 및;
    상기 제1 지연 스트로브 신호를 제2 지연구간만큼 지연시켜 제2 지연 스트로브 신호를 생성하는 제2 지연부를 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  4. 제3항에 있어서, 상기 제어신호 생성부는
    상기 제1 및 제2 지연 스트로브 신호를 입력받아 논리연산을 수행하는 논리부 및;
    상기 논리부의 출력신호를 입력받아 버퍼링하여 상기 제1 컬럼경로 제어신호를 생성하는 버퍼를 포함하는 것을 특징으로 하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  5. 제4항에 있어서, 상기 논리부는 논리곱 연산을 수행하는 것을 특징으로 하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  6. 제5항에 있어서, 상기 버퍼는 인버터인 것을 특징으로 하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  7. 제1항에 있어서, 상기 스트로브 신호 지연부의 출력신호를 소정 구간 지연시켜, 리드 동작 시 로컬 입출력 라인의 신호를 제어하기 위한 제2 컬럼경로 제어신호를 생성하는 지연소자를 더 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  8. 제1항에 있어서, 상기 스트로브 신호 지연부의 출력신호를 소정 구간 지연시켜, 리드 동작 시 로컬 입출력 라인의 신호를 증폭하는 동작을 제어하기 위한 제 2 컬럼경로 제어신호를 생성하는 제1 지연소자 및;
    상기 제2 컬럼경로 제어신호를 소정 구간 지연시켜 리드 동작 시 상기 증폭된 로컬 입출력 라인의 신호를 래치하는 동작을 제어하기 위한 제3 컬럼경로 제어신호를 생성하는 제2 지연소자를 더 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  9. 제1 펄스폭을 갖는 제1 스트로브 신호의 펄스폭을 조절하여 제2 펄스폭을 갖 는 제2 스트로브 신호를 생성하는 단계와;
    상기 제2 스트로브 신호를 입력받아, 상기 제2 스트로브 신호를 서로 다른 지연구간으로 각각 지연시켜 다수의 지연 스트로브 신호를 생성하는 단계와;
    상기 다수의 지연 스트로브 신호 중 적어도 하나의 지연 스트로브 신호를 선택하는 단계 및;
    상기 선택된 적어도 하나의 지연 스트로브 신호를 논리연산하여 반도체 소자의 컬럼경로를 제어하기 위한 제1 컬럼경로 제어신호를 생성하는 단계를 포함하는 반도체 소자의 컬럼경로 제어신호 생성방법.
  10. 제9항에 있어서, 상기 선택된 지연 스트로브 신호를 소정 구간만큼 지연시켜 리드 동작 시 로컬 입출력 라인의 신호를 제어하기 위한 제2 컬럼경로 제어신호를 생성하는 단계를 더 포함하는 반도체 소자의 컬럼경로 제어신호 생성방법.
  11. 제9항에 있어서, 상기 선택된 지연 스트로브 신호를 소정 구간만큼 지연시켜 리드 동작 시 로컬 입출력 라인의 신호를 증폭하는 동작을 제어하기 위한 제 2 컬럼경로 제어신호를 생성하는 단계 및;
    상기 제 2 컬럼경로 제어신호를 소정 구간만큼 지연시켜 리드 동작 시 상기 증폭된 로컬 입출력 라인의 신호를 래치하는 동작을 제어하기 위한 제 3 컬럼경로 제어신호를 생성하는 단계를 더 포함하는 반도체 소자의 컬럼경로 제어신호 생성방법.
  12. 제1 펄스폭을 갖는 제1 스트로브 신호를 입력받아, 상기 제1 스트로브 신호의 펄스폭을 조절하여 제2 펄스폭을 갖는 제2 스트로브 신호를 출력하는 스트로브 신호 조절부와;
    상기 제2 스트로브 신호를 입력받아, 상기 제2 스트로브 신호를 제1 지연구간만큼 지연시켜 제1 지연 스트로브 신호를 생성하는 제1 지연부 및, 상기 제1 지연 스트로브 신호를 제2 지연구간만큼 지연시켜 제2 지연 스트로브 신호를 생성하는 제2 지연부를 포함하여 구성되는 스트로브 신호 지연부 및;
    상기 제1 및 제2 지연 스트로브 신호를 입력받아 논리연산을 수행하여 반도체 소자의 컬럼경로를 제어하기 위한 제1 컬럼경로 제어신호를 생성하는 제어신호 생성부를 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  13. 제12항에 있어서, 상기 스트로브 신호 조절부는 상기 제1 스트로브 신호의 라이징 타임 또는 폴링 타임을 빠르게 조절하여 상기 제2 스트로브 신호를 생성하는 스큐드 로직(Skewed Logic) 회로로 구성되는 것을 특징으로 하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  14. 제12항에 있어서, 상기 제1 및 제2 지연부는 인버터 체인인 것을 특징으로 하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  15. 제12항에 있어서, 상기 제어신호 생성부는
    상기 제1 및 제2 지연 스트로브 신호를 입력받아 논리연산을 수행하는 논리부 및;
    상기 논리부의 출력신호를 입력받아 버퍼링하여 상기 제1 컬럼경로 제어신호를 생성하는 버퍼를 포함하는 것을 특징으로 하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  16. 제15항에 있어서, 상기 논리부는 논리곱 연산을 수행하는 것을 특징으로 하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  17. 제15항에 있어서, 상기 버퍼는 인버터인 것을 특징으로 하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  18. 제12항에 있어서, 상기 스트로브 신호 지연부의 출력신호를 소정 구간 지연시켜, 리드 동작 시 로컬 입출력 라인의 신호를 제어하기 위한 제2 컬럼경로 제어신호를 생성하는 지연소자를 더 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로.
  19. 제12항에 있어서, 상기 스트로브 신호 지연부의 출력신호를 소정 구간 지연시켜, 리드 동작 시 로컬 입출력 라인의 신호를 증폭하는 동작을 제어하기 위한 제 2 컬럼경로 제어신호를 생성하는 제1 지연소자 및;
    상기 제2 컬럼경로 제어신호를 소정 구간 지연시켜 리드 동작 시 상기 증폭된 로컬 입출력 라인의 신호를 래치하는 동작을 제어하기 위한 제3 컬럼경로 제어신호를 생성하는 제2 지연소자를 더 포함하는 반도체 소자의 컬럼경로 제어신호 생성회로.
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