KR20080033626A - 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법 Download PDF

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Abstract

플라즈마 표시 장치에서, 복수의 제1 전극에 연결된 제1 다이오드에 제1 방향으로 전류를 흐르도록 하여 복수의 제1 전극의 전압을 증가시킨다. 그리고 복수의 제1 전극에 연결된 제2 다이오드에 제2 방향으로 전류를 흐르도록 하여 복수의 제1 전극의 전압을 감소시킨다. 이때, 복수의 제1 전극의 전압을 증가시킨 후 제1 다이오드에서 제1 방향과 반대 방향으로 형성되는 환류 전류를 제거하는 제1 전류 경로를 형성하고, 복수의 제1 전극의 전압을 감소시킨 후 제2 다이오드에서 제2 방향과 반대 방향으로 형성되는 환류 전류를 제거하는 제2 전류 경로를 형성하여, 구동 회로에서 소모되는 무효 전력을 저감시킨다.
PDP, 프리휠링, 공진, 유지 방전 펄스, 환류 전류, 무효 전력

Description

플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법{Apparatus, Driving Device and Driving Method of PLASMA DISPLAY}
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 2는 본 발명의 제1 실시 예에 따른 유지 방전 펄스의 일 예를 나타내는 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 유지 방전 회로를 개략적으로 나타낸 도면이다.
도 4는 본 발명의 제1 실시 예에 따른 유지 방전 회로의 신호 타이밍을 나타낸 도면이다.
도 5a 내지 도 5h는 각각 도 4의 신호 타이밍에 따른 도 3의 유지 방전 회로(510)의 동작을 나타낸 도면이다.
도 6은 본 발명의 제2 실시 예에 따른 유지 방전 펄스를 나타내는 도면이다.
도 7은 본 발명의 제2 실시 예에 따른 유지 방전 회로를 개략적으로 나타내는 도면이다.
본 발명은 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법에 관한 것으로, 특히 플라즈마 표시 장치의 에너지 회수 회로에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 장치이다. 이러한 플라즈마 표시 패널에는 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀이 매트릭스 형태로 배열되어 있다.
일반적으로 플라즈마 표시 장치에서는 한 프레임이 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 어드레스 기간 동안 켜질 셀과 켜지지 않을 셀이 선택되고 유지 기간 동안 실제로 영상을 표시하기 위해 켜질 셀에 대하여 유지 방전이 수행된다.
이러한 동작을 하기 위해서, 유지 기간 동안 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압이 교대로 인가된다. 이때, 유지 방전이 일어나는 두 전극은 용량성 성분으로 작용하므로, 전극에 하이 레벨 전압 또는 로우 레벨 전압을 인가하기 위해서는 무효 전력이 필요하다. 따라서 플라즈마 표시 장치의 유지 방전 회로에서는 무효 전력을 회수하여 재사용하는 에너지 회수 회로가 사용된다.
이러한 에너지 회수 회로는 두 전극에 대해서 별도로 존재하며, 각 에너지 회수 회로에는 전극의 전압을 증가시키기 위한 트랜지스터 및 다이오드와 전극의 전압을 감소시키는 위한 트랜지스터 및 다이오드가 각각 형성되어 있다. 그리고 에너지 회수 회로에는 인덕터의 전압이 허용 전압을 넘지 않도록 인덕터의 전압을 클램핑하기 위한 클램핑 다이오드가 형성된다. 이때, 인덕터를 통해 전극의 전압을 증가시킨 후 또는 인덕터를 통해 전극의 전압을 감소시킨 후에, 전극의 전압을 증가시키는 동안 또는 전극의 전압을 감소시키는 동안 인덕터에 형성되는 전류 방향과 반대 방향의 전류가 클램핑 다이오드를 통해 프리휠링된다. 이로 인해서 무효 전력이 증가되어 전력 소모가 커지게 된다.
본 발명이 이루고자 하는 기술적 과제는 전극의 전압을 증가시키는 동안 또는 전극의 전압을 감소시키는 동안 인덕터에 형성되는 전류 방향과 반대 방향의 전류가 프리휠링되는 것을 방지할 수 있는 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법을 제공하는 것이다.
이러한 기술적 과제를 달성하기 위하여 본 발명은, 플라즈마 표시 장치를 제공한다. 이 플라즈마 표시 장치는, 복수의 제1 전극, 제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제2 트랜지스터, 제3 전압을 충전하고 있으며, 제1단이 상기 제1 트랜지스터와 제2 트랜지스터의 접점에 연결되어 있는 제1 커패시터, 제4 전압을 충전하고 있으며, 상기 제1 커패시터의 제2단에 제1단이 연결되어 있는 제2 커패시터, 상기 제1 전원과 상기 제2 커패시터의 제2단 사이에 연결되어 있는 충전 경로, 상기 복수의 제1 전극에 연결되어 있는 제3 및 제4 트랜지스터, 제 1단이 상기 제1 커패시터와 상기 제2 커패시터의 접점에 연결되고, 제2단이 상기 제3 및 제4 트랜지스터와 연결되는 인덕 터, 상기 인덕터의 제2단과 상기 제3 트랜지스터 사이에 연결되어, 상기 인덕터에 제1 방향의 전류를 흐르도록 하여 상기 복수의 제1 전극의 전압을 증가시키는 상승 경로, 상기 인덕터의 제2단과 상기 제4 트랜지스터 사이에 연결되어, 상기 인덕터에 제2 방향의 전류를 흐르도록 하여 상기 복수의 제1 전극의 전압을 감소시키는 하강 경로, 상기 복수의 제1 전극과 상기 제2 커패시터의 제2단에 사이에 연결되어 있는 제5 트랜지스터, 상기 복수의 제1 전극과 상기 제1 커패시터의 제1단 사이에 연결되어 있는 제6 트랜지스터, 상기 인덕터에 상기 제1 방향과 반대 방향으로 형성되는 전류를 제거하기 위한 제1 전류 경로, 그리고 상기 인덕터에 상기 제2 방향과 반대 방향으로 형성되는 전류를 제거하기 위한 제2 전류 경로를 포함한다.
또한, 제2의 기술적 과제를 달성하기 위하여 본 발명은, 제1 전극을 포함하는 플라즈마 표시 장치의 구동 방법을 제공한다. 이 구동 방법은, 제1 전압을 공급하여 제1 커패시터에 제2 전압을 충전시키고, 인덕터에 제1 방향으로 전류를 흐르게 하여 상기 제1 커패시터와 상기 인덕터의 공진에 의해 형성되는 제3 전압을 제1 전극에 주입하는 제1 단계, 상기 제1 전압으로 인해 제2 커패시터에 충전된 제4 전압과 상기 제2 전압의 합인 제5 전압을 상기 제1 전극에 인가하는 제2 단계, 상기 인덕터에 상기 제1 방향으로 전류를 흐르게 하여 상기 제2 전압을 충전하고 있는 제1 커패시터와 상기 인덕터의 공진에 의해 형성되는 제6 전압과 상기 제1 전압의 합인 제7 전압을 상기 제1 전극에 인가하는 제3 단계, 상기 제1 전압과 상기 제2 및 제4 전압의 합인 제8 전압을 상기 제1 전극에 인가하는 제3 단계, 상기 인덕터에 제2 방향으로 전류를 흐르게 하여 상기 제1 전극에서 상기 제6 전압을 회수 하는 제5 단계, 상기 제5 전압을 상기 제1 전극에 재인가하는 제6 단계, 상기 인덕터에 상기 제2 방향으로 전류를 흐르게 하여 상기 제2 전압을 충전하고 있는 제1 커패시터와 상기 인덕터의 공진으로 형성되는 제9 전압을 상기 제1 전극에서 회수하는 제7 단계, 상기 제1 전극에 제10 전압을 인가하는 제8 단계를 포함하되, 상기 제2 및 제4 단계는 각각 상기 인덕터에 상기 제1 방향과 역방향으로 형성되는 전류를 상기 제1 커패시터로 회수하는 단계를 포함하며, 상기 제7 및 제8 단계는 각각 상기 인덕터에 상기 제2 방향과 역방향으로 형성되는 전류를 상기 제2 커패시터로 회수하는 단계를 포함한다.
또한, 제3의 기술적 과제를 달성하기 위하여 본 발명은, 제1 전극과 제2 전극을 포함하는 플라즈마 표시 장치의 구동 장치를 제공한다. 이 구동 장치는, 제1 전압을 충전하고 있는 제1 커패시터, 제2 전압을 충전하고 있으며, 제1단이 상기 제1 커패시터의 제1단에 연결되어 있는 제2 커패시터, 상기 제1 및 제2 커패시터의 접점에 제1단이 연결되어 있는 인덕터, 상기 인덕터의 제2단과 상기 제1 전극 사이에 병렬로 연결되어 있는 제1 및제2 트랜지스터, 상기 제1 전극과 상기 제2 커패시터의 제2단 사이에 연결되어 있는 제3 트랜지스터, 상기 제1 전극과 상기 제1 커패시터의 제2단 사이에 연결되어 있는 제4 트랜지스터, 상기 제1 커패시터의 제2단에 제3 전압과 상기 제3 전압보다 낮은 제4 전압을 선택적으로 인가하는 스위칭 수단, 상기 인덕터의 제2단과 상기 제1 트랜지스터의 접점 및 상기 제3 전압을 공급하는 제1 전원 사이에 연결되어 있으며, 상기 인덕터의 제1단에서 제2단 방향으로의 전류 경로를 형성하는 제1 다이오드, 그리고 상기 인덕터의 제2단과 상기 제2 트랜지 스터의 접점 및 상기 제4 전압을 공급하는 제2 전원 사이에 연결되어 있으며, 상기 인덕터의 제2단에서 제1단 방향으로의 전류 경로를 형성하는 제2 다이오드를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 본 명세서에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계 상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.
먼저, 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법에 대해서 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn)을 포함한다. 일반적으로 X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되어 있으며, X 전극과 Y 전극이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 A 전극(A1-Am)과 직교하도록 배치된다. 이때, A 전극(A1-Am)과 X 전극(X1-Xn) 및 Y 전극(Y1-Yn)의 교차부에 있는 방전 공간이 셀(110)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어 신호 및 주사 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다.
어드레스 전극 구동부(300)는 제어부(200)로부터의 구동 제어 신호에 따라 A 전극(A1-Am)에 구동 전압을 인가한다. 주사 전극 구동부(400)는 제어부(200)로부터의 구동 제어 신호에 따라 Y 전극(Y1-Yn)에 구동 전압을 인가한다. 유지 전극 구동부(500)는 제어부(200)로부터의 구동 제어 신호에 따라 X 전극(X1-Xn)에 구동 전압을 인가한다.
구체적으로, 각 서브필드의 어드레스 기간 동안 어드레스 전극, 주사 전극 및 유지 전극 구동부(300, 400, 500)는 복수의 방전 셀(110) 중에서 해당 서브필드에서 켜질 방전 셀과 켜지지 않을 방전 셀을 선택한다. 각 서브필드의 유지 기간 동안의 X 전극, Y 전극 및 A 전극의 유지 방전 펄스를 도 2로 나타내었다.
도 2는 본 발명의 실시 예에 따른 유지 방전 펄스의 일 예를 나타내는 도면이다.
각 서브필드의 유지 기간 동안, 도 2에 도시한 바와 같이 주사 전극 구동부(400)는 복수의 Y 전극(Y1-Yn)에 하이 레벨 전압(Vs) 및 로우 레벨 전압(0V)을 교대로 가지는 유지 방전 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가한다. 그리고, 유지 전극 구동부(500)는 복수의 X 전극(X1-Xn)에 유지 방전 펄스를 Y 전극(Y1-Yn)에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 이와 같이 하면, 각 Y 전극과 각 X 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다.
다음으로, 도 2로 나타낸 유지 방전 펄스를 공급하는 유지 방전 회로에 대해서 도 3, 도 4 및 도 5a 내지 도 5h를 참조하여 상세하게 설명한다.
도 3은 본 발명의 실시 예에 따른 유지 방전 회로를 개략적으로 나타낸 도면 이다. 도 3에서는 설명의 편의상 복수의 X 전극(X1-Xn)에 연결되어 있는 유지 방전 회로(510)만을 도시하였으며, 이러한 유지 방전 회로(510)는 도 1의 유지 전극 구동부(500)에 형성될 수 있다. 또한, 복수의 Y 전극(Y1-Yn)에 연결된 유지 방전 회로(410)는 도 3의 유지 방전 회로(510)와 동일한 구조일 수도 있고, 다른 구조를 가질 수도 있다.
이러한 유지 방전 회로(510)는 복수의 X 전극(X1-Xn)에 공통으로 연결되거나 복수의 X 전극(X1-Xn) 중 일부 전극에만 연결될 수도 있다. 유지 방전 회로(510)에서는 설명의 편의상 하나의 X 전극(X)과 하나의 Y 전극(Y)만을 도시하였으며, X 전극(X)과 Y 전극(Y)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.
도 3에 도시한 바와 같이, 유지 방전 회로(510)는 트랜지스터(S1, S2, S3, S4, Sr, Sf), 인덕터(L), 다이오드(D1, Dr, Df, Dc1, Dc2) 및 커패시터(C1, C2)를 포함한다. 도 3에서는 트랜지스터(S1, S2, S3, S4, Sr, Sf)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(S1, S2, S3, S4, Sr, Sf)에는 소스에서 드레인 방향으로 바디 다이오드가 형성될 수 있다. 한편, NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(S1, S2, S3, S4, Sr, Sf)로 사용될 수도 있다. 또한, 도 3에서는 트랜지스터(S1, S2, S3, S4, Sr, Sf)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(S1, S2, S3, S4, Sr, Sf)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다.
도 3을 보면, X 전극에 트랜지스터(S3)의 소스(Source)와 트랜지스터(S4)의 드레인(Drain)이 연결되어 있다. 트랜지스터(S3)의 드레인은 커패시터(C1)의 제1단에 연결되어 있고, 커패시터(C1)의 제2단은 인덕터(L)의 제1단에 연결되어 있다. 트랜지스터(S4)의 소스는 커패시터(C2)의 제2단에 연결되어 있고, 커패시터(C2)의 제1단은 커패시터(C1)와 인덕터(L)의 접점에 연결되어 있다. 인턱터(L)의 제2단은 다이오드(Dr)의 애노드(Anode)와 다이오드(Df)의 캐소드(Cathode)의 접점에 연결되어 있다. 다이오드(Dr)의 캐소드는 다이오드(Dc1)의 애노드와 트랜지스터(Sr)의 드레인의 접점에 연결되어 있고, 다이오드 (Df)의 애노드는 다이오드(Dc2)의 캐소드와 트랜지스터(Sf)의 소스의 접점에 연결되어 있다. 다이오드(Dc1)의 캐소드는 커패시터(C1)과 트랜지스터(S3)의 접점에 연결되어 있고, 다이오드(Dc2)의 애노드는 거패시터(C2)와 트랜지스터(S4)의 접점에 연결되어 있다. 트랜지스터(Sr)의 소스와 트랜지스터(Sf)의 드레인은 트랜지스터(S3)와 트랜지스터(S4)의 접점에 연결되어 있다. 다이오드(D1)의 애노드는 트랜지스터(S1)의 드레인과 전원(Vs/2)의 접점과 연결되어 있고, 다이오드(D1)의 캐소드는 커패시터(C1)와 다이오드(Dc1) 및 트랜지스터(S3)의 접점에 연결되어 있다. 트랜지스터(S1)은 트랜지스터(S2)의 드레인과 커패시터(C2)의 제2단, 다이오드(Dc2) 및 트랜지스터(S4)의 접점에 연결되어 있다. 트랜지스터(S2)의 소스는 접지단에 연결되어 있다. 여기에서, 다이오드(Dc1)과 다이오드(Dc2)는 인덕터(L) 잔류 전류의 프리휠링 경로(Freewheeling Path)를 형성하여 클램핑(Clamping) 기능을 수행하기 위한 소자이다. 즉, 다이오드 (Dc1)은 다이오드(Df)에 의한 환류 전류 발생시 온(ON)되어 인덕터(L)의 제1단 에서 제2단으로 형성되는 역방향 전류를 다이오드(Dr)로부터 전달받아 커패시터(C1)으로 회수되도록 하는 전류 경로를 형성한다. 또한, 다이오드(Dc2)는 다이오드 (Dr)에 의해 환류 전류가 발생하면, 인덕터(L)의 제2단에서 제1단으로 형성되는 역방향 전류의 영향을 받아 온(ON)되고, 역방향 전류를 다이오드(Df)를 통해 커패시터(C2)로 회수되도록 하는 전류 경로를 형성한다.
이하, 도 3으로 도시한 본 발명의 실시예에 따른 유지 방전 회로(510)의 동작에 대하여 도 4와 도 5a 내지 도 5h를 참조하여 상세하게 설명한다.
도 4는 본 발명의 실시 예에 따른 유지 방전 회로의 신호 타이밍을 나타낸 도면이며, 도 5a 내지 도 5h는 각각 도 5의 신호 타이밍에 따른 도 3의 유지 방전 회로(510)의 동작을 나타낸 도면이다.
먼저, 도 4와 도 5a를 참조하면, 모드 1에서 트랜지스터(S2)와 트랜지스터(Sr)이 턴 온되고, 트랜지스터(S1), 트랜지스터(S3), 트랜지스터(S4) 및 트랜지스터(Sf)는 턴 오프된다. 이로 인해, 도 5a에 도시한 바와 같이, 트랜지스터(S2), 커패시터(C2), 인덕터(L), 다이오드(Dr) 및 트랜지스터(Sr)의 경로로 전류가 흐르게 되어, 인덕터(L)과 패널 커패시터(Cp) 사이에서 공진이 발생한다. 이 공진으로 인해, 커패시터(C2)에 충전된 전하가 인덕터(L)을 통해 X 전극에 주입되어 X 전극의 전압(Vx)는 0V 전압에서 Vs/2 전압까지 상승한다.
모드 2에서는 트랜지스터(S2)와 트랜지스터(S3)가 턴 온되고, 트랜지스터(S1), 트랜지스터(S4), 트랜지스터(Sr) 및 트랜지스터(Sf)는 턴 오프된다. 이로 인해, 도 5b에 도시한 바와 같이, 커패시터(C1)과 커패시터(C2)에 인가된 전압의 합이 X 전극에 인가되어 Vx는 Vs/2로 유지된다. 이때, 모드 1에서 전류를 통과시키던 다이오드(Dr)의 환류 전류는 인덕터(L)의 제2단에서 제1단 방향으로 흐르게 되고, 이로 인해 다이오드(Dc2)와 다이오드(Df)가 온(ON)되어 환류 전류로 인한 잔류 에너지들이 커패시터(C2)로 회수된다.
모드 3에서는 트랜지스터(S1)과 트랜지스터(Sr)이 턴 온되고, 트랜지스터(S2), 트랜지스터(S3), 트랜지스터(S4) 및 트랜지스터(Sf)는 턴 오프된다. 이로 인해, 도 5c에 도시한 바와 같이, 인덕터(L)에 전원 전압(Vs/2)와 커패시터(C2)에 인가되는 전압인 Vs/4의 합인 3Vs/4 전압이 인가되고, 트랜지스터(S1), 커패시터(C2), 인덕터(L), 다이오드(Dr) 및 트랜지스터(Sr)의 경로로 전류가 흐르게 되어 인덕터(L)과 패널 커패시터(Cp) 사이에서 공진이 발생한다. 이 공진으로 인해, X 전극에 인가되는 전압 Vx는 Vs/2에서 Vs로 증가한다.
모드 4에서는 트랜지스터(S1)과 트랜지스터(S3)이 턴 온되고, 트랜지스터(S2), 트랜지스터(S4), 트랜지스터(Sr) 및 트랜지스터(Sf)는 턴 오프된다. 이로 인해, 도 5d에 도시한 바와 같이, X 전극에 인가되는 전압 Vx는 전원 전압(Vs/2)와 커패시터(C1) 및 커패시터(C2)에 인가되는 전압의 합인 Vs로 유지된다. 이때, 모드 3에서 전류를 통과시키던 다이오드(Dr)의 환류 전류는 인덕터(L)의 제2단에서 제1단 방향으로 흐르게 되고, 이로 인해 다이오드(Dc2)와 다이오드(Df)가 온(ON)되어 환류 전류로 인한 잔류 에너지들이 커패시터(C2)로 회수된다.
모드 5에서는 트랜지스터(S1)과 트랜지스터(Sf)가 턴 온되고, 트랜지스터(S2), 트랜지스터(S3), 트랜지스터(S4) 및 트랜지스터(Sr)은 턴 오프된다. 이로 인해, 도 5e에 도시한 바와 같이, 인덕터(L)에 전원 전압(Vs/2)와 커패시터(C2)에 인가되는 전압인 Vs/4의 합인 3Vs/4 전압이 인가되고, 트랜지스터(Sf), 다이오드(Df), 인덕터(L), 커패시터(C2) 및 트랜지스터(S1)의 경로로 전류가 흐르게 되어, 인덕터(L)과 패널 커패시터(Cp) 사이에서 공진이 발생한다. 이 공진으로 인해, X 전극에 인가되는 전압 Vx는 Vs에서 Vs/2로 감소한다.
모드 6에서는 트랜지스터(S2)와 트랜지스터(S3)가 턴 온되고, 트랜지스터(S1), 트랜지스터(S4), 트랜지스터(Sr) 및 트랜지스터(Sf)는 턴 오프된다. 이로 인해, 도 5f에 도시한 바와 같이, X 전극에 인가되는 전압 Vx는 커패시터(C1)와 커패시터(C2)에 인가되는 전압의 합인 Vs/2로 유지된다. 이때, 모드 5에서 전류를 통과시키던 다이오드(Df)의 환류 전류는 인덕터(L)의 제1단에서 제2단 방향으로 흐르게 되고, 이로 인해 다이오드(Dr)과 다이오드(Dc1)이 온(ON)되어 환류 전류로 인한 잔류 에너지들이 커패시터(C1)으로 회수된다.
모드 7에서는 트랜지스터(S2)와 트랜지스터(Sf)가 턴 온되고, 트랜지스터(S1), 트랜지스터(S3), 트랜지스터(S4) 및 트랜지스터(Sr)은 턴 오프된다. 이로 인해, 도 5g에 도시한 바와 같이, 인덕터(L)에 Vs/4 전압이 인가되고, 트랜지스터(Sf), 다이오드(Df), 인덕터(L), 커패시터(C2) 및 트랜지스터(S2)의 경로로 전류가 흐르게 되어, 인덕터(L)과 패널 커패시터(Cp) 사이에서 공진이 발생한다. X 전극에 인가되는 전압 Vx는 Vs/2에서 0V로 감소한다.
모드 8에서는 트랜지스터(S2)와 트랜지스터(S4)가 턴 온되고, 트랜지스터(S1), 트랜지스터(S3), 트랜지스터(Sr) 및 트랜지스터(Sf)는 턴 오프된다. 이로 인해, 도 5h에 도시한 바와 같이, X 전극에 인가되는 전압 Vx는 0V로 유지된다. 이때, 모드 7에서 전류를 통과시키던 다이오드(Df)의 환류 전류는 인덕터(L)의 제1단에서 제2단 방향으로 흐르게 되고, 이로 인해 다이오드(Dr)과 다이오드(Dc1)이 온(ON)되어 환류 전류로 인한 잔류 에너지들이 커패시터(C1)으로 회수된다.
참고로, 도 4로 나타낸 본 발명의 실시 예에 따른 유지 방전 회로의 신호 타이밍에서, iL과 iCp는 각각 인덕터(L)에 흐르는 전류와 유지 방전 회로(510)에서 X 전극으로 인가하는 전류를 나타낸 것이다.
이와 같이, 본 발명의 실시 예에서는 유지 기간 동안 상술한 모드 1 내지 모드 8에 해당되는 회로 구동이 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 X 전극에 Vs 전압과 0V 전압을 교대로 인가할 수 있다. 그리고, 모드 2, 모드 4, 모드 6 및 모드 8에서 환류 전류로 인한 잔류 에너지를 커패시터로 회수함으로써 무효 소비 전력이 저감된다.
이상, 본 발명의 제1 실시 예에서는 X 전극과 Y 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가하는 경우에 대해서 설명하였지만, 이와는 달리 X 전극과 Y 전극 중 하나의 전극에만 유지 방전 펄스가 인가될 수도 있다. 아래에서는 이러한 실시 예에 대해서 도 6 및 도 7을 참조하여 상세하게 설명한다.
도 6은 본 발명의 제2 실시 예에 따른 유지 방전 펄스를 나타내는 도면이고, 도 7은 본 발명의 제2 실시 예에 따른 유지 방전 회로(510)를 개략적으로 나타내는 도면이다.
도 6에 도시한 바와 같이, 본 발명의 제2 실시 예에서는 유지 기간 동안 복수의 X 전극(X1-Xn)에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가되고, 복수의 Y 전극(Y1-Yn)에는 0V 전압이 인가된다. 이와 같이 하면, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다.
이때, 본 발명의 제2 실시 예에 따른 유지 방전 회로(510)는 도 7에 도시한 바와 같이 전원에서 공급하는 전압과 커패시터(C1, C2)에 충전되는 전압을 제외하면 제1 실시 예와 동일하다. 구체적으로, 트랜지스터(S1)의 드레인이 접지단(0)에 연결되고 트랜지스터(S2)의 소스가 -Vs 전압을 공급하는 전원(-Vs)에 연결되어 있다. 따라서, 트랜지스터(S1, S2)의 동작에 의해 커패시터(C2)의 제1단에는 0V 전압과 -Vs 전압이 선택적으로 인가될 수 있다. 그리고 도 5a 내지 도 5h에 도시한 바와 같은 경로를 통하여 X 전극에 Vs 전압과 -Vs 전압을 교대로 인가될 수 있다.
그리고 도 6 및 도 7에서는 X 전극에 유지 방전 회로(510)가 연결되고 Y 전극에 0V 전압이 인가되는 것으로 가정하였지만, Y 전극에 유지 방전 회로가 연결되고 X 전극에 0V 전압이 인가될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면, 유지 방전 회로에서 인덕터를 통해 전극의 전압을 증가시키거나 감소시키는 동안 다이오드의 역방향 전류에 의해 형성되는 환류전류를 제거할 수 있어 무효 전력을 감소시킬 수 있다.
또한, 별도의 회로 소자의 추가 없이 구동 회로의 구조의 최적화만으로 환류 전류를 제거할 수 있으므로 구동 회로의 구성 비용을 절감할 수 있는 효과적인 무효 전력 저감을 실현할 수 있다는 장점이 있다.

Claims (19)

  1. 복수의 제1 전극,
    제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터,
    상기 제1 트랜지스터의 제2단에 제1단이 연결되고 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제2 트랜지스터,
    제3 전압을 충전하고 있으며, 제1단이 상기 제1 트랜지스터와 제2 트랜지스터의 접점에 연결되어 있는 제1 커패시터,
    제4 전압을 충전하고 있으며, 상기 제1 커패시터의 제2단에 제1단이 연결되어 있는 제2 커패시터,
    상기 제1 전원과 상기 제2 커패시터의 제2단 사이에 연결되어 있는 충전 경로,
    상기 복수의 제1 전극에 연결되어 있는 제3 및 제4 트랜지스터,
    제 1단이 상기 제1 커패시터와 상기 제2 커패시터의 접점에 연결되고, 제2단이 상기 제3 및 제4 트랜지스터와 연결되는 인덕터,
    상기 인덕터의 제2단과 상기 제3 트랜지스터 사이에 연결되어, 상기 인덕터에 제1 방향의 전류를 흐르도록 하여 상기 복수의 제1 전극의 전압을 증가시키는 상승 경로,
    상기 인덕터의 제2단과 상기 제4 트랜지스터 사이에 연결되어, 상기 인덕터에 제2 방향의 전류를 흐르도록 하여 상기 복수의 제1 전극의 전압을 감소시키는 하강 경로,
    상기 복수의 제1 전극과 상기 제2 커패시터의 제2단에 사이에 연결되어 있는 제5 트랜지스터,
    상기 복수의 제1 전극과 상기 제1 커패시터의 제1단 사이에 연결되어 있는 제6 트랜지스터,
    상기 인덕터에 상기 제1 방향과 반대 방향으로 형성되는 전류를 제거하기 위한 제1 전류 경로, 그리고
    상기 인덕터에 상기 제2 방향과 반대 방향으로 형성되는 전류를 제거하기 위한 제2 전류 경로를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 제1 전류 경로는,
    상기 인덕터의 제2단에 애노드가 연결되고 상기 제3 트랜지스터에 캐소드가 연결되는 제1 다이오드,
    상기 제1 다이오드와 상기 제3 트랜지스터의 접점에 애노드가 연결되고, 상기 제2 커패시터와 상기 제5 트랜지스터의 접점에 캐소드가 연결되는 제2 다이오드를 포함하는 플라즈마 표시 장치.
  3. 제1항에 있어서,
    상기 제2 전류 경로는,
    상기 인덕터의 제2단에 캐소드가 연결되고, 상기 제4 트랜지스터에 애노드가 연결되는 제3 다이오드,
    상기 제3 다이오드와 상기 제4 트랜지스터의 접점에 캐소드가 연결되고, 상기 제2 트랜지스터와 상기 제1 커패시터의 접점에 애노드가 연결되는 제4 다이오드를 포함하는 플라즈마 표시 장치.
  4. 제2항에 있어서,
    상기 제2 전류 경로는,
    상기 상승 경로를 통해 상기 제1 전극의 전압을 증가시킨 후, 상기 제1 다이오드가 턴 오프될 때에 발생하는 역방향 전류를 상기 제1 커패시터로 회수하기 위해 형성되는 플라즈마 표시 장치.
  5. 제3항에 있어서,
    상기 제1 전류 경로는,
    상기 하강 경로를 통해 상기 제1 전극의 전압을 감소시킨 후, 상기 제4 다이오드가 턴 오프될 때에 발생하는 역방향 전류를 상기 제2 커패시터로 회수하기 위해 형성되는 플라즈마 표시 장치.
  6. 제1항에 있어서,
    상기 충전 경로는 상기 제1 전원에 애노드가 연결되고, 상기 제2 커패시터의 제2단에 캐소드가 연결되어 있는 제5 다이오드를 포함하는 플라즈마 표시 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 턴온 시에 상기 제1 및 제2 커패시터는 각각 상기 제3 및 제4 전압으로 충전되며, 상기 제3 및 제4 전압은 각각 상기 제1 전압과 상기 제2 전압의 차의 절반에 해당하는 플라즈마 표시 장치.
  8. 제7항에 있어서,
    제1 기간 동안 상기 제2 및 제3 트랜지스터를 턴 온 상태로 설정하고, 제2 기간 동안 상기 제2 및 제5 트랜지스터를 턴 온 상태로 설정하고, 제3 기간 동안 상기 제1 및 제3 트랜지스터를 턴 온 상태로 설정하고, 제4 기간 동안 상기 제1 및 제5 트랜지스터를 턴 온 상태로 설정하고, 제5 기간 동안 상기 제1 및 제4 트랜지스터를 턴 온 상태로 설정하고, 제6 기간 동안 상기 제2 및 제5 트랜지스터를 턴 온 상태로 설정하고, 제7 기간 동안 상기 제2 및 제4 트랜지스터를 턴 온 상태로 설정하고, 제8 기간 동안 상기 제2 및 제6 트랜지스터를 턴 온 상태로 설정하는 제어부를 더 포함하는 플라즈마 표시 장치.
  9. 제7항에 있어서,
    상기 제2 및 제4 기간 동안 상기 제1 인덕터에 상기 제1 방향과 반대 방향으로 형성되는 전류가 상기 제2 전류 경로를 통해 상기 제1 커패시터로 회수되며,
    상기 제6 및 제8 기간 동안 상기 제2 인덕터에 상기 제2 방향과 반대 방향으로 형성되는 전류가 상기 제1 전류 경로를 통해 상기 제1 커패시터로 회수되는 플라즈마 표시 장치.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 전압은 접지 전압이며, 상기 제1 전압은 양의 전압인 플라즈마 표시 장치.
  11. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 전압은 접지 전압이며, 상기 제2 전압은 음의 전압인 플라즈마 표시 장치.
  12. 제1 전극을 포함하는 플라즈마 표시 장치의 구동 방법에 있어서,
    제1 전압을 공급하여 제1 커패시터에 제2 전압을 충전시키고, 인덕터에 제1 방향으로 전류를 흐르게 하여 상기 제1 커패시터와 상기 인덕터의 공진에 의해 형성되는 제3 전압을 상기 제1 전극에 주입하는 제1 단계;
    상기 제1 전압으로 인해 제2 커패시터에 충전된 제4 전압과 상기 제2 전압의 합인 제5 전압을 상기 제1 전극에 인가하는 제2 단계;
    상기 인덕터에 상기 제1 방향으로 전류를 흐르게 하여 상기 제2 전압을 충전하고 있는 제1 커패시터와 상기 인덕터의 공진에 의해 형성되는 제6 전압과 상기 제1 전압의 합인 제7 전압을 상기 제1 전극에 인가하는 제3 단계;
    상기 제1 전압과 상기 제2 및 제4 전압의 합인 제8 전압을 상기 제1 전극에 인가하는 제3 단계;
    상기 인덕터에 제2 방향으로 전류를 흐르게 하여 상기 제1 전극에서 상기 제6 전압을 회수하는 제5 단계;
    상기 제5 전압을 상기 제1 전극에 재인가하는 제6 단계;
    상기 인덕터에 상기 제2 방향으로 전류를 흐르게 하여 상기 제2 전압을 충전하고 있는 제1 커패시터와 상기 인덕터의 공진으로 형성되는 제9 전압을 상기 제1 전극에서 회수하는 제7 단계;
    상기 제1 전극에 제10 전압을 인가하는 제8 단계를 포함하되,
    상기 제2 및 제4 단계는 각각 상기 인덕터에 상기 제1 방향과 역방향으로 형성되는 전류를 상기 제1 커패시터로 회수하는 단계를 포함하며,
    상기 제7 및 제8 단계는 각각 상기 인덕터에 상기 제2 방향과 역방향으로 형성되는 전류를 상기 제2 커패시터로 회수하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  13. 제12항에 있어서,
    상기 플라즈마 표시 장치는 상기 제1 전극과 함께 유지 방전을 수행하는 제2 전극을 포함하며,
    상기 제1 내지 제8 단계 각각은 상기 제2 전극에 현재 단계에서 4 단계를 더 한 단계를 진행하는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.
  14. 제12항에 있어서,
    상기 제5 전압은 상기 제8 전압과 제10 전압의 차의 절반에 해당하는 전압인 플라즈마 표시 장치의 구동 방법.
  15. 제1 전극과 제2 전극을 포함하는 플라즈마 표시 장치의 구동 장치에 있어서,
    제1 전압을 충전하고 있는 제1 커패시터,
    제2 전압을 충전하고 있으며, 제1단이 상기 제1 커패시터의 제1단에 연결되어 있는 제2 커패시터,
    상기 제1 및 제2 커패시터의 접점에 제1단이 연결되어 있는 인덕터,
    상기 인덕터의 제2단과 상기 제1 전극 사이에 병렬로 연결되어 있는 제1 및제2 트랜지스터,
    상기 제1 전극과 상기 제2 커패시터의 제2단 사이에 연결되어 있는 제3 트랜지스터,
    상기 제1 전극과 상기 제1 커패시터의 제2단 사이에 연결되어 있는 제4 트랜지스터,
    상기 제1 커패시터의 제2단에 제3 전압과 상기 제3 전압보다 낮은 제4 전압을 선택적으로 인가하는 스위칭 수단,
    상기 인덕터의 제2단과 상기 제1 트랜지스터의 접점 및 상기 제3 전압을 공 급하는 제1 전원 사이에 연결되어 있으며, 상기 인덕터의 제1단에서 제2단 방향으로의 전류 경로를 형성하는 제1 다이오드, 그리고
    상기 인덕터의 제2단과 상기 제2 트랜지스터의 접점 및 상기 제4 전압을 공급하는 제2 전원 사이에 연결되어 있으며, 상기 인덕터의 제2단에서 제1단 방향으로의 전류 경로를 형성하는 제2 다이오드
    를 포함하는 구동 장치.
  16. 제15항에 있어서,
    상기 인덕터의 제2단에 애노드가 연결되고, 상기 제2 커패시터의 제2단에 캐소드가 연결되어 있는 제3 다이오드, 그리고
    상기 인덕터의 제2단에 캐소드가 연결되고 상기 제1 커패시터의 제2단에 애노드가 연결되어 있는 제4 다이오드를 더 포함하는 구동 장치.
  17. 제16항에 있어서,
    상기 제1 커패시터의 제2단에 상기 제4 전압을 인가한 상태에서 상기 제1 트랜지스터를 턴 온하여 상기 제1 다이오드의 애노드에서 캐소드로의 전류 경로를 통하여 상기 제1 전극의 전압을 증가시키고,
    상기 제1 커패시터의 제2단에 상기 제4 전압을 인가한 상태에서 상기 제3 트랜지스터를 턴 온하여 상기 제1 전극에 제5 전압을 인가하고,
    상기 제1 커패시터의 제2단에 상기 제3 전압을 인가한 상태에서 상기 제1 트 랜지스터를 턴 온하여 상기 제1 다이오드의 애노드에서 캐소드로의 전류 경로를 통하여 상기 제1 전극의 전압을 더 증가시키고,
    상기 제1 커패시터의 제2단에 상기 제3 전압을 인가한 상태에서 상기 제3 트랜지스터를 턴 온하여 상기 제1 전극에 제6 전압을 인가하며,
    상기 제1 전극에 상기 제5 및 제6 전압이 인가되는 동안 상기 인덕터의 제2단에서 제1단으로 형성되는 전류를 상기 제1 커패시터로 회수하는 구동 장치.
  18. 제17항에 있어서,
    상기 제1 커패시터에 상기 제3 전압을 인가한 상태에서 상기 제2 트랜지스터를 턴 온하여 상기 제2 다이오드의 애노드에서 캐소드로의 전류 경로를 통하여 상기 제1 전극의 전압을 감소시키고,
    상기 제1 커패시터에 상기 제4 전압을 인가한 상태에서 상기 제3 트랜지스터를 턴 온하여 상기 제1 전극에 상기 제5 전압을 인가하고,
    상기 제1 커패시터에 상기 제4 전압을 인가한 상태에서 상기 제2 트랜지스터를 턴 온하여 상기 상기 제2 다이오드의 애노드에서 캐소드로의 전류 경로를 통하여 상기 제1 전극의 전압을 더 감소시키고,
    상기 제1 커패시터에 상기 제4 전압을 인가한 상태에서 상기 제4 트랜지스터를 턴온하여 제1 전극에 상기 제4 전압을 인가하며,
    상기 제1 전극에 상기 제5 및 제4 전압이 인가되는 동안 상기 제2 인덕터의 제1단에서 제2단으로 형성되는 전류를 상기 제2 커패시터로 회수하는 구동 장치.
  19. 제15 내지 제18항 중 어느 한 항에 있어서,
    상기 제1 전극에 상기 제6 전압이 인가되는 동안 상기 제2 전극에 상기 제4 전압이 인가되며, 상기 제1 전극에 상기 제4 전압이 인가되는 동안 상기 제2 전극에 상기 제6 전압이 인가되는 구동 장치.
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