KR20080029248A - 파워 업 신호 생성장치 - Google Patents

Abstract

본 발명은 외부전압의 전압레벨을 감지하여 전류경로를 활성화시키는 외부전압감지수단, 및 상기 외부전압감지수단의 출력신호에 따라 파워업신호를 생성하는 파워업신호 생성수단을 구비하는 파워 업 신호 생성장치를 제공한다.

파워업신호 생성장치, 전류경로, 누설전류

Description

파워 업 신호 생성장치{POWER UP SIGNAL GENERATOR}

도 1은 종래 기술에 따른 파워 업 신호 생성장치를 설명하기 위한 회로도.

도 2는 본 발명에 따른 파워 업 신호 생성장치를 설명하기 위한 회로도.

도 3은 도 2의 파워업신호 생성장치의 각 노드 및 파워업신호의 전압레벨을 설명하기 위한 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 외부전압감지부 30 : 파워업신호 생성부

PM1, PM2, PM3, PM4 : PMOS 트랜지스터

NM1, NM2, NM3 : NMOS 트랜지스터 R1 : 저항

INV1, INV2 : 인버터

본 발명은 반도체 설계 기술에 관한 것으로, 특히 파워 업 신호 생성장치에 관한 것이며, 더 자세히는 파워 업 동작시 누설전류(leakage current)를 줄이기 위한 파워 업 신호 생성장치에 관한 것이다.

일반적으로, 반도체 소자는 외부전압(VDD)이 입력되는 순간 곧바로 외부전압(VDD)의 전압레벨에 응답하여 동작하는 것이 아니라, 외부전압(VDD)이 정해진 전압레벨 - 목표전압(target voltage) - 이상 상승하면 동작하게 된다. 예컨데, 외부전압(VDD)이 인가된 후 목표전압에 도달하기 이전에 내부회로가 동작할 경우, 래치-업(latch-up) 등으로 인해 전체 반도체 소자가 파괴될 수 있다. 그리고 그 반도체 소자는 신뢰성(reliabillty)을 보장하기 어렵다. 이러한 이유로 반도체 소자에는 통상적으로 파워 업 신호 생성장치를 구비해야 한다.

한편, 최근에는 반도체 소자가 고 집적화되면서 칩 사이즈(chip size)는 점점 더 작아지고 동작전압(operating voltage) 또한 더욱 낮아지고 있으며, 누설전류를 줄이기 위한 노력 또한 높아지고 있다.

도 1은 종래 기술에 따른 파워 업 신호 생성장치를 설명하기 위한 회로도이다.

도 1을 참조하면, 파워 업 신호 생성장치는 외부전압(VDD)을 저항(R1)과 NMOS 트랜지스터(NM1)의 저항비로 분배하여 'A'노드의 전압레벨을 결정하는 전압분배부(10), 및 'A'노드의 전압레벨에 대응하는 파워업신호(PWRUP)를 생성하는 파워업신호 생성부(11)가 도시되어 있다.

동작을 살펴보면, 외부전압(VDD)이 목표전압까지 점점 상승하는 동안, 전압분배부(10)의 NMOS 트랜지스터(NM1)가 약하게 턴 온(turn on)되어 'A'노드의 전압 레벨도 외부전압(VDD)을 따라 점점 상승한다. 이에 따라, 파워업신호 생성부(11)의 NMOS 트랜지스터(NM2)가 턴 온 되어, 파워업신호(PWRUP)는 외부전압(VDD)을 따라 점점 상승하게 된다.

이후, 외부전압(VDD)이 목표전압 이상이 되면, 전압분배부(10)의 NMOS 트랜지스터(NM1)는 완전히 턴 온 되고, 파워업신호 생성부(11)의 NMOS 트랜지스터(NM2)는 턴 오프(turn off)된다. 때문에, 파워업신호(PWRUP)는 논리'로우'(low)로 천이하게 된다. 이것이, 파워 업 시퀀스(power up sequence)이며, 반도체 소자가 정상 동작을 하는 동안 파워업신호(PWRUP)는 마지막 상태(예컨데, 논리'로우')를 유지해야 한다.

종래 기술에 따른 파워 업 신호 생성장치의 문제점은 파워업신호(PWRUP)가 논리'로우'를 유지하는 동안, 전압분배부(10)에 생성되는 전류 경로(current path) - 저항(R1), NMOS 트랜지스터(NM1)에 의해 형성되는 전류 경로 - 에서 누설 전류(leakage current)가 발생하는 것이다. 이 누설 전류는 반도체 소자의 동작과 관계없이 스태틱(static) 전류이다.

이 누설 전류를 줄이기 위해서는 전류 경로를 형성하는 저항(R1)이 커져야 하지만, 이렇게 되면 저항비를 맞추기 위해 NMOS 트랜지스터(NM1)도 커져야 한다. 결국, 칩(chip) 설계에 있어서, 래이아웃(layout)에 상당한 부담을 가져 오게 된다. 또한, 저항(R1)과 NMOS 트랜지스터(NM1)를 크게 설계하게 되면, 숏 파워 업(short power up) - 외부전압(VDD)이 0V 에서 목표전압까지 상승하는 시간이 아주 짧음. - 인 경우, RC 지연(RC delay)의 증가로 파워업신호(PWRUP)를 생성하지 못하게 될 수 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 래이아웃 부담없이 누설 전류를 줄이고, 숏 파워 업 동작에도 안정적으로 동작하는 파워업신호 생성장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따르면, 외부전압의 전압레벨을 감지하여 전류경로를 활성화시키는 외부전압감지수단; 및 상기 외부전압감지수단의 출력신호에 따라 파워업신호를 생성하는 파워업신호 생성수단을 구비하는 파워 업 신호 생성장치가 제공된다.

바람직하게, 상기 외부전압감지수단은 상기 외부전압이 정해진 전압레벨까지 상승하는 구간에서 활성화되는 제1 스위칭부와, 상기 정해진 전압레벨 이상되는 구간에서 활성화되는 제2 스위칭부를 상기 전류경로 상에 갖는 것을 특징으로 한다.

또한, 외부전압이 정해진 전압레벨까지 상승하는 동안, 제1 저항값의 전류경로에 의해 상기 외부전압에 대응하는 제1 파워업신호를 생성하는 단계; 및 상기 외부전압이 정해진 전압레벨 이상되는 것을 감지하여, 상기 제1 저항값보다 큰 제2 저항값의 전류경로에 의해 상기 외부전압에 대응하는 제2 파워업신호를 생성하는 단계를 포함하는 파워업신호 생성방법을 제공한다.

본 발명은 외부전압이 목표전압까지 오르는 구간에는 작은 저항값을 갖는 전류경로를 활성화하여 외부전압에 대응하는 파워업신호를 생성하고, 외부전압이 목표전압 이상 되는 구간에는 상대적으로 큰 저항값을 갖는 전류경로를 활성화하여 외부전압에 대응하는 파워업신호를 생성함으로써 이 구간에서 누설 전류가 흐르는 것을 막을 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 파워 업 신호 생성장치를 설명하기 위한 회로도이다.

도 2를 참조하면, 파워 업 신호 생성장치는 외부전압(VDD)의 전압레벨을 감지하는 외부전압감지부(20), 및 외부전압부(20)에서 감지된 출력신호에 따라 파워업신호(PWRUP)를 생성하는 파워업신호 생성부(30)를 구비한다.

여기서, 상기 외부전압감지부(20)는 외부전압(VDD)이 정해진 전압레벨까지 상승하는 구간에서 활성화(enable)되는 제1 스위칭부(21)와, 외부전압(VDD)이 정해진 전압레벨 이상되는 구간에서 활성화되는 제2 스위칭부(22), 및 전압분배부(23)를 구비한다. 그리고, 제2 스위칭부(22)는 제1 스위칭부(21)보다 큰 저항값을 갖으며, 파워업신호(PWRUP)를 피드백(feedback) 받아 온/오프(on/off)된다.

자세한 구성을 살펴보면, 제1 스위칭부(21)는 제1 전원전압단(이하, 외부전압단)과 전압분배부(23) 사이에 소스-드레인 접속되고 제2 인버터(INV2)의 출력신 호를 게이트 입력받는 제2 PMOS 트랜지스터(PM2), 및 전압분배부(23)와 제2 전원전압단(이하, 접지전압단) 사이에 소스-드레인 접속되고 제2 인버터(INV2)의 출력신호를 게이트 입력받는 제3 PMOS 트랜지스터(PM3)를 구비한다. 여기서, 제2 인버터(INV2)는 파워업신호(PWRUP)를 입력받아 파워업신호(PWRUP)의 반전된 신호를 출력한다.

제2 스위칭부(22)는 제1 스위칭부(21)와 병렬 접속되며, 외부전압단과 전압분배부(23) 사이에 다이오드 접속된 제1 PMOS 트랜지스터(PM1), 및 전압분배부(23)와 접지전압단(VSS) 사이에 소스-드레인 접속되고 외부전압단과 게이트 연결된 제1 NMOS 트랜지스터(NM1)를 구비한다.

여기서, 제2 스위칭부(22)의 다이오드 접속된 제1 PMOS 트랜지스터(PM1)는 누설전류를 방지하기 위한 것으로, 제1 스위칭부(21)의 제2 PMOS 트랜지스터(PM2)보다 상당히 큰 저항을 가지도록 디자인(desgin)되어 있다.

전압분배부(23)는 다이오드 접속된 제1 PMOS 트랜지스터(PM1) - 제2 PMOS 트랜지스터(PM2) - 에 일측단이 연결된 저항(R1), 및 저항(R1)의 타측단과 제1 NMOS 트랜지스터(NM1) - 제3 PMOS 트랜지스터(PM3) - 사이에 소스-드레인 접속되고 외부전압단과 게이트 연결된 제2 NMOS 트랜지스터(NM2)를 구비하여, 저항(R1)과 제2 NMOS 트랜지스터(NM2)의 공통노드(A)에서 생성된 신호를 파워업신호 생성부(30)에 제공한다.

파워업신호 생성부(30)는 외부전압단과 'B'노드 사이에 소스-드레인 접속되고 접지전압단(VSS)에 게이트 연결된 제4 PMOS 트랜지스터(PM4)와, 'B'노드와 접지 전압단(VSS) 사이에 소스-드레인 접속되고 'A'노드와 게이트 연결된 제3 NMOS 트랜지스터(NM3), 및 'B'노드에 생성된 신호를 입력받아 파워업신호(PWRUP)로서 출력하는 제1 인버터(INV1)를 구비한다.

도 3은 도 2의 파워업신호 생성장치의 각 노드(A, B, C) 및 파워업신호(PWRUP)의 전압레벨을 설명하기 위한 타이밍도이다.

도 2와 도 3을 참조하여 본 발명의 따른 파워업신호 생성장치의 동작특성을 살펴보면, 외부전압(VDD)이 점점 상승하는 구간(E)에서 제2 PMOS 트랜지스터(PM2), 제2 NMOS 트랜지스터(NM2), 및 제3 PMOS 트랜지스터(PM3)가 약한 턴 온 되어, 'A'노드는 외부전압(VDD)을 따라 점점 상승하게 된다. 때문에, 낮은 문턱 전압(low threshold voltage)으로 설계된 파워업신호 생성부(30)의 제3 NMOS 트랜지스터(NM3)는 'A'노드에 의해 턴 온 되고, 'B'노드는 접지전압단(VSS)의 전압레벨을 유지하게 된다. 결국, 'E' 구간에서 파워업신호(PWRUP)는 외부전압(VDD)을 따라 점점 상승하게 된다. 이 파워업신호(PWRUP)는 제2 인버터(INV2)를 통해 반전된 신호(C)가 되어 제2 및 제3 PMOS 트랜지스터들(PM2, PM3)을 턴 온 시킨다. 때문에, 파워업신호(PWRUP)는 점점 외부전압(VDD)을 따라 상승하게 된다.

이후, 외부전압(VDD)이 목표전압 이상 상승한 구간(F)에서, 다이오드 접속된 제1 PMOS 트랜지스터(PM1)가 도통되고 제1 및 제2 NMOS 트랜지스터(NM1, NM2)가 턴 온 되어 'A'노드의 전압레벨이 낮아지고, 제3 NMOS 트랜지스터(N3)는 턴 오프 된다. 때문에, 파워업신호(PWRUP)는 논리'로우'로 천이하고, 'C'노드는 논리'하이'가 되어 제2 및 제3 PMOS 트랜지스터들(PM2, PM3)를 턴 오프시킨다. 결국, 파워업 신호(PWRUP)가 논리'로우'인 구간(F)에서는 외부전압(VDD)에 의해 다이오드 접속된 제1 PMOS 트랜지스터(PM1), 제1 및 제2 NMOS 트랜지스터들(NM1, NM2)이 턴 온 된다.

다시 설명하면, 외부전압(VDD)이 정해진 전압레벨까지 상승하는 'E'구간에서는 제2 PMOS 트랜지스터(PM2)와 제3 PMOS 트랜지스터(PM3)가 턴 온 되어, 제1 전류경로 - 제2 PMOS 트랜지스터(PM2), 저항(R1), 제1 NMOS 트랜지스터(NM1), 및 제3 PMOS 트랜지스터(PM3)로 구성되는 전류경로 - 가 형성된다. 또한, 외부전압(VDD)이 정해진 전압레벨 이상되는 'F'구간에서는 다이오드 접속된 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1)가 턴 온 되어, 제2 전류경로 - 다이오드 접속된 제1 PMOS 트랜지스터(PM1), 저항(R1), 제1 NMOS 트랜지스터(NM1), 및 제1 NMOS 트랜지스터(NM1)로 구성되는 전류경로 - 가 형성된다.

도 2에서 설명했듯이, 제2 전류경로를 구성하는 다이오드 접속된 제1 PMOS 트랜지스터는 제1 전류경로를 구성하는 제2 PMOS 트랜지스터(PM2)보다 큰 저항값을 갖으므로, 'E'구간에서는 제2 전류경로 보다 상대적 작은 저항값을 갖는 제1 전류경로를 통해 외부전압(VDD)에 대응하는 파워업신호(PWRUP)를 생성하고, 'F'구간에서는 큰 저항값을 갖는 제2 전류경로를 통해 외부전압(VDD)에 대응하는 파워업신호(PWRUP)를 생성한다. 결국, 'F'구간에서는 큰 저항값의 제2 전류경로를 통하기 때문에, 누설 전류를 줄일 수 있다. 또한, 이러한 구성은 누설 전류를 줄이기위해 전압분배부(23)의 저항 크기를 늘리지 않아도 되기 때문에, 래이 아웃 부담을 종래보다 줄일 수 있다.

한편, 파워업신호 생성부(30)의 제3 NMOS 트랜지스터(NM3)의 문턱전압 값이 공정(process)에 따라 상승 된 경우, 제3 NMOS 트랜지스터(NM3)가 턴 온 되기 전에 'B'노드가 논리'하이'가 되는 상황이 발생할 수 있다. 이렇게 되면, 'E'구간에서 제2 전류경로가 형성되지 않고, 제1 전류경로가 형성되어 'A'노드는 외부전압(VDD)을 따라 상승하지 않게 될 수 있다. 때문에, 제2 NMOS 트랜지스터(NM2)는 'E'구간에서 도 3의 'A'노드가 점점 상승할 수 있도록 적절한 사이즈(size)로 설계되어야 한다.

상술한 바와 같이, 본 발명에 따른 파워 업 신호 생성장치는 'E' 구간과 'F' 구간에 따라 서로 다른 저항값을 갖는 전류경로를 형성하여 안정적인 파워업신호(PWRUP)를 생성한다. 즉, 'E'구간에서는 작은 저항값을 갖는 제1 전류경로를 이용하여 RC 지연에 영향을 받는 숏 파워업인 경우에도 안정적인 파워업신호(PWRUP)를 생성하고, 'F'구간에서는 큰 저항값을 갖는 제2 전류경로를 이용하여 외부전압(VDD)이 접지전압단(VSS)으로 흐르는 전류를 급격하게 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 래이 아웃 부담없이 숏 파워업인 경우에도 안정적인 파워업신호를 생성하여 더 믿을 수 있는 회로 동작을 확보할 수 있고, 원하지 않게 흐르는 누설 전류를 줄여 반도체 소자의 전체적인 전력소모를 줄일 수 있는 효과를 얻을 수 있다.

Claims (12)

1. 외부전압의 전압레벨을 감지하여 전류경로를 활성화시키는 외부전압감지수단; 및

   상기 외부전압감지수단의 출력신호에 따라 파워업신호를 생성하는 파워업신호 생성수단

   을 구비하는 파워 업 신호 생성장치.
2. 제1 항에 있어서,

   상기 외부전압감지수단은 상기 외부전압이 정해진 전압레벨까지 상승하는 구간에서 활성화되는 제1 스위칭부와, 상기 정해진 전압레벨 이상되는 구간에서 활성화되는 제2 스위칭부를 상기 전류경로 상에 갖는 것을 특징으로 하는 파워 업 신호 생성장치.
3. 제2 항에 있어서,

   상기 제2 스위칭부는 상기 제1 스위칭부 보다 큰 저항값을 갖는 것을 특징으로 하는 파워 업 신호 생성장치.
4. 제2 항에 있어서,

   상기 외부전압감지수단은,

   전압분배부;

   상기 전압분배부와 제1 및 제2 전원전압단 사이에 접속된 상기 제1 스위칭부; 및

   상기 제1 스위칭부와 병렬 접속된 제2 스위칭부

   를 구비하는 파워 업 신호 생성장치.
5. 제2 항에 있어서,

   상기 제1 스위칭부는 상기 파워업신호를 피드백(feedback) 받아 온/오프 구동하는 것을 특징으로 하는 파워 업 신호 생성장치.
6. 제4 항에 있어서,

   상기 제1 스위칭부는,

   상기 제1 전원전압단과 전압분배부 사이에 소스-드레인 접속되고, 반전된 상기 파워업신호를 게이트 입력받는 제2 PMOS 트랜지스터; 및

   상기 전압분배부와 제2 전원전압단 사이에 소스-드레인 접속되고, 상기 반전 된 파워업신호를 게이트 입력받는 제3 PMOS 트랜지스터

   를 구비하는 것을 특징으로 하는 파워 업 신호 생성장치.
7. 제6 항에 있어서,

   상기 제2 스위칭부는,

   상기 제1 전원전압단과 전압분배부 사이에 다이오드 접속된 제1 PMOS 트랜지스터; 및

   상기 전압분배부와 제2 전원전압단 사이에 소스-드레인 접속되고, 상기 제1 전원전압단과 게이트 연결된 제1 NMOS 트랜지스터

   를 구비하는 것을 특징으로 하는 파워 업 신호 생성장치.
8. 제7 항에 있어서,

   상기 다이오드 접속된 제1 PMOS 트랜지스터는 상기 제2 PMOS 트랜지스터 보다 큰 저항값을 갖는 것을 특징으로 하는 파워 업 신호 생성장치.
9. 제7 항에 있어서,

   상기 전압분배부는,

   상기 다이오드 접속된 제1 PMOS 트랜지스터에 일측단이 연결된 저항; 및

   상기 저항의 타측단과 제1 NMOS 트랜지스터 사이에 소스-드레인 접속되고, 상기 제1 전원전압단과 게이트 연결된 제2 NMOS 트랜지스터

   를 구비하는 것을 특징으로 하는 파워 업 신호 생성장치.
10. 제9 항에 있어서,

    상기 파워업신호 생성수단은,

    상기 제1 전원전압단에 일측단이 연결되고, 제2 전원전압단에 게이트 연결된 제4 PMOS 트랜지스터;

    상기 제4 PMOS 트랜지스터의 타측단과 제2 전원전압단 사이에 소스-드레인 연결되고, 상기 저항과 제2 NMOS 트랜지스터의 공통노드에 게이트 연결된 제3 NMOS 트랜지스터; 및

    상기 제4 PMOS 트랜지스터와 제3 NMOS 트랜지스터의 공통노드에서 출력되는 신호를 입력받아, 상기 파워업신호로서 출력하는 제1 인버터

    를 구비하는 것을 특징으로 하는 파워 업 신호 생성장치.
11. 외부전압이 정해진 전압레벨까지 상승하는 동안, 제1 저항값의 전류경로에 의해 상기 외부전압에 대응하는 제1 파워업신호를 생성하는 단계; 및

    상기 외부전압이 정해진 전압레벨 이상되는 것을 감지하여, 상기 제1 저항값보다 큰 제2 저항값의 전류경로에 의해 상기 외부전압에 대응하는 제2 파워업신호를 생성하는 단계

    를 포함하는 파워업신호 생성방법.
12. 제11 항에 있어서,

    상기 제1 파워업신호와 상기 제2 파워업신호는 서로 다른 전압레벨을 갖는 것을 특징으로 하는 파워업신호 생성방법.

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