KR20080029240A - 듀얼 스트레스 라이너를 구비하는 반도체 소자의 제조방법 - Google Patents

듀얼 스트레스 라이너를 구비하는 반도체 소자의 제조방법 Download PDF

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Abstract

듀얼 스트레스 라이너를 구비하는 반도체 소자의 제조방법을 제공한다. 이 방법은 PMOS 영역 및 NMOS 영역을 구비하는 기판을 제공하는 것을 구비한다. 상기 PMOS 영역 및 상기 NMOS 영역 상에 PMOS 게이트 전극 및 NMOS 게이트 전극을 각각 형성한다. 상기 PMOS 게이트 전극이 형성된 상기 PMOS 영역 및 상기 NMOS 게이트 전극이 형성된 상기 NMOS 영역 상에 응력 라이너(stress liner)를 형성한다. 상기 PMOS 영역과 상기 NMOS 영역 중 어느 하나의 영역 상에 형성된 응력 라이너에 선택적으로 스트레스 반전 처리를 실시하되, 상기 스트레스 반전 처리는 불활성 기체 분위기에서 복사선(radiation)을 조사하여 수행한다.

Description

듀얼 스트레스 라이너를 구비하는 반도체 소자의 제조방법{Method of fabricating semiconductor device having dual stress liner}
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더 구체적으로는 응력 라이너를 형성하는 것을 구비하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적 밀도가 증가하고 성능 향상에 대한 요구가 증대함에 따라 트랜지스터의 채널 길이를 감소시키고자 하는 시도가 계속되고 있다. 그러나, 채널 길이를 감소시키면 핫 캐리어 효과(hot carrier effect) 및 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)가 발생한다. 따라서, 채널 길이를 물리적으로 감소시키는 것은 한계에 다다랐다고 할 수 있다.
따라서, 트랜지스터의 성능을 향상시키기 위해 MOSFET의 전하이동도(carrier mobility)를 향상시킬 수 있는 다른 방법을 모색하게 되었다. 알려진 바에 따르면, N형 트랜지스터의 채널에 인장응력이 가해질 때 N형 트랜지스터의 드레인 전류가 증가하고, P형 트랜지스터의 채널에 압축응력이 가해질 때 P형 트랜지스터의 드레인 전류가 증가한다.
이를 구현하기 위해, N형 게이트 전극과 P형 게이트 전극이 형성된 기판 상에 각각 다른 응력을 갖는 라이너들을 형성하는 방법이 제시되었다. 일 예로서 미국공개특허 제2005-0093081호는 N형 트랜지스터 및 P형 트랜지스터의 소오스/드레인 영역들 상에 소정의 응력을 갖는 막을 형성하고, 상기 N형 트랜지스터 또는 상기 P형 트랜지스터의 소오스/드레인 영역 상에 형성된 응력막을 산소 원자를 사용하여 선택적으로 산화시켜 상기 응력막의 응력을 선택적으로 완화시킨다. 그러나, 상기 응력막을 산소 원자를 사용하여 산화시킬 때, 상기 응력막 하부의 기판도 상기 산소 원자에 의해 산화될 위험이 있다. 특히, 상기 응력막 하부 즉, 소오스/드레인 영역에 금속 실리사이드층이 있는 경우 상기 금속 실리사이드층을 산화시켜, 상기 금속 실리사이드층에 접속하는 콘택의 저항을 높일 수 있다.
본 발명이 이루고자 하는 기술적 과제는 응력막 하부의 기판이 손상되지 않으면서도 N형 트랜지스터와 P형 트랜지스터 각각에 적절한 응력을 제공하는 응력막을 구비하는 반도체 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 반도체 소자의 제조방법을 제공한다. 이 방법은 PMOS 영역 및 NMOS 영역을 구비하는 기판을 제공하는 것을 구비한다. 상기 PMOS 영역 및 상기 NMOS 영역 상에 PMOS 게이트 전극 및 NMOS 게이트 전극을 각각 형성한다. 상기 PMOS 게이트 전극이 형성된 상기 PMOS 영역 및 상기 NMOS 게이트 전극이 형성된 상기 NMOS 영역 상에 응력 라이너(stress liner)를 형성한다. 상기 PMOS 영역과 상기 NMOS 영역 중 어느 하나의 영역 상에 형성된 응력 라이너에 선택적으로 스트레스 반전 처리를 실시하되, 상기 스트레스 반전 처리는 불활성 기체 분위기에서 복사선(radiation)을 조사하여 수행한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 1a를 참조하면, PMOS 영역 및 NMOS 영역을 구비하는 기판(100)을 제공한다. 상기 기판(100)은 반도체 기판으로서 실리콘 기판일 수 있다. 상기 기 판(100) 내에 소자분리구조(미도시)를 형성하여 활성영역을 한정한다.
상기 기판(100) 상에 게이트 절연막(113)과 게이트 도전막(115)을 차례로 적층하고, 상기 게이트 도전막(115)과 상기 게이트 절연막(113)을 차례로 식각하여 게이트 전극들(110N, 110P)을 형성한다. 상기 게이트 도전막은 폴리실리콘막일 수 있다. 상기 NMOS 영역 상에 형성된 게이트 전극(110N)은 NMOS 게이트 전극(110N)으로 정의되고, 상기 PMOS 영역 상에 형성된 게이트 전극(110P)은 PMOS 게이트 전극(110P)으로 정의된다.
상기 게이트 전극들(110N, 110P) 상에 오프셋 스페이서막(123)을 적층한다. 상기 오프셋 스페이서막(123)은 상기 게이트 전극들(110N, 110P)을 콘포말하게 덮는 막인 것이 바람직하며, 실리콘 산화막일 수 있다.
상기 오프셋 스페이서막(123)이 적층된 기판(100) 상에 상기 NMOS 영역을 선택적으로 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 NMOS 영역에 저농도로 N형 불순물을 주입한 후, 상기 포토레지스트 패턴을 제거한다. 마찬가지로, 상기 오프셋 스페이서막(123)이 적층된 기판(100) 상에 상기 PMOS 영역을 선택적으로 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 PMOS 영역에 저농도로 P형 불순물을 주입한 후, 상기 포토레지스트 패턴을 제거한다. 그 결과, 상기 NMOS 게이트 전극(110N)에 인접하는 기판 즉, NMOS 영역 내에 N형 LDD영역(101N)이 형성되어 상기 NMOS 게이트 전극(110N) 하부에는 NMOS 채널 영역이 한정되며, 상기 PMOS 게이트 전극(110P)에 인접하는 기판 즉, PMOS 영역에 P형 LDD영 역(101P)이 형성되어 상기 PMOS 게이트 전극(110P) 하부에는 PMOS 채널 영역이 한정된다.
상기 오프셋 스페이서막(123) 상에 측벽 스페이서막(125)을 적층한다. 상기 측벽 스페이서막(125)은 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiON)일 수 있다.
도 1b를 참조하면, 상기 측벽 스페이서막(125)을 이방성 식각(anisotropic etch)하여 상기 게이트 전극(110N, 110P)의 측벽 상에 측벽 스페이서(125S)를 형성할 수 있다. 이 때, 상기 측벽 스페이서(125S) 주변에 오프셋 스페이서막(123)이 노출된다. 상기 측벽 스페이서(125S)를 마스크로 하여 상기 오프셋 스페이서막(123)을 이방성 식각(anisotropic etch)한다. 그 결과, 상기 게이트 전극(110N, 110P)과 상기 측벽 스페이서(125S) 사이, 및 상기 기판(100)과 상기 측벽 스페이서(125S) 사이에 L자형 오프셋 스페이서(123S)가 형성된다.
그 후, 상기 NMOS 영역을 선택적으로 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴, 상기 NMOS 게이트 전극(110N) 및 상기 측벽 스페이서(125S)를 마스크로 하여 상기 NMOS 영역에 고농도로 N형 불순물을 주입한 후, 상기 포토레지스트 패턴을 제거한다. 마찬가지로, 상기 PMOS 영역을 선택적으로 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴, 상기 PMOS 게이트 전극(110P) 및 상기 측벽 스페이서(125S)를 마스크로 하여 상기 PMOS 영역에 고농도로 P형 불순물을 주입한 후, 상기 포토레지스트 패턴을 제거한다. 그 결과, 상기 측벽 스페이서(125S)에 인접하는 NMOS 영역에 N형 소오스/드레 인 영역(103N)이 형성되고, 상기 측벽 스페이서(125S)에 인접하는 PMOS 영역에 P형 소오스/드레인 영역(103P)이 형성된다.
이어서, 상기 게이트 전극(110N, 110P) 및 상기 소오스/드레인 영역(103P, 103N) 상에 금속막(미도시)을 적층하고 소정의 온도로 어닐링한다. 그 결과, 상기 금속막은 상기 게이트 전극(110N, 110P)의 상부 및 상기 소오스/드레인 영역(103P, 103N) 상부와 반응하여 금속 실리사이드막(117)을 형성한다. 상기 금속막은 텅스텐막, 코발트막 또는 니켈막일 수 있고, 그에 따라 상기 금속 실리사이드막(117)은 텅스텐 실리사이드, 코발트 실리사이드막 또는 니켈 실리사이드막일 수 있다.
도 1c를 참조하면, 상기 측벽 스페이서(125S)를 제거하여 상기 게이트 전극(110N, 110P)의 측벽 상에 형성된 상기 L자형 오프셋 스페이서(123S)를 노출시킨다.
그 후, 상기 게이트 전극(110N, 110P), 상기 게이트 전극(110N, 110P)의 측벽 상에 노출된 상기 L자형 오프셋 스페이서(123S) 및 상기 소오스/드레인 영역(103P, 103N) 상에 응력 라이너(stress liner; 130)를 형성한다. 상기 응력 라이너(130)는 상기 게이트 전극들(110N, 110P)을 콘포말하게 감싸는 형태로 형성될 수 있다. 상기 응력 라이너(130)는 압축 응력(compressive stress)을 갖는 막일 수 있다. 상기 응력 라이너(130)는 SiCN, SiN, SiON, SiBN, SiO2, SiC, SiCH, SiCOH 또는 이들의 복합막일 수 있다. 나아가, 상기 응력 라이너(130)은 후술하는 스트레스 반전 처리에 의해 응력의 변화량이 큰 SiCN막 일 수 있다. 이러한 응력 라이너(130)는 1Å 내지 2000Å의 두께를 갖도록 형성할 수 있으나, 상기 응력 라 이너(130)가 상기 채널 영역들에 충분한 응력을 가할 수 있기 위해서는 500Å 내지 1000Å의 두께를 갖도록 형성할 수 있다.
도 1d를 참조하면, 상기 응력 라이너(130) 상에 상기 NMOS 영역을 노출시키는 포토레지스트 패턴(191)을 형성한다. 다시 말해서, 상기 PMOS 영역 상에 상기 포토레지스트 패턴(191)을 형성하여 상기 NMOS 영역을 노출시킨다. 상기 포토레지스트 패턴(191)은 후술하는 복사선을 충분히 차폐하기 위해 50Å 내지 5000Å의 두께로 형성할 수 있다.
상기 포토레지스트 패턴(191)을 마스크로 하여 상기 노출된 NMOS 영역 상에 형성된 응력 라이너(130) 상에 자외선 또는 전자빔과 같은 복사선(radiation; R)을 조사하되, 상기 복사선을 조사하는 것은 불활성 기체 분위기에서 수행한다. 따라서, 상기 복사선에 의해 상기 응력 라이너(130)의 분자구조(molecular structure)는 변화되어 응력의 극성이 반전된다. 구체적으로, 적층한 직후의(as-depo) 응력 라이너(130)가 갖는 압축 응력을 인장 응력으로 반전시킨다. 본 발명자들은 상기 응력 라이너로서 SiCN막을 사용하고 상기 SiCN막에 자외선을 조사한 결과, 자외선 조사 전 약 -500MPa의 압축응력이 약 500MPa의 인장응력으로 반전됨을 알 수 있었다.
결과적으로, 상기 NMOS 영역 상에 상기 NMOS 게이트 전극(110N)을 덮고 인장 응력을 갖는 인장 응력 라이너(130N)가 배치되고, 상기 PMOS 영역 상에 상기 PMOS 게이트 전극(110P)을 덮고 압축 응력을 갖는 압축 응력 라이너(130P)가 배치된다. 상기 인장 응력 라이너(130N)는 상기 NMOS 채널영역에 인장 응력을 가해 상기 NMOS 채널영역에서의 전자 이동도(electron mobility)를 향상시키고, 상기 압축 응력 라이너(130P)는 상기 PMOS 채널영역에 압축응력을 가해 상기 PMOS 채널영역에서의 정공 이동도(hole mobility)를 향상시킨다. 따라서, 상기 응력 라이너들(130N, 130P)로 인해 트랜지스터들 각각의 성능 향상을 기대할 수 있다.
또한, 상술한 불활성 기체 분위기에서 상기 응력 라이너(130) 상에 복사선을 조사하는 방법은 상기 응력 라이너(130)를 산화하여 응력의 극성을 반전시키는 방법과는 달리 상기 응력 라이너(130) 하부의 소오스/드레인 영역(103N, 103P) 또는 금속 실리사이드층(117)의 손상을 최소화할 수 있다. 상기 불활성 기체 분위기는 He, Ar, Xe, Kr 또는 이들의 복합 분위기 일 수 있다.
구체적으로, 상기 응력 라이너(130) 상에 조사하는 자외선의 파장은 10nm 내지 500nm이며, 이 때 기판의 온도는 25℃ 내지 500℃일 수 있다. 또한, 상기 자외선 조사 시간은 0.5 내지 60분일 수 있다. 한편, 상기 응력 라이너(130) 상에 조사하는 전자빔의 에너지는 0.5KeV 내지 100KeV이고, 전류밀도는 0.1 내지 100uA/cm2이고, 이 때 기판의 온도는 25℃ 내지 500℃일 수 있다. 또한, 상기 전자빔 조사 시간은 0.5 내지 60분일 수 있다.
도 1e를 참조하면, 상기 포토레지스트 패턴(도 1d의 191)을 제거하여, 상기 PMOS 영역 상의 압축 응력 라이너(130P)를 노출시킨다.
그 후, 상기 응력 라이너(130N, 130P) 상에 버퍼 절연막(150)을 적층한다. 상기 버퍼 절연막(150)은 열 CVD(thermal CVD)법, PECVD법, 바이어스를 가하지 않 은 HDP-CVD법 또는 ALD법을 사용하여 형성하는 것이 바람직하다. 따라서, 상기 버퍼 절연막(150)을 형성할 때, 상기 응력 라이너들(130N, 130P)에 플라즈마 데미지를 가하지 않을 수 있다. 특히, 상기 바이어스를 가하지 않은 HDP-CVD법의 경우, 상기 기판(100)에 바이어스를 가하지 않으므로 상기 기판(100) 근처에는 상기 응력 라이너들(130N, 130P)에 손상을 가할 정도의 고밀도 플라즈마가 발생하지 않을 수 있다. 또한, PECVD법의 경우도 상기 응력 라이너들(130N, 130P)에 손상을 가할 정도의 고밀도 플라즈마가 발생하지 않는다. 나아가, 상기 버퍼 절연막(150)은 TEOS 또는 O3-TEOS를 사용하여 형성할 수 있다. 또한, 상기 버퍼 절연막(150)은 50Å 내지 200Å의 두께를 갖는 것이 바람직하다.
상기 버퍼 절연막(150) 상에 고밀도 플라즈마 층간절연막(160)을 형성한 후, 상기 층간절연막(160)을 평탄화한다. 상기 고밀도 플라즈마 층간절연막(160)은 HDP-CVD법을 사용하여 형성한 막일 수 있으며, 실리콘 산화막일 수 있다. 이러한 고밀도 플라즈마 층간절연막(160)은 다른 방법에 의해 형성된 절연막에 비해 갭필 능력이 매우 우수하다. 따라서, 상기 고밀도 플라즈마 층간절연막(160)은 상기 게이트 전극들(110N, 110P) 사이의 공간을 보이드 없이 매립할 수 있다.
하지만, 상기 고밀도 플라즈마 층간절연막(160)을 형성할 때 생성되는 고밀도 플라즈마에 상기 응력 라이너(130N, 130P)들이 접촉되는 경우, 상기 고밀도 플라즈마가 상기 응력 라이너(130N, 130P)에 손상을 가해 상기 응력 라이너(130N, 130P)의 응력을 완화시킬 수 있다. 그러나, 본 실시예에서는 상기 버퍼 절연 막(150)을 채용함으로써, 상기 고밀도 플라즈마가 상기 응력 라이너(130N, 130P)에 손상을 가하는 것을 막을 수 있다. 따라서, 상기 응력 라이너(130N, 130P)의 응력치는 보존될 수 있다.
상기 층간절연막(160) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 층간절연막(160) 및 상기 버퍼절연막(150)을 식각하여 콘택홀들(160a)을 형성한다. 그 결과, 상기 콘택홀(160a) 내에 상기 응력 라이너(130N, 130P)가 노출된다. 상기 응력 라이너(130N, 130P)가 질화막인 경우, 상기 응력 라이너(130N, 130P)는 상기 콘택홀(160a) 형성과정에서 식각저지막의 역할을 수행한다. 이어서, 상기 콘택홀들(160a) 내에 노출된 상기 응력 라이너(130N, 130P)를 식각하여 상기 콘택홀들(160a) 내에 상기 NMOS 소오스/드레인 영역(103N) 및 PMOS 소오스/드레인 영역(103P)을 각각 노출시킨다. 상기 콘택홀(160a)이 형성된 기판 상에 도전막을 적층하고, 상기 도전막을 상기 층간절연막(160)이 노출될 때까지 화학기계적 연마(Chemical Mechanical Polishing; CMP)한다. 그 결과, 상기 소오스/드레인 영역들(103N, 103P)에 각각 접속하는 소오스/드레인 전극들(170)이 형성된다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도이다.
도 2를 참조하면, 도 1a 내지 1c를 참조하여 설명한 것과 같은 방법으로 제조한 결과물을 제공한다. 상기 결과물 즉, 응력 라이너(130)가 형성된 기판(100) 상에 상기 NMOS 영역을 노출시키는 포토마스크(193)를 배치시킨다. 다시 말해서, 상기 포토마스크(193)는 상기 PMOS 영역을 차폐시키고 상기 NMOS 영역을 노출시킨다. 그 후, 상기 포토마스크(193)를 마스크로 하여 상기 노출된 NMOS 영역 상에 형성된 응력 라이너(130) 상에 자외선 또는 전자빔과 같은 복사선(radiation; R)을 불활성 기체 분위기에서 조사한다. 따라서, 상기 복사선에 의해 상기 NMOS영역 상의 응력 라이너(130)는 그의 극성이 반전되어, 인장 응력을 갖는다. 그 결과, 상기 NMOS 영역 상에 상기 NMOS 게이트 전극(110N)을 덮고 인장 응력을 갖는 인장 응력 라이너(130N)가 배치되고, 상기 PMOS 영역 상에 상기 PMOS 게이트 전극(110P)을 덮고 압축 응력을 갖는 압축 응력 라이너(130P)가 배치된다.
이 때, 상기 포토마스크(193)는 상기 기판(100)의 전체 영역을 덮지 않고 일부 영역 이른바 단위 샷 영역을 덮는다. 따라서, 상기 포토마스크(193)를 사용한 복사선의 조사는 단위 샷 영역별로 진행될 수 있다.
이 후, 도 1e를 참조하여 설명한 방법과 같은 방법을 사용하여 반도체 소자의 제조를 진행시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도이다.
도 3을 참조하면, 도 1a 내지 1c를 참조하여 설명한 것과 같은 방법으로 제조한 결과물을 제공한다. 상기 결과물 즉, 응력 라이너(130)가 형성된 기판(100) 상에 상기 NMOS 영역을 노출시키는 하드 마스크 패턴(196)을 형성한다. 상기 하드 마스크 패턴(196)은 절연막, 금속막 또는 이들의 이중층으로, 10Å 내지 1000Å의 두께를 가질 수 있다. 구체적으로, 상기 하드 마스크 패턴(196)은 산화막(194)과 상기 산화막(194) 상에 적층된 마스크막(195)을 구비할 수 있다. 상기 산화막(194)은 열 CVD(thermal CVD)법, PECVD법, 바이어스를 가하지 않은 HDP-CVD법 또는 ALD법을 사용하여 형성할 수 있다. 상기 마스크막(195)은 SiCN, SiN, SiON, SiBN, SiC, SiCH, SiCOH 또는 금속막일 수 있다. 바람직하게는 상기 마스크막(195)은 금속막 일 수 있다.
이 때, 상기 하드 마스크 패턴(196)은 상기 PMOS 영역 상에 형성되어 상기 PMOS 영역을 차폐시키고 상기 NMOS 영역을 노출시킨다. 그 후, 상기 하드 마스크 패턴(196)를 마스크로 하여 상기 노출된 NMOS 영역 상에 형성된 응력 라이너(130) 상에 자외선 또는 전자빔과 같은 복사선(radiation; R)을 불활성 기체 분위기에서 조사한다. 따라서, 상기 복사선에 의해 상기 NMOS영역 상의 응력 라이너(130)는 그의 극성이 반전되어, 인장 응력을 갖는다. 그 결과, 상기 NMOS 영역 상에 상기 NMOS 게이트 전극(110N)을 덮고 인장 응력을 갖는 인장 응력 라이너(130N)가 배치되고, 상기 PMOS 영역 상에 상기 PMOS 게이트 전극(110P)을 덮고 압축 응력을 갖는 압축 응력 라이너(140P)가 배치된다.
이어서, 상기 마스크막(195)을 선택적으로 제거하거나, 상기 하드마스크 패턴(196) 전체를 제거한 후, 도 1e를 참조하여 설명한 방법과 같은 방법을 사용하여 반도체 소자의 제조를 진행시킬 수 있다.
상술한 실시예들에 있어서, NMOS 영역과 PMOS 영역 상에 압축 응력 라이너를 형성한 후 상기 NMOS 영역 상의 라이너의 압축 응력을 선택적으로 인장 응력으로 반전시키는 방법을 제시하였으나, 본 발명은 이에 한정되지 않고 NMOS 영역과 PMOS 영역 상에 인장 응력 라이너를 형성한 후, 상기 PMOS 영역 상의 라이너의 인장 응력을 선택적으로 압축 응력으로 반전시키는 방법에도 적용할 수 있다.
상술한 바와 같이 본 발명에 따르면, 결과적으로, NMOS 영역과 PMOS 영역을 구비하는 기판 상에 응력 라이너를 형성하고, 상기 NMOS 영역과 상기 PMOS 영역 중 어느 하나의 영역 상의 응력 라이너에 복사선을 선택적으로 조사함으로써, 상기 NMOS 영역 및 상기 PMOS 영역 상에 인장 응력 라이너 및 압축 응력 라이너를 각각 배치할 수 있다. 따라서, NMOS 트랜지스터와 PMOS 트랜지스터 각각의 성능을 향상시킬 수 있다.
또한, 상기 응력 라이너 상에 복사선을 조사할 때 불활성 기체 분위기에서 수행함으로써, 상기 응력 라이너 하부의 기판 또는 막 구체적으로, 금속 실리사이드층의 손상을 최소화할 수 있다.
또한, 상기 응력 라이너 상에 버퍼 절연막을 채용함으로써 층간절연막 형성과정에서 생성되는 고밀도 플라즈마가 응력 라이너에 손상을 가하는 것을 막을 수 있다. 따라서, 상기 라이너의 응력은 상기 층간절연막을 형성한 후에도 유지될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. PMOS 영역 및 NMOS 영역을 구비하는 기판을 제공하고,
    상기 PMOS 영역 및 상기 NMOS 영역 상에 PMOS 게이트 전극 및 NMOS 게이트 전극을 각각 형성하고,
    상기 PMOS 게이트 전극이 형성된 상기 PMOS 영역 및 상기 NMOS 게이트 전극이 형성된 상기 NMOS 영역 상에 응력 라이너(stress liner)를 형성하고,
    상기 PMOS 영역과 상기 NMOS 영역 중 어느 하나의 영역 상에 형성된 응력 라이너에 선택적으로 스트레스 반전 처리를 실시하되, 상기 스트레스 반전 처리는 불활성 기체 분위기에서 복사선(radiation)을 조사하여 수행하는 것을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 응력 라이너는 압축 응력을 갖는 압축 응력 라이너이고,
    상기 스트레스 반전 처리는 상기 NMOS 영역 상에 형성된 응력 라이너에 선택적으로 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서,
    상기 복사선은 자외선 또는 전자빔인 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항에 있어서,
    상기 응력 라이너는 SiCN, SiON, SiBN, SiO2, SiC, SiCH 및 SiCOH로 이루어진 군에서 선택되는 하나의 막을 구비하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제4항에 있어서,
    상기 응력 라이너는 SiCN막인 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제4항에 있어서,
    상기 응력 라이너는 500Å 내지 1000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제1항에 있어서,
    상기 응력 라이너를 형성하기 전에 PMOS 게이트 전극에 인접한 기판 내에 P형 소오스/드레인 영역을 형성하는 단계, NMOS 게이트 전극에 인접한 기판 내에 N형 소오스/드레인 영역을 형성하는 단계, 및 상기 게이트 전극들 및 상기 소오스/드레인 영역들 상부에 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제1항에 있어서,
    PMOS 영역과 상기 NMOS 영역 중 어느 하나의 영역 상에 형성된 응력 라이너에 선택적으로 스트레스 반전 처리를 실시하는 것은 상기 PMOS 영역과 상기 NMOS 영역 중 나머지 하나의 영역 상에 마스크를 배치한 상태에서 수행하고, 상기 마스크는 포토레지스트 패턴, 하드 마스크 패턴 또는 포토 마스크인 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제1항에 있어서,
    상기 스트레스 반전 처리된 응력 라이너 상에 버퍼 절연막을 형성하고,
    상기 버퍼 절연막 상에 상기 게이트 전극들 사이의 공간을 매립하는 고밀도 플라즈마 층간절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 버퍼 절연막은 열 CVD(thermal CVD)법, PECVD법, 바이어스를 가하지 않은 HDP-CVD법 또는 ALD법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의제조방법.
  11. 제9 항에 있어서,
    상기 버퍼 절연막은 TEOS 또는 O3-TEOS를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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