KR20080023420A - Test mode entry/decision circuit for semiconductor device, semiconductor device having the same, and method of entering test mode and determining test mode of semiconductor - Google Patents
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Abstract
Description
도 1은 본 발명의 일실시예에 따른 반도체 장치의 테스트 모드 진입/결정 회로의 구성을 나타내는 블록도이다.1 is a block diagram illustrating a configuration of a test mode entry / decision circuit of a semiconductor device according to an embodiment of the present invention.
도 2는 도 1에 도시된 리셋신호 발생부의 상세한 구성을 나타낸다.2 illustrates a detailed configuration of the reset signal generator shown in FIG. 1.
도 3은 도 1에 도시된 테스트 모드 결정부 및 테스트 모드 디코딩부의 상세한 구성을 나타낸다.3 illustrates a detailed configuration of a test mode determiner and a test mode decoder shown in FIG. 1.
도 4는 본 발명의 일실시예에 따른 반도체 장치의 테스트 모드 진입/결정 회로의 타이밍도를 나타낸다.4 is a timing diagram of a test mode entry / decision circuit of a semiconductor device according to an embodiment of the present invention.
도 5는 본 발명의 일실시예에 따른 반도체 장치의 테스트 모드 진입/결정 회로를 가지는 반도체 장치를 나타낸다.5 illustrates a semiconductor device having a test mode entry / decision circuit of the semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
80 : 지연부 90 : OR 게이트80: delay unit 90: OR gate
100 : 리셋 신호 발생부 200 : 테스트 모드 결정부100: reset signal generator 200: test mode determiner
210 : AND 게이트 250 : 쉬프트 레지스터210: AND gate 250: shift register
300 : 테스트 모드 진입/결정부 400 : 테스트 모드 디코딩부300: test mode entry / decision unit 400: test mode decoding unit
510 : 저전압 검출부 520 : 클럭 발생부510: low voltage detector 520: clock generator
530 : 초기리셋신호 발생부530: Initial reset signal generator
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치의 테스트 모드 진입 및 결정을 위한 반도체 장치의 테스트 모드 진입/결정 회로, 이를 가지는 반도체 장치 및 반도체 장치의 테스트 모드 진입/결정 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a test mode entry / decision circuit of a semiconductor device for entering and determining a test mode of a semiconductor device, a semiconductor device having the same, and a test mode entry / decision method of a semiconductor device. .
일반적으로 마이크로 컨트롤러 유닛(Micro Control Unit: MCU, 이하 "MCU"라 약칭함) 등과 같은 반도체 장치들은 칩 상태 또는 팩키징(packaging)된 상태에서 내부에 포함된 각 기능블록의 동작을 검증하기 위한 다양한 테스트 모드를 가진다. In general, semiconductor devices such as a micro control unit (MCU, hereinafter abbreviated as "MCU") have various tests to verify the operation of each functional block included in a chip state or a packaged state. Has a mode.
또한, 일반적인 반도체 장치는 전원전압이 정상 동작 범위를 벗어날 때 발생할 수 있는 오동작을 방지하기 위해 저전압 검출부(Low Voltage Detector: LVD)를 구비하여 기설정된 기준 전압보다 낮은 전압이 인가되면 반도체 장치가 리셋되도록 한다.In addition, a general semiconductor device includes a low voltage detector (LVD) to prevent a malfunction that may occur when the power supply voltage is out of the normal operating range so that the semiconductor device is reset when a voltage lower than a preset reference voltage is applied. do.
반도체 장치는 상기와 같은 다양한 테스트 모드로 진입하기 위해 별도의 테스트 핀을 구비하고 각 테스트 핀에 기설정된 값이 입력되면 입력된 값에 상응하는 테스트 모드를 실행한다.The semiconductor device includes a separate test pin to enter various test modes as described above, and when a predetermined value is input to each test pin, the semiconductor device executes a test mode corresponding to the input value.
그러나, 종래의 반도체 장치는 상기와 같은 다양한 테스트 모드를 수행하기 위해 테스트 모드 진입 및 결정에 필요한 복수의 테스트 핀을 추가로 구비하여 전체적인 칩 사이즈가 증가하고 이에 따라 제조 비용이 상승한다는 단점이 있다.However, the conventional semiconductor device has a disadvantage in that the overall chip size is increased and the manufacturing cost is increased by additionally providing a plurality of test pins necessary for entering and determining the test mode to perform the various test modes as described above.
한국 공개특허 2002-17812에서는 에지 디텍팅 및 펄스 생성수단, 조건 회로부, 제1 논리곱 수단 및 S/R 래치부를 구비하고, 외부로부터 리셋 신호, 제1 핀 신호 및 제2 핀 신호가 강제적으로 인가되면 테스트 모드를 최종 결정하여 테스트인에이블신호를 출력하는 테스트인에이블신호발생장치를 개시하고 있다.Korean Patent Laid-Open Publication No. 2002-17812 includes edge detecting and pulse generating means, condition circuit portion, first AND product, and S / R latch portion, and a reset signal, a first pin signal, and a second pin signal are forcibly applied from the outside. When the test mode is finally determined, a test enable signal generator for outputting a test enable signal is disclosed.
그러나, 한국 공개특허 2002-17812에는 테스트 모드 진입을 위한 신호(Test_enable, 도 3) 발생 장치만 개시되어 있고, 테스트의 모드 결정을 위한 장치는 개시되어 있지 않다. 따라서, 한국 공개특허 2002-17812는 제1 핀 및 제2 핀과 같이 테스트 모드를 결정하기 위한 핀이 여전히 존재해야만 하는 단점이 있다.However, Korean Patent Laid-Open Publication No. 2002-17812 discloses only a device for generating a test mode (Test_enable, FIG. 3) for entering a test mode, and does not disclose a device for mode determination of a test. Therefore, Korean Patent Laid-Open Publication No. 2002-17812 has a disadvantage in that a pin for determining a test mode, such as a first pin and a second pin, must still exist.
따라서, 본 발명의 제1 목적은 칩 사이즈를 소형화 하면서 반도체 장치를 테스트 할 수 있는 반도체 장치의 테스트 모드 진입/결정 회로를 제공하는 것이다.Accordingly, a first object of the present invention is to provide a test mode entry / decision circuit of a semiconductor device capable of testing the semiconductor device while miniaturizing the chip size.
또한, 본 발명의 제2 목적은 상기 테스트 모드 진입/결정 회로를 가지는 반도체 장치를 제공하는 것이다.Further, a second object of the present invention is to provide a semiconductor device having the test mode entry / decision circuit.
또한, 본 발명의 제3 목적은 반도체 장치의 테스트 모드 진입/결정 방법을 제공하는 것이다.Further, a third object of the present invention is to provide a test mode entry / decision method of a semiconductor device.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 반도체 장치의 테스트 모드 진입/결정 회로는 반도체 장치의 외부로부터 리셋핀을 통해 인가되는 외부리셋 신호에 기초하여 내부리셋 신호를 생성하고, 상기 반도체 장치의 내부에서 발생된 저전압 검출 신호를 쉬프트 시켜 테스트 모드 결정 신호를 생성하는 테스트 모드 진입결정부 및 상기 테스트 모드 결정 신호를 디코딩하여 테스트 모드 신호를 생성하는 테스트 모드 디코딩부를 포함한다. 상기 테스트 모드 진입결정부는 상기 내부리셋 신호와 클럭 신호를 게이팅하여 게이팅된 클럭신호를 생성하고 상기 게이팅된 클럭 신호에 동기되어 상기 저전압 검출 신호를 쉬프트 시켜 테스트 모드 결정 신호를 생성할 수 있다. 상기 테스트 모드 디코딩부는 상기 내부리셋 신호에 응답하여 상기 테스트 모드 결정 신호를 디코딩하여 테스트 모드 신호를 생성할 수 있다. A test mode entry / decision circuit of a semiconductor device according to an aspect of the present invention for achieving the first object of the present invention described above is an internal reset signal based on an external reset signal applied through a reset pin from the outside of the semiconductor device. And a test mode entry determiner configured to generate a test mode decision signal by shifting a low voltage detection signal generated in the semiconductor device, and a test mode decoder to decode the test mode decision signal to generate a test mode signal. . The test mode entry determiner may generate a gated clock signal by gating the internal reset signal and a clock signal, and generate a test mode determination signal by shifting the low voltage detection signal in synchronization with the gated clock signal. The test mode decoding unit may generate a test mode signal by decoding the test mode determination signal in response to the internal reset signal.
상기 내부 리셋 신호는 상기 외부 리셋 신호를 지연시킨 지연된 외부 리셋 신호와 상기 저전압 검출 신호를 논리합하여 생성할 수 있다. The internal reset signal may be generated by ORing the delayed external reset signal delaying the external reset signal and the low voltage detection signal.
상기 테스트 모드 진입 결정부는 상기 클럭 신호 및 상기 내부 리셋 신호를 논리곱하여 게이팅된 클럭 신호를 생성하는 논리곱 게이트 및 상기 게이팅된 클럭 신호에 동기되어 상기 저전압 검출 신호를 직렬 입력으로 제공받고 쉬프트 한 후 상기 테스트 모드 결정 신호를 병렬 출력하는 쉬프트 레지스터를 포함할 수 있다. 상기 쉬프트 레지스터는 상기 반도체 장치의 내부에서 발생된 초기리셋 신호에 의해 초기화될 수 있다. 상기 테스트 모드 디코딩부는 N(N은 자연수)개의 입력과 2N의 출력을 갖는 디코더가 될 수 있다. 상기 내부 리셋 신호는 클럭 신호의 하강 에지에서 천이될 수 있다.The test mode entry determiner is configured to perform a logical multiplication on the clock signal and the internal reset signal to generate a gated clock signal, and to receive and shift the low voltage detection signal to a serial input in synchronization with the gated clock signal. It may include a shift register for outputting the test mode decision signal in parallel. The shift register may be initialized by an initial reset signal generated inside the semiconductor device. The test mode decoding unit may be a decoder having N inputs (N being a natural number) and 2 N outputs. The internal reset signal may transition on the falling edge of the clock signal.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 테스트 모드 진입/결정 회로를 가지는 반도체 장치는 전원 전압을 기설정된 기준 전압과 비교하고 비교 결과에 상응하는 저전압 검출 신호를 발생하는 저전압 검출부와, 소정 주파수를 가지는 클럭 신호를 발생시키는 클럭 발생부와, 전원의 인가시 초기리셋 신호를 발생시키는 초기리셋 발생부 및 반도체 장치의 외부로부터 리셋핀을 통해 인가되는 외부리셋 신호에 기초하여 내부리셋 신호를 생성하고, 상기 저전압 검출부에서 발생된 저전압 검출 신호를 쉬프트 시켜 테스트 모드 결정 신호를 생성하고, 상기 테스트 모드 결정 신호를 디코딩하여 테스트 모드 신호를 생성하는 테스트 모드 진입 결정 회로를 포함한다. 상기 테스트 모드 진입 결정 회로는 상기 내부리셋 신호와 상기 클럭 신호를 게이팅하여 게이팅된 클럭신호를 생성하고 상기 게이팅된 클럭 신호에 동기되어 상기 저전압 검출 신호를 쉬프트시켜 테스트 모드 결정 신호를 생성할 수 있다. In addition, a semiconductor device having a test mode entry / decision circuit according to an aspect of the present invention for achieving the second object of the present invention compares the power supply voltage with a predetermined reference voltage and generates a low voltage detection signal corresponding to the comparison result. A low voltage detector, a clock generator for generating a clock signal having a predetermined frequency, an initial reset generator for generating an initial reset signal when the power is applied, and an external reset signal applied through a reset pin from the outside of the semiconductor device. And a test mode entry determination circuit configured to generate an internal reset signal, generate a test mode decision signal by shifting the low voltage detection signal generated by the low voltage detector, and generate a test mode signal by decoding the test mode decision signal. . The test mode entry determination circuit may generate a gated clock signal by gating the internal reset signal and the clock signal, and generate a test mode determination signal by shifting the low voltage detection signal in synchronization with the gated clock signal.
상기 테스트 모드 디코딩부는 상기 내부리셋 신호에 응답하여 상기 테스트 모드 결정 신호를 디코딩하여 테스트 모드 신호를 생성할 수 있다. The test mode decoding unit may generate a test mode signal by decoding the test mode determination signal in response to the internal reset signal.
상기 내부 리셋 신호는 상기 외부 리셋 신호를 지연시킨 지연된 외부 리셋 신호와 상기 저전압 검출 신호를 논리합하여 생성할 수 있다. 상기 테스트 모드 진입 결정 회로는 상기 클럭 신호 및 상기 내부 리셋 신호를 논리곱하여 게이팅된 클럭 신호를 생성하는 논리곱 게이트 및 상기 게이팅된 클럭 신호에 동기되어 상기 저전압 검출 신호를 직렬 입력으로 제공받고 쉬프트 한 후 상기 테스트 모드 결정 신호를 병렬 출력하는 쉬프트 레지스터를 포함할 수 있다. 상기 쉬프트 레지스터는 상기 초기리셋 신호에 의해 초기화될 수 있다. 상기 테스트 모드 진입 결정 회로는 상기 테스트 모드 결정 신호를 디코딩하기 위한 N(N은 자연수)개의 입력과 2N의 출력을 갖는 디코더를 포함할 수 있다. 상기 내부리셋 신호는 상기 클럭 신호의 하강 에지에서 천이될 수 있다. The internal reset signal may be generated by ORing the delayed external reset signal delaying the external reset signal and the low voltage detection signal. The test mode entry determination circuit receives and shifts the low voltage detection signal to a serial input in synchronization with the gated gate and the gated clock signal to generate a gated clock signal by ANDing the clock signal and the internal reset signal. It may include a shift register for outputting the test mode decision signal in parallel. The shift register may be initialized by the initial reset signal. The test mode entry decision circuit may include a decoder having N inputs (N is a natural number) and 2 N outputs for decoding the test mode decision signal. The internal reset signal may transition on the falling edge of the clock signal.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치의 테스트 모드 진입 결정 방법은 반도체 장치의 외부로부터 리셋핀을 통해 인가되는 외부리셋 신호에 기초하여 외부리셋 신호를 소정 시간 만큼 지연 시킨 내부리셋 신호를 생성하는 단계와, 상기 내부리셋 신호와 제1 클럭 신호를 게이팅하여 게이팅된 제2 클럭 신호를 생성하는 단계와, 상기 제2 클럭 신호에 동기되어 저전압 검출 신호를 쉬프트시켜 상기 테스트 모드 결정 신호를 생성하는 단계 및 상기 내부 리셋 신호에 응답하여 상기 테스트 모드 결정 신호를 디코딩하여 테스트 모드 신호를 생성하는 단계를 포함한다. In addition, the test mode entry determination method of the semiconductor device according to an aspect of the present invention for achieving the third object of the present invention predetermined external reset signal based on the external reset signal applied through the reset pin from the outside of the semiconductor device Generating an internal reset signal delayed by a time, generating a gated second clock signal by gating the internal reset signal and a first clock signal, and shifting a low voltage detection signal in synchronization with the second clock signal And generating the test mode decision signal and decoding the test mode decision signal in response to the internal reset signal to generate a test mode signal.
상기 반도체 장치의 테스트 모드 진입 결정 방법은 테스트 모드 결정 신호를 초기화하는 단계를 더 포함할 수 있다. The test mode entry determination method of the semiconductor device may further include initializing a test mode determination signal.
상기 테스트 모드 결정 신호를 초기화하는 단계는 초기리셋 신호가 생성되는 단계 및 상기 초기리셋 신호에 기초하여 상기 테스트 모드 결정 신호가 초기화 되는 단계를 포함할 수 있다. 상기 게이팅된 제2 클럭 신호를 생성하는 단계는 상기 내부리셋 신호와 상기 제1 클럭 신호를 논리곱 연산하여 상기 게이팅된 제2 클럭 신호를 생성할 수 있다. 상기 테스트 모드 결정 신호를 생성하는 단계는 전원 전압 을 기설정된 기준전압 이하가 되도록 하여 저전압 검출신호를 생성하는 단계 및 상기 게이팅된 제2 클럭 신호에 동기되어 상기 저전압 검출 신호를 쉬프트시켜 상기 테스트 모드 결정 신호를 생성하는 단계를 포함할 수 있다. 상기 테스트 모드 신호를 생성하는 단계는 상기 내부 리셋 신호에 응답하여 상기 테스트 모드 결정 신호가 변하지 않도록 유지하는 단계 및 상기 내부 리셋 신호에 응답하여 상기 테스트 모드 결정 신호를 디코딩하여 상기 테스트 모드 신호를 생성하는 단계를 포함할 수 있다.The initializing of the test mode decision signal may include generating an initial reset signal and initializing the test mode decision signal based on the initial reset signal. Generating the gated second clock signal may generate the gated second clock signal by performing an AND operation on the internal reset signal and the first clock signal. The generating of the test mode determination signal may include generating a low voltage detection signal by setting a power supply voltage to be equal to or less than a predetermined reference voltage and shifting the low voltage detection signal in synchronization with the gated second clock signal to determine the test mode. Generating a signal. The generating of the test mode signal may include maintaining the test mode decision signal unchanged in response to the internal reset signal, and decoding the test mode decision signal in response to the internal reset signal to generate the test mode signal. It may include a step.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. Hereinafter, the same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.
그리고, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또 는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. The term and / or includes a combination of a plurality of related items or any item of a plurality of related items.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 테스트 모드 진입/결정 회로의 구성을 나타내는 블록도이다.1 is a block diagram illustrating a configuration of a test mode entry / decision circuit of a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일실시예에 따른 테스트 모드 진입/결정 회로는 테스트 모드 진입/결정부(300) 및 테스트 모드 디코딩부(400)를 포함한다.Referring to FIG. 1, a test mode entry / decision circuit according to an embodiment of the present invention includes a test mode entry /
테스트 모드 진입/결정부(300)는 LVD 신호(LVD, Low Voltage Detect), 외부리셋 신호(O_rst, Output reset) 또는 초기리셋 신호(POR, Power On Reset)를 제공받고, 이에 기초하여 내부리셋 신호(I_rst, Internal reset)를 발생시킨다.The test mode entry /
LVD 신호(LVD)는 예를 들어 반도체 장치 내부에 마련된 저전압 검출부(LVD, Low Voltage Detector)에 의해 발생될 수 있으며, 예를 들어 반도체 장치에 공급되는 전원 전압이 기설정된 기준전압 이하일 때 논리값 '1'을 가지고, 전원 전압이 기준전압 이상일 때 논리값 '0'을 가진다. The LVD signal LVD may be generated by, for example, a low voltage detector (LVD) provided inside the semiconductor device. For example, the LVD signal LVD may be generated when the power supply voltage supplied to the semiconductor device is lower than or equal to a preset reference voltage. 1 'and has a logic value' 0 'when the power supply voltage is above the reference voltage.
외부리셋 신호(O_rst)는 반도체 장치를 초기화 하는 신호로서 반도체 장치의 검사자가 반도체 장치의 외부에 마련된 리셋핀(미도시)을 통해 외부리셋 신호를 인가함으로써 발생될 수 있다.The external reset signal O_rst is a signal for initializing the semiconductor device and may be generated by an inspector of the semiconductor device applying an external reset signal through a reset pin (not shown) provided outside the semiconductor device.
초기리셋 신호(POR)는 반도체 장치에 전원이 인가되는 순간 반도체 장치를 초기화시키기 위한 신호로서 반도체 장치 내부에 마련된 초기리셋신호 발생부에서 발생될 수 있다. 예를 들어 초기리셋신호 발생부는 POR(Power On Reset)부가 될 수 있다.The initial reset signal POR is a signal for initializing the semiconductor device as soon as power is applied to the semiconductor device and may be generated by the initial reset signal generator provided in the semiconductor device. For example, the initial reset signal generator may be a power on reset (POR) unit.
테스트 모드 진입/결정부(300)는 LVD 신호(LVD), 초기리셋 신호(POR), 클럭 신호(CLK) 및 내부리셋 신호(I_rst)에 기초하여 테스트 모드 결정 신호(TD)를 발생시킨다. 테스트 모드 결정 신호(TD)는 기설정된 복수의 테스트 모드 중 어느 하나의 테스트 모드를 결정하기 위한 신호이다.The test mode entry /
테스트 모드 디코딩부(400)는 테스트 모드 진입/결정부(300)로부터 제공된 내부리셋신호(I_rst)에 응답하여 테스트 모드 진입/결정부(300)로부터 테스트 모드 결정 신호(TD)를 제공받고, 제공받은 테스트 모드 결정 신호(TD)를 디코딩하여 기설정된 복수의 테스트 모드 중 테스트 모드 결정 신호(TD)에 상응하는 테스트 모드 신호(TM)를 발생시킨다.The test
테스트 모드 디코딩부(400)는 N(N은 자연수)개의 입력과 2N개의 출력을 가지는 디코더로 구현될 수 있다.The test
본 발명의 다른 실시예에서는 테스트 모드 진입/결정부(300)는 리셋 신호 발생부(100) 및 테스트 모드 결정부(200)를 포함할 수 있다.In another embodiment of the present invention, the test mode entry /
리셋 신호 발생부(100)는 LVD 신호(LVD), 외부리셋 신호(O_rst) 또는 초기리셋 신호(POR)를 제공받고, 이에 기초하여 내부리셋 신호(I_rst)를 발생시킨다.The
테스트 모드 결정부(200)는 LVD 신호(LVD), 초기리셋 신호(POR), 클럭 신호(CLK) 및 리셋신호 발생부(100)로부터 제공된 내부리셋신호(I_rst)에 기초하여 테스트 모드 결정 신호(TD)를 발생시킨다.The
도 2는 도 1에 도시된 리셋신호 발생부의 상세한 구성을 나타낸다.2 illustrates a detailed configuration of the reset signal generator shown in FIG. 1.
도 2를 참조하면, 리셋신호 발생부(100)는 지연부(80) 및 논리합 게이트(OR Gate, 이하 'OR 게이트'라 지칭함)(90)를 포함한다.Referring to FIG. 2, the
지연부(80)는 외부 노이즈의 영향으로 외부리셋 신호(O_rst)가 활성화되는 것을 방지하기 위해 외부리셋 신호(O_rst)가 입력되면 기설정된 소정 시간만큼 외부리셋 신호(O_rst)를 지연시킨 후 출력한다. 지연부(80)는 소정 시간 또는 소정 클럭을 카운트 하는 카운터 회로로 구성될 수 있다.The
OR 게이트(90)는 LVD 신호(LVD), 지연된 외부리셋 신호(DO_rst) 및 초기리셋 신호(POR)를 제공받고 논리합 연산을 수행한 후 그 결과를 출력한다. OR 게이트(90)의 출력은 내부리셋 신호(I_rst)가 된다. 즉, OR 게이트(90)는 LVD 신호(LVD), 지연된 외부 리셋 신호(DO_rst) 및 초기리셋 신호(POR) 중 어느 하나의 신호 또는 하나 이상의 신호가 논리값 '1'을 가지면 논리값 '1'을 내부리셋 신호(I_rst)로 출력한다.The
도 3은 도 1에 도시된 테스트 모드 결정부 및 테스트 모드 디코딩부의 상세한 구성을 나타낸다.3 illustrates a detailed configuration of a test mode determiner and a test mode decoder shown in FIG. 1.
도 3을 참조하면, 테스트 모드 결정부(200)는 논리곱 게이트(AND Gate, 이하'AND 게이트'라 지칭함)(210) 및 쉬프트 레지스터(250)를 포함한다.Referring to FIG. 3, the
AND 게이트(210)는 클럭 신호(CLK) 및 내부리셋 신호(I_rst)를 제공받고 논리곱 연산을 수행하여 논리곱된 클럭 신호(G_clk)를 출력한다. AND 게이트(210)의 출력은 쉬프트 레지스터(250)의 쉬프트 동작을 위한 클럭 신호로 사용된다.The AND
예를 들어 AND 게이트(210)는 내부리셋 신호(I_rst)가 논리값 '1'을 가지는 경우에는 클럭 신호(CLK)를 그대로 출력하고, 내부리셋 신호(I_rst)가 논리값 '0'을 가지는 경우에는 클럭 신호(CLK)에 상관없이 논리값 '0'을 출력한다.For example, the AND
쉬프트 레지스터(250)는 논리곱된 클럭 신호(G_clk)의 상승 에지(rising edge) 마다 직렬로 LVD 신호(LVD)를 입력받고 쉬프트 동작을 수행한 후 병렬로 테스트 모드 결정 신호(TD)를 출력한다.The
이를 위해, 쉬프트 레지스터(250)는 직렬로 연결된 복수의 D 플립플롭(251 내지 259)으로 구성된다. 그리고, 쉬프트 레지스터(250)를 구성하는 각각의 D 플립플롭(251 내지 259)은 하나의 클럭 즉, AND 게이트(210)의 출력인 논리곱된 클럭 신호(G_clk)에 공통으로 동기되어 쉬프트 동작을 수행한다. 또한, 각 D 플립플롭(251 내지 259)은 초기리셋 신호(POR)에 공통으로 연결되어 초기리셋 신호(POR)가 논리값 '1'을 가지는 경우 동시에 리셋된다.To this end, the
예를 들어, 쉬프트 레지스터(250)는 초기리셋 신호(POR)가 활성화되어 논리값 '1'을 갖게 되면 모든 D 플립플롭(251 내지 259)이 리셋되어 논리값 '00000'을 테스트 모드 결정 신호(TD)로 출력한다. 그리고, 초기리셋 신호(POR)가 비활성화되어 논리값이 '0'인 상태에서 내부리셋 신호(I_rst)가 활성화되어 논리값 '1'을 갖게 되면 AND 게이트(210)는 논리곱된 클럭 신호(G_clk)를 출력하고, 쉬프트 레지스터(250)는 논리곱된 클럭 신호(G_clk)의 상승 에지 마다 LVD 신호(LVD)를 직렬로 입력받고 1 비트 만큼 쉬프트 한 후 병렬로 테스트 모드 결정 신호(TD)를 출력한다.For example, when the initial reset signal POR is activated to have a logic value of '1', the
테스트 모드 디코딩부(400)는 내부리셋 신호(I_rst)에따라 활성화(enable) 또는 비활성화(disable)된다. 예를 들어, 내부리셋 신호(I_rst)가 논리값 '0'을 가지는 경우는 활성화되고, 내부리셋 신호(I_rst)가 논리값 '1'을 가지는 경우는 비활성화 상태가 된다. The test
테스트 모드 디코딩부(400)는 내부리셋 신호(I_rst)에 의해 활성화되면 쉬프트 레지스터(250)로부터 테스트 모드 결정 신호(TD)를 제공받고 이를 디코딩하여 테스트 모드 신호(TM)를 출력한다.When the test
도 3에 도시한 바와 같이 본 발명의 일실시예에서는 내부리셋 신호(I_rst)와 클럭 신호(CLK)를 논리곱 연산하여 논리곱된 클럭 신호(G_clk)를 출력하고, 출력된 논리곱된 클럭 신호(G_clk)를 쉬프트 레지스터(250)의 동작을 위한 클럭으로 사용한다. 따라서, 내부 리셋 신호(I_rst)가 활성화(논리값 '1')된 상태에서만 테스트 모드의 설정이 가능하도록 함으로써 테스트 모드 설정의 오류를 방지할 수 있다. As shown in FIG. 3, in an exemplary embodiment of the present invention, the internal reset signal I_rst and the clock signal CLK are logically operated to output a logically multiplied clock signal G_clk, and the output logically multiplied clock signal. (G_clk) is used as a clock for the operation of the
도 3에 도시한 본 발명의 일실시예에서는 쉬프트 레지스터(250)가 5개의 플립플롭(251 내지 259) 즉, 5비트로 구성된 것으로 도시하였으나, 본 발명이 실시예가 도 3의 실시예에 한정되는 것은 아니며 테스트 모드의 개수에 따라 더 많은 플립플롭으로 구성될 수도 있고, 더 적은 플립플롭으로 구성될 수도 있다. In the embodiment of the present invention illustrated in FIG. 3, the
도 4는 본 발명의 일실시예에 따른 반도체 장치의 테스트 모드 진입/결정 회로의 타이밍도를 나타낸다.4 is a timing diagram of a test mode entry / decision circuit of a semiconductor device according to an embodiment of the present invention.
도 4를 참조하면, 먼저 시간 T0 구간에서 반도체 장치에 전원 전압(Vdd)이 공급되면 반도체 장치를 초기화 시키기 위한 초기리셋 신호(POR)가 논리값 '1'을 가지게 된다. 그리고, 초기리셋 신호(POR)는 쉬프트 레지스터(250)에 제공되어 쉬 프트 레지스터(250)는 리셋되고 테스트 모드 결정 신호(TD)로서 논리값 '00000'을 출력한다.Referring to FIG. 4, first, when a power supply voltage Vdd is supplied to a semiconductor device in a time T0 period, the initial reset signal POR for initializing the semiconductor device has a logic value of '1'. The initial reset signal POR is provided to the
이후, 시간 T1 구간에서 외부리셋 신호(O_rst)가 논리값 '1'을 가지게 되면 리셋신호 발생부(100)에 포함된 지연부(80)에서 기설정된 소정 시간 만큼 외부리셋 신호(O_rst)를 지연시킨 후 시간 T2 구간에서 클럭 신호(CLK)의 하강 에지(falling edge)에 동기되어 내부리셋 신호(I_rst)를 출력한다.After that, when the external reset signal O_rst has a logic value '1' in the time T1 section, the external reset signal O_rst is delayed by a predetermined time by the
그리고, 테스트 모드 결정부(200)에 포함된 AND 게이트(210)는 내부리셋 신호(I_rst)와 클럭 신호(CLK)를 논리곱하여 논리곱된 클럭 신호(G_clk)를 출력하고, 쉬프트 레지스터(250)는 AND 게이트(210)에서 출력된 논리곱된 클럭 신호(G_clk)의 상승 에지에 동기되어 쉬프트 동작을 수행한다.In addition, the AND
시간 T3 구간에서 전원 전압(Vdd)이 기설정된 기준전압(Vref) 이하가 되면 LVD 신호(LVD)가 논리값 '1'을 가지게 된다. 그리고 시간 T4 구간에서 쉬프트 레지스터(250)는 논리곱된 클럭 신호(G_clk)의 상승 에지에서 LVD 신호(LVD) 즉 논리값'1'을 입력받고 테스트 모드 결정 신호(TD)로 논리값 '00001'을 출력한다. When the power supply voltage Vdd becomes less than or equal to the predetermined reference voltage Vref in the time period T3, the LVD signal LVD has a logic value '1'. In the period T4, the
시간 T5 구간에서 쉬프트 레지스터(250)는 논리곱된 클럭 신호(G_clk)의 상승 에지에서 LVD 신호(LVD) 즉, 논리값 '0'을 입력받고, 1 비트 만큼 쉬프트를 수행한 후 테스트 모드 결정 신호(TD)로 논리값 '00010'을 출력한다.In the period T5, the
시간 T6 구간에서 전원 전압(Vdd)이 다시 기준전압(Vref) 이하가 되면 LVD 신호(LVD)가 논리값 '1'을 가지게 된다. 그리고 쉬프트 레지스터(250)는 논리곱된 클럭 신호(G_clk)의 상승 에지에서 LVD 신호(LVD) 즉, 논리값 '0'을 입력받고, 1 비트 만큼 쉬프트를 수행한 후 테스트 모드 결정 신호(TD)로 논리값 '00100'을 출력한다.When the power supply voltage Vdd becomes less than or equal to the reference voltage Vref again in the period T6, the LVD signal LVD has a logic value '1'. The
시간 T7 구간에서 쉬프트 레지스터(250)는 논리곱된 클럭 신호(G_clk)의 상승 에지에서 LVD 신호(LVD) 즉, 논리값 '1'을 입력받고, 1 비트 만큼 쉬프트를 수행한 후 테스트 모드 결정 신호(TD)로 논리값 '01001'을 출력한다. In the period T7, the
시간 T8 구간에서 쉬프트 레지스터(250)는 논리곱된 클럭 신호(G_clk)의 상승 에지에서 LVD 신호(LVD) 즉, 논리값 '0'을 입력받고, 1 비트 만큼 쉬프트를 수행한 후 논리값 '10010'을 출력한다. 그리고 클럭 신호(CLK)의 하강 에지에서 내부리셋 신호(I_rst)가 논리값 '0'으로 천이하게 되면 AND 게이트(210)는 논리곱된 클럭 신호(G_clk)로 논리값 '0'을 출력하게 되고 이에 따라 쉬프트 레지스터(250)는 현재의 값 '10010'을 유지하게 된다. In the time period T8, the
그리고, 클럭 신호(CLK)의 하강 에지에서 내부리셋 신호(I_rst)가 논리값 '0'으로 천이하게 되면 테스트 모드 디코딩부(400)는 내부리셋 신호(I_rst) 즉, 논리값 '0'에 의해 활성화되어 쉬프트 레지스터(250)로부터 논리값 '10010'을 가지는 테스트 모드 결정 신호(TD)를 받아들이고 이를 디코딩하여 테스트 모드 신호(TM)를 출력한다. When the internal reset signal I_rst transitions to the logic value '0' at the falling edge of the clock signal CLK, the test
본 발명의 일실시예에서는 내부리셋 신호(I_rst)가 천이되는 구간에서 논리곱된 클럭 신호(G_clk)에 비정상적인 글리치(glitch)가 발생하지 않도록 클럭 신호(CLK)의 하강 에지에서 내부리셋 신호(I_rst)가 천이하도록 하였다.In an exemplary embodiment of the present invention, the internal reset signal I_rst at the falling edge of the clock signal CLK so that an abnormal glitch does not occur in the logically multiplied clock signal G_clk during the transition period of the internal reset signal I_rst. ) To make a transition.
도 4에 도시된 바와 같이 본 발명의 일실시예에 따른 테스트 모드 진입/결정 회로는 외부리셋 신호(O_rst)에 따라 내부리셋 신호(I_rst)가 발생되고, 내부리셋 신호(I_rst) 및 전원 전압(Vdd)에 의해 테스트 모드가 결정되도록 함으로써 반도체 장치를 테스트 하게 된다. 따라서, 반도체 장치의 테스트 모드 진입 및 결정을 위한 별도의 핀이 필요없게 된다. As shown in FIG. 4, in the test mode entry / decision circuit according to the embodiment of the present invention, an internal reset signal I_rst is generated according to the external reset signal O_rst, and the internal reset signal I_rst and the power supply voltage ( The test mode is determined by Vdd) to test the semiconductor device. Therefore, a separate pin for entering and determining a test mode of the semiconductor device is not required.
도 5는 본 발명의 일실시예에 따른 반도체 장치의 테스트 모드 진입/결정 회로를 가지는 반도체 장치를 나타낸다.5 illustrates a semiconductor device having a test mode entry / decision circuit of the semiconductor device according to an embodiment of the present invention.
도 5를 참조하면, 본 발명의 일실시예에 따른 테스트 모드 진입/결정 회로를 가지는 반도체 장치는 테스트 모드 진입/결정부(300), 테스트 모드 디코딩부(400), 저전압 검출부(510), 클럭 발생부(520) 및 초기리셋신호 발생부(530)를 포함한다.Referring to FIG. 5, a semiconductor device having a test mode entry / decision circuit according to an exemplary embodiment of the present invention may include a test mode entry /
테스트 모드 진입/결정부(300) 및 테스트 모드 디코딩부(400)는 도 1 내지 도 4에 도시된 동일부호의 구성요소와 기능 및 구성이 동일하므로 중복을 피하기 위해 설명을 생략한다.Since the test mode entry /
저전압 검출부(510)는 반도체 장치에 공급되는 전원 전압(Vdd)을 기설정된 기준전압(Vref)과 비교하여 전원 전압(Vdd)이 기준 전압(Vref) 이하인 경우 이에 상응하는 LVD 신호(LVD)를 발생시킨다. The
예를 들어, 저전압 검출부(510)는 전원 전압(Vdd)이 기준 전압(Vref)보다 큰 경우에는 반도체 장치가 정상적으로 동작되도록 논리값 '0'을 출력하고, 전원 전압(Vdd)이 기준 전압(Vref) 이하인 경우에는 반도체 장치를 리셋시킴으로써 반도체 장치의 오동작을 방지하도록 하는 논리값 '1'을 출력한다.For example, when the power supply voltage Vdd is greater than the reference voltage Vref, the
클럭 발생부(520)는 소정 주파수를 가지는 클럭 신호(CLK)를 발생시켜 테스 트 모드 진입/결정부(300)에 제공한다. The
초기리셋신호 발생부(530)는 반도체 장치에 전원이 인가되면 반도체 장치의 모든 구성요소를 초기화 시키기 위해 초기리셋 신호(POR)를 발생시킨다. 초기리셋신호 발생부(530)에서 발생된 초기리셋 신호(POR)는 테스트 모드 진입/결정부(300)에 제공되어 테스트 모드 진입/결정부(300)에 포함된 쉬프트 레지스터(250)를 초기화시킨다. 예를 들어 초기리셋신호 발생부는 POR(Power On Reset)부가 될 수 있다. The initial
상기와 같은 반도체 장치의 테스트 모드 진입/결정 회로 및 이를 가지는 반도체 장치에 따르면, 외부리셋 신호를 소정시간 지연시킨 후 내부리셋 신호를 출력하고 출력된 내부 리셋신호와 클럭 신호를 논리곱한 논리곱된 클럭 신호를 쉬프트 레지스터의 쉬프트 동작을 위한 클럭 신호로 사용한다. 그리고 전원 전압을 기준 전압 이하로 조절하여 LVD 신호를 생성하고, 생성된 LVD 신호는 쉬프트 레지스터에 직렬 입력되어 쉬프트된 후 테스트 모드 결정 신호로 병렬 출력된다. 그리고 테스트 모드 디코딩부는 내부리셋 신호에 따라 쉬프트 레지스터에서 출력된 테스트 모드 결정 신호를 디코딩하여 테스트 모드 신호를 출력한다.According to the test mode entry / decision circuit of the semiconductor device and the semiconductor device having the same, an internal reset signal is output after delaying the external reset signal by a predetermined time, and a logically multiplied clock obtained by logically multiplying the output internal reset signal by a clock signal. The signal is used as a clock signal for the shift operation of the shift register. The LVD signal is generated by adjusting the power supply voltage below the reference voltage, and the generated LVD signal is input to the shift register in series and then output in parallel as a test mode decision signal. The test mode decoding unit decodes the test mode decision signal output from the shift register according to the internal reset signal and outputs a test mode signal.
따라서, 테스트 모드 진입 및 테스트 모드 결정을 위한 별도의 핀을 구비하지 않고도 반도체 장치의 테스트 모드 진입 및 테스트 모드 결정이 가능하다.Therefore, it is possible to enter the test mode and determine the test mode of the semiconductor device without having a separate pin for entering the test mode and determining the test mode.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이 다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. I will be able.
Claims (22)
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