KR100706241B1 - System on chip tested without any pin and method thereof - Google Patents

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KR100706241B1 KR1020050010748A KR20050010748A KR100706241B1 KR 100706241 B1 KR100706241 B1 KR 100706241B1 KR 1020050010748 A KR1020050010748 A KR 1020050010748A KR 20050010748 A KR20050010748 A KR 20050010748A KR 100706241 B1 KR100706241 B1 KR 100706241B1
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Abstract

본 발명은 별도의 테스트 핀 없이 테스트 할 수 있는 테스트 회로를 제공한다. 테스트 회로는 외부 신호를 입력 또는 출력하는 핀을 포함하며, 리셋 신호를 소정 시간 지연 시켜 출력하는 지연 리셋 신호 발생기, 소정 시간 동안 클록 신호를 카운트하여 카운트 값을 출력하는 카운터, 카운터의 출력 값에 따라 테스트 데이터를 입력할 위치를 선택하기 위한 선택 신호를 발생하는 디코더, 그리고 선택 신호에 응답하여 테스트 데이터를 저장하는 모드 레지스터를 포함한다.The present invention provides a test circuit that can be tested without a separate test pin. The test circuit includes a pin for inputting or outputting an external signal, a delayed reset signal generator for delaying and outputting a reset signal for a predetermined time, a counter for counting a clock signal for a predetermined time, and outputting a count value according to the output value of the counter And a decoder for generating a selection signal for selecting a position to input the test data, and a mode register for storing the test data in response to the selection signal.

Description

테스트 핀을 사용하지 않고 테스트할 수 있는 시스템-온-칩 및 테스트 방법{System on chip tested without any pin and method thereof}System on chip tested without any pin and method

도 1은 본 발명의 일 실시예에 따른 시스템 온 칩을 개략적으로 보여주는 블럭도이다.1 is a block diagram schematically illustrating a system on chip according to an embodiment of the present invention.

도 2는 본 발명의 일 실시예에 따라 도 1에 도시된 입/출력 제어부를 개략적으로 보여주는 회로도이다.FIG. 2 is a circuit diagram schematically illustrating an input / output controller shown in FIG. 1 according to an embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따라 도 1에 도시된 시스템 온 칩의 동작 타이밍도이다.3 is an operation timing diagram of the system on chip illustrated in FIG. 1 according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 시스템 온 칩을 개략적으로 보여주는 블럭도이다.4 is a block diagram schematically illustrating a system on chip according to another embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따라 도 4에 도시된 시스템 온 칩의 동작 타이밍도이다.5 is an operation timing diagram of the system on chip shown in FIG. 4 according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 설명*Description of the main parts of the drawing

103: 지연 리셋 신호 발생기 104: 카운터103: delay reset signal generator 104: counter

105: 디코더 106: 테스트 모드 레지스터105: decoder 106: test mode register

200: 입/출력 제어부200: input / output control unit

본 발명은 시스템 온 칩에 관한 것으로, 좀 더 구체적으로는 테스트 핀을 사용하지 않고 테스트할 수 있는 시스템 온 칩 및 시스템 온 칩 테스트 방법에 관한 것이다.The present invention relates to a system on a chip, and more particularly to a system on a chip and a system on a chip test method that can be tested without using a test pin.

일반적으로 칩의 동작 핀(pin) 수의 증가는 칩의 크기나 전력소모의 측면에서 악영향을 끼칠 수 있다. 특히, 실장에서 사용되지 않고 장치 테스트를 위해서 사용되는 테스트 핀인 경우에는 최대한 개수를 줄이는 것이 바람직하다. 테스트 핀은 기능 핀(Functional pin)과의 공유(Sharing)를 통해서 개수를 최소화하거나, 없애는 것이 바람직하다. In general, an increase in the number of operating pins of a chip may adversely affect the chip size and power consumption. In particular, it is desirable to reduce the number as much as possible in the case of test pins that are not used in the mounting and are used for device testing. It is desirable to minimize or eliminate the number of test pins by sharing with functional pins.

그러나, 경우에 따라서는 장치의 성능을 시험하는 테스트 모드에서도 모든 기능 핀이 사용될 수 있어, 테스트 핀이 별도로 필요하게 된다. 특히, 클록 신호와 리셋 신호를 입력하기 위한 핀을 제외하고는 입력 핀이 거의 없고, 출력 핀도 테스트 시에 모두 사용되는 이미지 칩(Image Chip)인 경우에 문제가 된다.In some cases, however, all function pins can be used in test mode to test the performance of the device, requiring a separate test pin. In particular, there are few input pins except pins for inputting a clock signal and a reset signal, and an output pin is a problem when an image chip is used for both tests.

또한, 적은 개수의 기능 핀을 가진 칩에서는 기능 핀과의 공유 방법만으로는 다양한 테스트 모드를 설정하기가 어렵다. 따라서, 별도의 테스트 핀을 추가하지 않고도 다양한 테스트 모드를 설정할 수 있는 기술 개발이 필요하다.In addition, in a chip with a small number of function pins, it is difficult to set various test modes only by sharing with the function pins. Therefore, there is a need for a technology development capable of setting various test modes without adding a separate test pin.

본 발명의 목적은 칩 테스트에 사용되는 테스트 핀 개수를 줄일 수 있는 시스템 온 칩 및 시스템 온 칩 테스트 방법을 제공하는 것이다.An object of the present invention is to provide a system-on-chip and system-on-chip test method that can reduce the number of test pins used for chip testing.

상기 목적을 달성하기 위하여 본 발명은 별도의 테스트 핀 없이 테스트할 수 있는 테스트 회로를 제공한다. 상기 테스트 회로는 외부 신호를 입력 또는 출력하는 핀; 리셋 신호를 소정 시간 지연시켜 출력하는 지연 리셋 신호 발생기; 상기 리셋 신호에 응답하여, 소정 시간 동안 클록 신호를 카운트하여 카운트 값을 출력하는 카운터; 상기 카운터의 출력 값에 따라 상기 핀으로부터의 테스트 데이터를 입력할 위치를 선택하기 위한 선택 신호를 출력하는 디코더; 그리고 상기 선택 신호에 응답하여 상기 테스트 데이터를 저장하는 모드 레지스터를 포함한다.In order to achieve the above object, the present invention provides a test circuit that can be tested without a separate test pin. The test circuit includes a pin for inputting or outputting an external signal; A delay reset signal generator configured to delay and output the reset signal by a predetermined time; A counter for counting a clock signal for a predetermined time and outputting a count value in response to the reset signal; A decoder for outputting a selection signal for selecting a position to input test data from the pin according to the output value of the counter; And a mode register configured to store the test data in response to the selection signal.

일 실시예에 있어서, 테스트 회로는 입/출력 제어부를 더 포함한다. 상기 입/출력 제어부는 내부 로직으로부터의 출력 데이터를 상기 핀으로 출력하는 제 1 삼상 버퍼; 상기 핀으로부터의 상기 테스트 데이터를 상기 테스트 모드 레지스터에 출력하는 제 2 삼상 버퍼; 그리고 출력단이 상기 제 1 및 제 2 삼상 버퍼의 인에이블 단자와 연결되며, 일 입력단은 상기 지연 리셋 신호 발생기에 연결되고, 타 입력단은 상기 카운터에 연결되는 오아 게이트(OR Gate)를 포함한다. 이 경우에, 상기 제 1 및 제 2 삼상 버퍼는 상기 오아 게이트의 출력신호에 의해 인에이블 또는 디스에이블 된다.In one embodiment, the test circuit further includes an input / output control. The input / output control unit may include a first three-phase buffer configured to output output data from internal logic to the pin; A second three-phase buffer for outputting the test data from the pin to the test mode register; The output terminal is connected to enable terminals of the first and second three-phase buffers, one input terminal is connected to the delay reset signal generator, and the other input terminal includes an OR gate connected to the counter. In this case, the first and second three phase buffers are enabled or disabled by the output signal of the OR gate.

일 실시예에 있어서, 상기 카운터는 카운트 값이 소정의 값에 도달하면, 카운트 종료 신호를 상기 오아 게이트의 일 출력단으로 발생한다.In one embodiment, the counter generates a count end signal to one output of the OR gate when the count value reaches a predetermined value.

일 실시예에 있어서, 상기 카운트 종료 신호는 하이 레벨의 신호이다.In one embodiment, the count end signal is a high level signal.

일 실시예에 있어서, 상기 지연 리셋 신호 발생기는 상기 소정 시간 지연시 킨 리셋 신호를 상기 오아 게이트의 타 출력단으로 발생한다.In one embodiment, the delay reset signal generator generates a reset signal delayed by the predetermined time to the other output terminal of the OR gate.

일 실시예에 있어서, 상기 지연 리셋 신호 발생기는 테스트 모드의 개수(N)에 따라 상기 리셋 신호를 지연시킨다.In one embodiment, the delay reset signal generator delays the reset signal according to the number N of test modes.

일 실시예에 있어서, 상기 카운터는 상기 리셋 신호가 로우 레벨인 동안 "0"의 값을 유지한다.In one embodiment, the counter maintains a value of "0" while the reset signal is at a low level.

일 실시예에 있어서, 상기 리셋 신호를 지연시키는 상기 소정 시간은 적어도 ｜log2N｜ 이다.In one embodiment, the predetermined time for delaying the reset signal is at least | log 2 N |.

상기 목적을 달성하기 위하여 본 발명은 테스트 핀 없이 테스트 할 수 있는 시스템 온 칩을 제공한다. 상기 시스템 온 칩은 데이터를 입력 또는 출력하는 입/출력 핀; 클록 신호를 입력받는 클록 신호 입력 핀; 리셋 신호를 입력받는 리셋 신호 입력 핀; 상기 리셋 신호 입력 핀으로부터 입력된 상기 리셋 신호를 소정 시간 지연시켜 출력하는 지연 리셋 신호 발생기; 상기 리셋 신호가 지연되는 소정 시간 동안 상기 입/출력 핀을 입력 핀으로 고정하는 입/출력 제어부; 상기 리셋 신호의 로우-하이 천이에 동기 되어 동작하며, 소정 시간 동안 상기 클록 신호를 카운트하여 카운트 값을 출력하는 카운터; 상기 카운터의 출력 값에 따라 상기 입/출력 제어부로부터의 테스트 데이터를 입력할 위치를 선택하기 위한 선택 신호를 출력하는 디코더; 그리고 상기 선택 신호에 응답하여 상기 테스트 데이터를 저장하는 모드 레지스터를 포함한다.In order to achieve the above object, the present invention provides a system on a chip that can be tested without a test pin. The system on chip includes an input / output pin for inputting or outputting data; A clock signal input pin for receiving a clock signal; A reset signal input pin for receiving a reset signal; A delay reset signal generator configured to delay and output the reset signal inputted from the reset signal input pin by a predetermined time; An input / output control unit configured to fix the input / output pins to input pins for a predetermined time delay of the reset signal; A counter operating in synchronization with a low-high transition of the reset signal and counting the clock signal for a predetermined time and outputting a count value; A decoder for outputting a selection signal for selecting a position to input test data from the input / output control unit according to the output value of the counter; And a mode register configured to store the test data in response to the selection signal.

일 실시예에 있어서, 상기 시스템 온 칩은 상기 내부 로직으로부터의 출력 데이터를 상기 입/출력 핀으로 출력하는 제 1 삼상 버퍼; 상기 입/출력 핀으로부터의 상기 테스트 데이터를 상기 테스트 모드 레지스터에 출력하는 제 2 삼상 버퍼; 그리고 출력단이 상기 제 1 및 제 2 삼상 버퍼의 인에이블 단자와 연결되며, 일 입력단은 상기 지연 리셋 신호 발생기에 연결되고, 타 입력단은 상기 카운터에 연결되는 오아 게이트(OR Gate)를 포함한다. 이 경우에 상기 제 1 및 제 2 삼상 버퍼는 상기 오아 게이트의 출력신호에 의해 인에이블 또는 디스에이블 된다.The system on chip may include: a first three-phase buffer configured to output output data from the internal logic to the input / output pins; A second three-phase buffer for outputting the test data from the input / output pins to the test mode register; The output terminal is connected to enable terminals of the first and second three-phase buffers, one input terminal is connected to the delay reset signal generator, and the other input terminal includes an OR gate connected to the counter. In this case, the first and second three-phase buffers are enabled or disabled by the output signal of the OR gate.

일 실시예에 있어서, 상기 카운터는 카운트 값이 소정의 값에 도달하면, 하이 레벨의 카운트 종료 신호를 상기 오아 게이트의 일 출력단으로 발생한다.In one embodiment, the counter generates a high level count end signal to one output terminal of the OR gate when the count value reaches a predetermined value.

일 실시예에 있어서, 상기 지연 리셋 신호 발생기는 상기 소정 시간 지연시킨 리셋 신호를 상기 오아 게이트의 타 출력단으로 발생한다.In one embodiment, the delay reset signal generator generates a reset signal delayed by the predetermined time to the other output terminal of the OR gate.

일 실시예에 있어서, 상기 지연 리셋 신호 발생기는 테스트 모드의 개수(N)에 따라 상기 리셋 신호를 지연시킨다.In one embodiment, the delay reset signal generator delays the reset signal according to the number N of test modes.

일 실시예에 있어서, 상기 카운터는 상기 리셋이 로우 레벨인 동안 "0"의 값을 유지한다.In one embodiment, the counter maintains a value of "0" while the reset is at a low level.

일 실시예에 있어서, 상기 리셋 신호를 지연시키는 상기 소정 시간은 적어도 ｜log2N｜이다.In one embodiment, the predetermined time for delaying the reset signal is at least | log 2 N |.

상기 목적을 달성하기 위하여 본 발명은 테스트 핀 없이 테스트 할 수 있는 시스템 온 칩을 제공한다. 상기 시스템 온 칩은 데이터를 입력받는 입력 핀; 클록 신호를 입력받는 클록 신호 입력 핀; 리셋 신호를 입력받는 리셋 신호 입력 핀; 상기 리셋 신호 입력 핀으로부터 입력된 상기 리셋 신호를 소정 시간 지연시켜 지연 리셋 신호를 출력하는 지연 리셋 신호 발생기; 상기 리셋 신호가 지연되는 소정 시간 동안 상기 입력 핀을 테스트 핀으로 고정하는 입/출력 제어부; 상기 리셋 신호의 로우-하이 천이에 동기 되어 동작하며, 소정 시간 동안 상기 클록 신호를 카운트하여 카운트 값을 출력하는 카운터; 상기 카운터의 출력 값에 따라 상기 입/출력 제어부로부터의 테스트 데이터를 입력할 위치를 선택하기 위한 선택 신호를 발생하는 디코더; 그리고 상기 디코더로부터의 선택 신호에 응답하여 상기 테스트 데이터를 저장하는 모드 레지스터를 포함한다.In order to achieve the above object, the present invention provides a system on a chip that can be tested without a test pin. The system on chip includes an input pin for receiving data; A clock signal input pin for receiving a clock signal; A reset signal input pin for receiving a reset signal; A delay reset signal generator configured to delay the reset signal input from the reset signal input pin by a predetermined time and output a delay reset signal; An input / output controller configured to fix the input pin to a test pin for a predetermined time delay of the reset signal; A counter operating in synchronization with a low-high transition of the reset signal and counting the clock signal for a predetermined time and outputting a count value; A decoder for generating a selection signal for selecting a position to input test data from the input / output controller according to the output value of the counter; And a mode register for storing the test data in response to the selection signal from the decoder.

일 실시예에 있어서, 상기 카운터는 카운트 값이 소정의 값에 도달하면, 하이 레벨의 카운트 종료 신호를 상기 오아 게이트의 일 출력단으로 발생한다.In one embodiment, the counter generates a high level count end signal to one output terminal of the OR gate when the count value reaches a predetermined value.

일 실시예에 있어서, 상기 지연 리셋 신호 발생기는 테스트 모드의 개수(N)에 따라 상기 리셋 신호를 지연시키다.In one embodiment, the delay reset signal generator delays the reset signal according to the number N of test modes.

일 실시예에 있어서, 상기 카운터는 상기 리셋이 로우 레벨인 동안 "0"의 값을 유지한다.In one embodiment, the counter maintains a value of "0" while the reset is at a low level.

일 실시예에 있어서, 상기 리셋 신호를 지연시키는 상기 소정 시간은 적어도 ｜log2N｜이다.In one embodiment, the predetermined time for delaying the reset signal is at least | log 2 N |.

일 실시예에 있어서, 상기 카운터의 상기 카운트 종료 신호 및 상기 지연 리셋 신호 발생기로부터의 상기 지연 리셋 신호의 논리 합에 의해 인에이블 되며, 입력단이 상기 입력 핀과 연결되고, 일 출력단은 내부 로직과 연결되고 타 출력단은 상기 테스트 모드 레지스터에 연결되는 디멀티플렉서를 더 포함한다.In one embodiment, enabled by the logic sum of the count end signal of the counter and the delay reset signal from the delay reset signal generator, an input terminal is connected to the input pin, and one output terminal is connected to internal logic. And the other output stage further comprises a demultiplexer coupled to the test mode register.

본 발명의 예시적인 실시예들이 참조 도면에 의거하여 이하 상세히 설명될 것이다. Exemplary embodiments of the invention will be described in detail below on the basis of reference drawings.

(실시예)(Example)

도 1은 본 발명의 바람직한 일 실시예에 따른 시스템 온 칩을 개략적으로 보여주는 블럭도이다. 도 1을 참조하면, 본 발명에 따른 시스템 온 칩은 지연 리셋 신호 발생기(103), 카운터(104), 디코더(105), 테스트 모드 레지스터(106), 입/출력 제어부(200), 클록 신호 입력 핀(110), 리셋 신호 입력 핀(120), 입/출력 핀(130)을 포함한다.1 is a block diagram schematically illustrating a system on chip according to an exemplary embodiment of the present invention. Referring to FIG. 1, a system on chip according to the present invention includes a delay reset signal generator 103, a counter 104, a decoder 105, a test mode register 106, an input / output controller 200, and a clock signal input. Pin 110, a reset signal input pin 120, and an input / output pin 130.

클록 신호 입력 핀(110)은 통상적으로 오실레이터를 통해 발생하는 클록 신호(CLK)를 입력받는 핀이다. 클록 신호(CLK)는 카운터(104)와 테스트 모드 레지스터(106)로의 입력을 동기 시키는 데 사용된다. The clock signal input pin 110 is a pin that receives a clock signal CLK, which is typically generated through an oscillator. The clock signal CLK is used to synchronize the input to the counter 104 and the test mode register 106.

리셋 신호 입력 핀(120)은 외부로부터 리셋 신호(RESET)를 입력받는다. 리셋 신호(RESET)는 지연 리셋 신호 발생기(103) 및 카운터(104)에 인가된다. 리셋 신호(RESET)는 테스트 모드 레지스터(106)에 테스트 모드를 나타내는 데이터를 설정(Setting)하는 시점을 결정하는데 사용된다.The reset signal input pin 120 receives a reset signal RESET from the outside. The reset signal RESET is applied to the delay reset signal generator 103 and the counter 104. The reset signal RESET is used to determine when to set data indicating the test mode in the test mode register 106.

입/출력 핀(130)은 입/출력 제어부(200)에 연결되며, 입/출력 제어부(200)의 제어에 의해 테스트 모드를 설정하는 동안에는 외부로부터 테스트 데이터(D_IN)를 입력받는 입력 핀으로 고정되고, 그 외에는 내부 로직의 출력 데이터(D_OUT)를 외부 메모리 등으로 출력하는 출력 핀으로 사용된다.The input / output pin 130 is connected to the input / output controller 200 and is fixed as an input pin for receiving test data D_IN from the outside while setting the test mode under the control of the input / output controller 200. Otherwise, it is used as an output pin for outputting the output data D_OUT of the internal logic to an external memory.

지연 리셋 신호 발생기(103)는 리셋 입력 핀(120)으로부터 입력된 리셋 신호(RESET)를 소정 시간 지연시켜 지연 리셋 신호(DE_RESET)를 입/출력 제어부(200)로 출력한다. 리셋 신호(RESET)는 ｜log2 N｜ 사이클(cycle) 이상 지연된다(여기서, N은 칩의 테스트 모드 개수이다). 즉, 지연 리셋 신호 발생기(103)는 테스트 모드들을 설정하는 데 필요한 시간만큼 리셋 신호(RESET)를 지연시킨다. 예를 들면, 테스트 모드의 개수(또는 종류)가 여섯 개인 경우에, 테스트 모드 레지스터의 비트(bit) 수는 3 bits가 되어야하므로, 리셋 신호(RESET)는 세 사이클 이상 지연된다. 또한, 지연 리셋 신호 발생기(103)는 지연 리셋 신호(DE_RESET)에 의해 입/출력 핀(130)을 입력에서 출력으로 전환하는 시점을 결정한다.The delay reset signal generator 103 delays the reset signal RESET input from the reset input pin 120 by a predetermined time and outputs the delay reset signal DE_RESET to the input / output controller 200. The reset signal RESET is delayed by | log 2 N | cycles (where N is the number of test modes of the chip). That is, the delay reset signal generator 103 delays the reset signal RESET by the time required to set the test modes. For example, if the number (or types) of test modes is six, the reset signal RESET is delayed by more than three cycles because the number of bits of the test mode register should be 3 bits. In addition, the delay reset signal generator 103 determines a time point for switching the input / output pin 130 from an input to an output by the delay reset signal DE_RESET.

카운터(104)는 리셋 신호(RESET)가 로우 레벨인 구간 동안 "0" 값을 유지하도록 설정되며, 리셋 신호(RESET)가 로우-하이 천이를 하면 카운트를 시작한다. 카운터(104)는 카운트 값을 디코더(105)에 출력한다. 또한, 카운터(104)는 카운트 값이 ｜log2 N｜(= 테스트 모드 개수)에 이르면, 카운트 종료 신호(CNT_DONE)를 발생한다. 카운트 종료 신호(CNT_DONE)는 지연 리셋 신호(DE_RESET)와 마찬가지로 입/출력 제어부(200)에 인가되어 입/출력 핀(130)을 입력에서 출력으로 전환하도록 한다.The counter 104 is set to maintain a value of "0" during the period in which the reset signal RESET is at a low level, and starts counting when the reset signal RESET makes a low-high transition. The counter 104 outputs the count value to the decoder 105. The counter 104 also generates a count end signal CNT_DONE when the count value reaches | log 2 N | (= number of test modes). The count end signal CNT_DONE is applied to the input / output controller 200 similarly to the delay reset signal DE_RESET to switch the input / output pin 130 from an input to an output.

디코더(105)는 카운터(104)의 출력값(카운트 값)에 응답하여 입/출력 제어부로부터(200)의 테스트 데이터(D_IN)를 저장할 테스트 모드 레지스터(106)의 특정 위치를 선택하기 위한 선택 신호를 발생한다.The decoder 105 selects a selection signal for selecting a specific position of the test mode register 106 to store the test data D_IN of the 200 from the input / output controller in response to the output value (count value) of the counter 104. Occurs.

디코더(105)로부터의 선택 신호에 응답하여, 테스트 모드 레지스터(106)는 테스트 데이터(D_IN)를 클록 신호(CLK)에 동기 시켜 특정 위치(또는 특정 비트)에 저장한다. 앞서 설명한 바와 같이 테스트 모드 레지스터(106)의 비트 수는 ｜log2 N｜(= 테스트 모드 개수) 이상이다.In response to the selection signal from the decoder 105, the test mode register 106 stores the test data D_IN at a specific position (or a specific bit) in synchronization with the clock signal CLK. As described above, the number of bits of the test mode register 106 is greater than or equal to | log 2 N | (= number of test modes).

도 2는 본 발명의 바람직한 일 실시예에 따라 도 1에 도시된 입/출력 제어부를 개략적으로 보여주는 회로도이다. 도 2를 참조하면, 입/출력 제어부(200)는 삼상 버퍼(108, 109) 그리고 오아 게이트(107)를 포함한다. 삼상 버퍼(108)는 입력단이 내부 로직과 연결되고 출력단이 입/출력 핀(130)에 연결된다. 삼상 버퍼(109)는 입력단이 입/출력 핀(130)에 연결되고 출력단이 테스트 모드 레지스터(106)와 연결된다. 오아 게이트(107)의 출력단은 삼상 버퍼(108, 109)의 인에이블 단자와 연결되며, 일 입력단은 지연 리셋 신호 발생기(103)에 연결된다. FIG. 2 is a circuit diagram schematically illustrating the input / output controller shown in FIG. 1 according to an exemplary embodiment of the present invention. Referring to FIG. 2, the input / output controller 200 includes three-phase buffers 108 and 109 and an OR gate 107. The three phase buffer 108 has an input connected to internal logic and an output connected to an input / output pin 130. The three phase buffer 109 has an input connected to the input / output pin 130 and an output connected to the test mode register 106. An output terminal of the OR gate 107 is connected to the enable terminals of the three-phase buffers 108 and 109, and one input terminal is connected to the delay reset signal generator 103.

삼상 버퍼(108, 109)는 오아 게이트(107)의 출력신호에 의해 인에이블 또는 디스에이블 된다. 오아 게이트(107)의 출력 신호는 지연 리셋 신호 발생기(103)로부터의 지연 리셋 신호(DE_RESET)와 카운터(104)로부터의 카운트 종료 신호(CNT_DONE)를 논리 연산한 신호이다. 지연 리셋 신호(DE_RESET)와 카운트 종료 신호(CNT_DONE) 중 어느 한 신호가 하이 레벨이거나 모두 하이 레벨이면, 삼상 버퍼(108)가 인에이블 되어 내부 로직으로부터의 출력 데이터(D_OUT)를 입/출력 핀(130)을 통해 메모리 등 외부 장치로 출력한다. 지연 리셋 신호(DE_RESET)와 카운트 종료 신호(CNT_DONE)가 모두 로우 레벨이면, 삼상 버퍼(109)가 인에이블 되어 입/출력 핀(130)을 통해 외부로부터 입력된 테스트 데이터(D_IN)를 테스트 모드 레지스터(106)에 출력한다.The three-phase buffers 108 and 109 are enabled or disabled by the output signal of the OR gate 107. The output signal of the OR gate 107 is a signal obtained by performing a logic operation on the delay reset signal DE_RESET from the delay reset signal generator 103 and the count end signal CNT_DONE from the counter 104. If either the delay reset signal DE_RESET or the count end signal CNT_DONE is high or both high, the three-phase buffer 108 is enabled to output the output data D_OUT from the internal logic input / output pins ( 130) to an external device such as a memory. When the delay reset signal DE_RESET and the count end signal CNT_DONE are both at the low level, the three-phase buffer 109 is enabled to test data D_IN input from the outside through the input / output pin 130 to the test mode register. Output to 106.

도 3은 본 발명의 바람직한 일 실시예에 따라 도 1에 도시된 시스템 온 칩의 동작 타이밍 도이다. 도 3은 테스트 모드의 개수가 5 ~ 8개이고, 하나의 테스트 모드가 테스트 모드 레지스터(106)의 소정 위치(예를 들면, 레지스터 비트[2:0])에 바이너리 데이터 '101'로 설정되는 경우를 나타낸다.3 is an operation timing diagram of the system on chip shown in FIG. 1 according to an exemplary embodiment of the present invention. 3 shows that the number of test modes is 5 to 8, and one test mode is set to binary data '101' at a predetermined position (for example, register bits [2: 0]) of the test mode register 106. Indicates.

도 3을 참조하면, 리셋 입력 핀(120)을 통하여 로우 레벨의 리셋 신호(RESET)가 칩에 인가되고 소정 시간이 지나면, 리셋 신호(RESET)가 로우-하이 천이를 한다(T1). 일반적으로 리셋 신호(RESET)의 로우-하이 천이에 따라 즉, 리셋이 풀리면, 칩이 정상 동작을 시작한다. 그러나 본 발명에 따르면, 리셋 신호(RESET)가 지연 리셋 신호 발생기(103)에 의해 소정 시간 지연된다(T6). 따라서, 리셋 신호(RESET)가 로우-하이 천이를 하는 시점(T1)과 지연 리셋 신호가 로우-하이 천이를 하는 시점(T6) 사이에 테스트 모드를 나타내는 값들이 테스트 모드 레지스터(106)에 설정된다. 리셋 신호(RESET)가 로우-하이 천이를 하는 시점(T1)과 지연 리셋 신호가 로우-하이 천이를 하는 시점(T6) 사이에 입/출력 핀(130)은 입력 핀으로 동작한다.Referring to FIG. 3, when the low level reset signal RESET is applied to the chip through the reset input pin 120 and a predetermined time elapses, the reset signal RESET makes a low-high transition (T1). In general, upon a low-high transition of the reset signal RESET, i.e., when the reset is released, the chip starts normal operation. However, according to the present invention, the reset signal RESET is delayed for a predetermined time by the delay reset signal generator 103 (T6). Therefore, a value indicating the test mode is set in the test mode register 106 between the time point T1 at which the reset signal RESET makes a low-high transition and the time point T6 at which the delay reset signal makes a low-high transition. . The input / output pin 130 operates as an input pin between the time point T1 at which the reset signal RESET transitions low-high and the time point T6 at which the delay reset signal transitions low-high.

T1 시점에 카운터(104)가 카운트 동작을 시작한다. 카운터(104)는 클록 신호(CLK)에 동기 되어, T1 시점 이후 클록 신호(CLK)의 하강 에지마다 1씩 카운트한다. 카운터(104)의 카운트 값에 따라 디코더(105)는 입/출력 핀(130)을 통하여 입력된 테스트 데이터(D_IN)를 기록할 테스트 모드 레지스터(106)의 소정 위치를 선택하기 위한 선택 신호를 발생한다. 구체적으로 설명하면, {1, 0, 1} 값이 테스트 모드 레지스터(106)의 LSB에서부터 순차적으로 쓰여지게 된다. T2 시점에서 카운터 값이 "0" 이므로, 테스트 모드 레지스터의 [0]비트(Test_Mode_Register[0])에 테스트 데이터(D_IN)의 값인 "1"이 입력된다. T3 시점에서 카운터 값이 "1" 이므로, 테스트 모드 레지스터의 [1]비트(Test_Mode_Register[1])에 테스트 데이터(D_IN)의 값인 "0"이 입력된다. T3 시점에 카운터 값이 "0" 이므로, 테스트 모드 레지스터의 [2]비트(Test_Mode_Register[2])에 테스트 데이터(D_IN)의 값인 "1"이 입력된다. At the time T1, the counter 104 starts a counting operation. The counter 104 is synchronized with the clock signal CLK and counts by one every falling edge of the clock signal CLK after the time point T1. In accordance with the count value of the counter 104, the decoder 105 generates a selection signal for selecting a predetermined position of the test mode register 106 to record the test data D_IN input through the input / output pin 130. do. Specifically, the {1, 0, 1} values are written sequentially from the LSB of the test mode register 106. Since the counter value is "0" at the time T2, "1" which is the value of the test data D_IN is input to the [0] bit (Test_Mode_Register [0]) of the test mode register. Since the counter value is "1" at the time T3, "0" which is the value of the test data D_IN is input to the [1] bit (Test_Mode_Register [1]) of the test mode register. Since the counter value is "0" at the time T3, "1" which is the value of the test data D_IN is input to the [2] bit (Test_Mode_Register [2]) of the test mode register.

카운트 값이 ｜log2N｜(=테스트 모드 개수)에 도달하면, 카운터(101)는 하이 레벨의 카운트 종료 신호(CNT_DONE)를 입/출력 제어부(200)에 발생한다. 카운트 종료 신호(CNT_DONE)에 따라 입/출력 제어부(200)는 입/출력 핀(130)을 출력 핀으로 고정한다. When the count value reaches | log 2 N | (= number of test modes), the counter 101 generates a high level count end signal CNT_DONE to the input / output control unit 200. In response to the count end signal CNT_DONE, the input / output controller 200 fixes the input / output pin 130 as an output pin.

도 4는 본 발명의 다른 실시예에 따른 시스템 온 칩을 개략적으로 보여주는 블럭도이다. 도 4를 참조하면, 본 발명의 다른 실시예에 따른 시스템 온 칩은 도 1에 도시된 시스템 온 칩의 구성과 유사하나, 입/출력 핀(130) 대신에 입력 핀(140)을 포함하고, 입/출력 제어부(200) 대신에 디멀티플렉서(300)를 포함한다. 이하, 도 1을 참조하여 상술된 시스템 온 칩의 구성과 중복되는 부분에 대한 설명은 생략한다.4 is a block diagram schematically illustrating a system on chip according to another embodiment of the present invention. Referring to FIG. 4, a system on chip according to another embodiment of the present invention is similar to the configuration of the system on chip illustrated in FIG. 1, but includes an input pin 140 instead of an input / output pin 130. The demultiplexer 300 is included instead of the input / output controller 200. Hereinafter, a description of a portion overlapping with the configuration of the system on chip described above with reference to FIG. 1 will be omitted.

입력 핀(140)은 디멀티플렉서(300)에 연결되어 테스트 모드를 설정하는 동안 에는 외부로부터 테스트 데이터(Test_IN)를 입력받는 테스트 핀으로 고정되고, 그 외에는 내부 로직으로 입력 데이터(Func_IN)를 전달하는 입력 핀으로 사용된다.The input pin 140 is connected to the demultiplexer 300 and is fixed as a test pin that receives test data (Test_IN) from the outside while setting the test mode. Otherwise, the input pin 140 transmits the input data (Func_IN) to internal logic. Used as a pin

지연 리셋 신호 발생기(103)는 리셋 입력 핀(120)으로부터 입력된 리셋 신호(RESET)를 소정 시간 지연시켜 지연 리셋 신호(DE_RESET)를 오아 게이트(107)로 출력한다. 지연 리셋 신호 발생기(103)는 지연 리셋 신호(DE_RESET)에 의해 입력 핀(140)을 테스트 데이터를 입력받는 테스트 핀에서 정상 동작을 하는 정상 동작 핀으로 전환하는 시점을 결정한다.The delay reset signal generator 103 delays the reset signal RESET input from the reset input pin 120 by a predetermined time and outputs the delay reset signal DE_RESET to the OR gate 107. The delay reset signal generator 103 determines a time point for switching the input pin 140 from the test pin receiving test data to the normal operation pin for normal operation by the delay reset signal DE_RESET.

카운터(104)에서 발생된 카운트 종료 신호(CNT_DONE)는 지연 리셋 신호(DE_RESET)와 마찬가지로 오아 게이트(107)에 인가되어 입력 핀(140)을 테스트 핀에서 입력 핀으로 전환하도록 한다.The count end signal CNT_DONE generated by the counter 104 is applied to the OR gate 107 similarly to the delay reset signal DE_RESET to switch the input pin 140 from the test pin to the input pin.

디멀티플렉서(300)의 입력단은 입력 핀(140)과 연결되고, 일 출력단(302)은 내부 로직과 연결되고 타 출력단(301)은 상기 테스트 모드 레지스터(106)에 연결된다. 디멀티플렉서(300)는 카운터(104)의 카운트 종료 신호(CNT_DONE) 및 상기 지연 리셋 신호 발생기(103)로부터의 지연 리셋 신호(DE_RESET)의 논리 합인 인에이블 신호(EN)에 따라 입력 핀(140)으로 입력되는 데이터 출력을 조절한다. 즉, 인에이블 신호(EN)가 로우 레벨인 때에는, 디멀티플렉서(300)의 출력단(301)이 활성화되어 입력 핀(140)으로 입력되는 테스트 데이터(Test_IN)가 테스트 모드 레지스터(106)에 전달된다. 반면, 인에이블 신호(EN)가 하이 레벨인 때에는, 디멀티플렉서(300)의 출력단(302)이 활성화되어 입력 핀(140)으로 입력되는 정상 동작 모드의 입력 데이터(Func_IN)가 테스트 내부 로직에 전달된다. An input terminal of the demultiplexer 300 is connected to an input pin 140, one output terminal 302 is connected to internal logic, and the other output terminal 301 is connected to the test mode register 106. The demultiplexer 300 is connected to the input pin 140 according to the enable signal EN, which is a logical sum of the count end signal CNT_DONE of the counter 104 and the delay reset signal DE_RESET from the delay reset signal generator 103. Adjust the input data output. That is, when the enable signal EN is at the low level, the output terminal 301 of the demultiplexer 300 is activated and the test data Test_IN input to the input pin 140 is transmitted to the test mode register 106. On the other hand, when the enable signal EN is at a high level, the output terminal 302 of the demultiplexer 300 is activated and the input data Func_IN of the normal operation mode input to the input pin 140 is transmitted to the test internal logic. .

도 5는 본 발명의 다른 실시예에 따라 도 4 에 도시된 시스템 온 칩의 동작 타이밍 도이다. 도 4는 테스트 모드의 개수가 5 ~ 8개이고, 하나의 테스트 모드가 테스트 모드 레지스터(106)의 소정 위치(예를 들면, 레지스터 비트[2:0])에 바이너리 데이터 '101'로 설정되는 경우를 나타낸다.5 is an operation timing diagram of the system on chip shown in FIG. 4 according to another embodiment of the present invention. 4 shows a case where the number of test modes is 5 to 8 and one test mode is set to binary data '101' at a predetermined position (for example, register bits [2: 0]) of the test mode register 106. Indicates.

도 4를 참조하면, 리셋 입력 핀(120)을 통하여 로우 레벨의 리셋 신호(RESET)가 칩에 인가되고 소정 시간이 지나면, 리셋 신호(RESET)가 로우-하이 천이를 한다(T1). 일반적으로 리셋 신호(RESET)의 로우-하이 천이에 따라 즉, 리셋이 풀리면, 칩이 정상 동작을 시작한다. 그러나 본 발명에 따르면, 리셋 신호(RESET)가 지연 리셋 신호 발생기(103)에 의해 소정 시간 지연된다(T6). 따라서, 리셋 신호(RESET)가 로우-하이 천이를 하는 시점(T1)과 지연 리셋 신호가 로우-하이 천이를 하는 시점(T6) 사이에 테스트 모드를 나타내는 값들이 테스트 모드 레지스터(106)에 설정된다. 리셋 신호(RESET)가 로우-하이 천이를 하는 시점(T1)과 지연 리셋 신호(DE_RESET)가 로우-하이 천이를 하는 시점(T6) 사이에 입력 핀(140)은 테스트 핀으로 동작한다.Referring to FIG. 4, when the low level reset signal RESET is applied to the chip through the reset input pin 120 and a predetermined time elapses, the reset signal RESET makes a low-high transition (T1). In general, upon a low-high transition of the reset signal RESET, i.e., when the reset is released, the chip starts normal operation. However, according to the present invention, the reset signal RESET is delayed for a predetermined time by the delay reset signal generator 103 (T6). Therefore, a value indicating the test mode is set in the test mode register 106 between the time point T1 at which the reset signal RESET makes a low-high transition and the time point T6 at which the delay reset signal makes a low-high transition. . The input pin 140 operates as a test pin between a time point T1 at which the reset signal RESET transitions low-high and a time point T6 at which the delay reset signal DE_RESET transitions low-high.

T1 시점에 카운터(104)가 카운트 동작을 시작한다. 카운터(104)는 클록 신호(CLK)에 동기 되어, T1 시점 이후 클록 신호(CLK)의 하강 에지 마다 1씩 카운트한다. 카운터(104)의 카운트 값에 따라 디코더(105)는 입력 핀(140)을 통하여 입력된 테스트 데이터(Test_IN)를 기록할 테스트 모드 레지스터(106)의 소정 위치를 결정한다. 구체적으로 설명하면, {1, 0, 1} 값이 테스트 모드 레지스터(106)의 LSB 에서부터 순차적으로 쓰여지게 된다. T2 시점에서 카운터 값이 "0" 이므로, 테스트 모드 레지스터의 [0]비트(Test_Mode_Register[0])에 테스트 데이터(Test_IN)의 값인 "1"이 입력된다. T3 시점에서 카운터 값이 "1" 이므로, 테스트 모드 레지스터의 [1]비트(Test_Mode_Register[1])에 테스트 데이터(Test_IN)의 값인 "0"이 입력된다. T3 시점에 카운터 값이 "0" 이므로, 테스트 모드 레지스터의 [2]비트(Test_Mode_Register[2])에 테스트 데이터(Test_IN)의 값인 "1"이 입력된다. At the time T1, the counter 104 starts a counting operation. The counter 104 is synchronized with the clock signal CLK and counts by one for each falling edge of the clock signal CLK after the time point T1. The decoder 105 determines a predetermined position of the test mode register 106 to record the test data Test_IN input through the input pin 140 according to the count value of the counter 104. Specifically, the {1, 0, 1} values are sequentially written from the LSB of the test mode register 106. Since the counter value is "0" at the time T2, "1" which is the value of the test data Test_IN is input to the [0] bit (Test_Mode_Register [0]) of the test mode register. Since the counter value is "1" at the time T3, "0" which is the value of the test data Test_IN is input to the [1] bit (Test_Mode_Register [1]) of the test mode register. Since the counter value is "0" at the time T3, "1" which is the value of the test data Test_IN is input to the [2] bit (Test_Mode_Register [2]) of the test mode register.

카운트 값이 ｜log2N｜(=테스트 모드 개수)에 도달하면, 카운터(101)는 하이 레벨의 카운트 종료 신호(CNT_DONE)를 오아 게이트(107)로 발생한다. 하이 레벨의 카운트 종료 신호(CNT_DONE)가 디멀티플렉서에 인가되면, 입력 핀(140)은 정상 동작 모드에서 데이터(Func_IN)를 입력받아 내부 로직으로 전달하는 입력 핀으로 고정된다. When the count value reaches | log 2 N | (= number of test modes), the counter 101 generates a high level count end signal CNT_DONE to the OR gate 107. When the high level end count signal CNT_DONE is applied to the demultiplexer, the input pin 140 is fixed to an input pin that receives data Func_IN in the normal operation mode and transfers the data Func_IN to internal logic.

따라서, 본 발명에 따르면, 별도의 테스트 핀을 없이도 다양한 테스트 모드를 설정할 수 있다.Therefore, according to the present invention, various test modes can be set without a separate test pin.

본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.Although the configuration and operation of the circuit according to the present invention have been shown in accordance with the above description and drawings, this is merely an example and various changes and modifications are possible without departing from the spirit and scope of the present invention. .

상술한 바와 같이, 본 발명에 따르면 칩에서 신호의 입출력에 사용되는 핀 수를 줄임으로써 칩 크기를 감소시킬 수 있다. 또한, 칩의 전력 소모를 줄일 수 있다.As described above, according to the present invention, the chip size can be reduced by reducing the number of pins used for input and output of signals in the chip. In addition, the power consumption of the chip can be reduced.

Claims (20)

모드 선택 신호에 응답하여 복수의 테스트 모드들 중 어느 하나를 수행하고, 외부로부터 클록 신호와 제 1 리셋 신호를 제공받는 반도체 집적회로 장치의 테스트 회로에 있어서,A test circuit of a semiconductor integrated circuit device that performs any one of a plurality of test modes in response to a mode selection signal, and receives a clock signal and a first reset signal from an external device. 입/출력 핀;Input / output pins; 상기 제 1 리셋 신호를 소정의 시간 동안 지연시켜 제 2 리셋 신호로 출력하는 지연 리셋 신호 발생기;A delay reset signal generator configured to delay the first reset signal for a predetermined time and output the second reset signal as a second reset signal; 상기 제 1 리셋 신호에 응답하여, 상기 소정의 시간 동안 상기 클록 신호를 카운트하고 카운트 동작이 종료되면 카운트 종료 신호를 출력하는 카운터;A counter that counts the clock signal for the predetermined time in response to the first reset signal and outputs a count end signal when a count operation ends; 상기 카운터의 카운트 값에 따라 입력되는 상기 복수의 테스트 모드들 중 적어도 하나의 테스트 모드를 복수의 레지스터들에 순차적으로 저장하여 상기 모드 선택 신호로 제공하는 모드 레지스터;A mode register sequentially storing at least one test mode among the plurality of test modes input according to the count value of the counter in a plurality of registers and providing the test mode as the mode selection signal; 상기 제 2 리셋 신호와 상기 카운트 종료 신호에 응답하여 상기 소정의 시간 동안 상기 입/출력 핀으로 입력되는 상기 적어도 하나의 테스트 모드를 상기 모드 레지스터로 제공하는 입/출력 제어부를 포함하는 테스트 회로.And an input / output controller configured to provide the mode register with the at least one test mode input to the input / output pins during the predetermined time in response to the second reset signal and the count end signal. 제 1항에 있어서,The method of claim 1, 상기 입/출력 제어부는: The input / output control unit: 상기 반도체 집적회로 장치의 출력 데이터를 상기 입/출력 핀으로 전달하는 제 1 삼상 버퍼;A first three-phase buffer transferring output data of the semiconductor integrated circuit device to the input / output pins; 상기 입/출력 핀으로부터의 상기 적어도 하나의 테스트 모드를 상기 모드 레지스터로 전달하는 제 2 삼상 버퍼; 그리고A second three-phase buffer for transferring said at least one test mode from said input / output pin to said mode register; And 상기 제 2 리셋 신호와 상기 카운트 종료 신호에 응답하여 상기 제 1 삼상 버퍼 또는 상기 제 2 삼상 버퍼를 활성화하되, 상기 제 2 리셋 신호와 상기 카운트 종료 신호가 동시에 비활성화되는 구간 동안에는 상기 제 2 삼상 버퍼를 활성화하는 입/출력 선택 회로를 포함하는 테스트 회로.The first three-phase buffer or the second three-phase buffer is activated in response to the second reset signal and the count end signal, and the second three-phase buffer is activated during a period in which the second reset signal and the count end signal are simultaneously deactivated. Test circuit including input / output selection circuitry to activate. 제 2항에 있어서,The method of claim 2, 상기 입/출력 선택 회로는 상기 제 2 리셋 신호와 상기 카운트 종료 신호로부터 입/출력 선택 신호를 생성하는 OR 논리 게이트인 것을 특징으로 하는 테스트 회로.And the input / output selection circuit is an OR logic gate that generates an input / output selection signal from the second reset signal and the count end signal. 제 3항에 있어서,The method of claim 3, 상기 제 2 리셋 신호와 상기 카운트 종료 신호 중 어느 하나라도 활성화되면 상기 입/출력 선택 신호는 활성화되는 것을 특징으로 하는 테스트 회로.And the input / output selection signal is activated when any one of the second reset signal and the count end signal is activated. 제 4항에 있어서,The method of claim 4, wherein 상기 입/출력 선택 신호가 활성화되면 상기 제 1 삼상 버퍼가 활성화되는 것을 특징으로 하는 테스트 회로.And the first three-phase buffer is activated when the input / output selection signal is activated. 제 4항에 있어서,The method of claim 4, wherein 상기 입/출력 선택 신호가 비활성화되면 상기 제 2 삼상 버퍼가 활성화되는 것을 특징으로 하는 테스트 회로.And the second three-phase buffer is activated when the input / output selection signal is inactivated. 제 1항에 있어서,The method of claim 1, 상기 모드 레지스터는,The mode register, 상기 카운터의 카운트 값을 디코딩하여 상기 복수의 레지스터 중 순차적으로 입력되는 상기 적어도 하나의 테스트 모드 각각의 비트들이 저장될 레지스터를 선택하는 선택 신호를 제공하는 디코더를 더 포함하는 테스트 회로.And a decoder for decoding a count value of the counter and providing a selection signal for selecting a register in which bits of each of the at least one test mode sequentially input from among the plurality of registers are stored. 제 1항에 있어서,The method of claim 1, 상기 소정의 시간은 상기 적어도 하나의 테스트 모드를 상기 입/출력 핀으로 입력받기 위한 상기 클록 신호의 사이클 수에 대응하는 것을 특징으로 하는 테스트 회로.And the predetermined time corresponds to the number of cycles of the clock signal for receiving the at least one test mode through the input / output pins. 모드 선택 신호에 응답하여 복수의 테스트 모드들 중 어느 하나를 수행하는 시스템 온 칩에 있어서,A system on chip for performing any one of a plurality of test modes in response to a mode selection signal, 입/출력 핀;Input / output pins; 클록 신호를 입력받는 클록 신호 입력 핀;A clock signal input pin for receiving a clock signal; 제 1 리셋 신호를 입력받는 리셋 신호 입력 핀;A reset signal input pin configured to receive a first reset signal; 상기 제 1 리셋 신호를 소정의 시간 동안 지연시켜 제 2 리셋 신호로 출력하는 지연 리셋 신호 발생기;A delay reset signal generator configured to delay the first reset signal for a predetermined time and output the second reset signal as a second reset signal; 상기 제 1 리셋 신호에 응답하여, 상기 소정의 시간 동안 상기 클록 신호를 카운트하고 카운트 동작이 종료되면 카운트 종료 신호를 출력하는 카운터;A counter that counts the clock signal for the predetermined time in response to the first reset signal and outputs a count end signal when a count operation ends; 상기 카운터의 카운트 값을 디코딩하여 순차적으로 입력되는 상기 복수의 테스트 모드들 중 적어도 하나의 테스트 모드의 저장 위치를 선택하는 선택 신호를 제공하는 디코더; 및A decoder for decoding a count value of the counter and providing a selection signal for selecting a storage location of at least one test mode among the plurality of test modes sequentially input; And 상기 선택 신호에 응답하여 적어도 하나의 테스트 모드를 복수의 레지스터들에 순차적으로 저장하여 상기 모드 선택 신호로 제공하는 모드 레지스터; A mode register sequentially storing at least one test mode in a plurality of registers in response to the selection signal to provide the mode selection signal; 상기 제 2 리셋 신호와 상기 카운트 종료 신호에 응답하여 상기 소정의 시간 동안 상기 입/출력 핀으로 입력되는 상기 적어도 하나의 테스트 모드를 상기 모드 레지스터로 제공하는 입/출력 제어부를 포함하는 시스템 온 칩.And an input / output controller configured to provide the mode register with the at least one test mode input to the input / output pins during the predetermined time in response to the second reset signal and the count end signal. 제 9항에 있어서,The method of claim 9, 상기 입/출력 제어부는: The input / output control unit: 상기 시스템 온 칩의 출력 데이터를 상기 입/출력 핀으로 전달하는 제 1 삼상 버퍼;A first three-phase buffer transferring output data of the system on chip to the input / output pins; 상기 입/출력 핀으로부터의 상기 테스트 데이터를 상기 모드 레지스터로 전달하는 제 2 삼상 버퍼; 그리고A second three-phase buffer for transferring the test data from the input / output pins to the mode register; And 상기 제 2 리셋 신호와 상기 카운트 종료 신호에 응답하여 상기 제 1 삼상 버퍼 또는 상기 제 2 삼상 버퍼 중 어느 하나를 활성화하되, 상기 제 2 리셋 신호와 상기 카운트 종료 신호가 동시에 비활성화되는 구간 동안에는 상기 제 2 삼상 버퍼를 활성화하는 입/출력 선택 회로를 포함하는 시스템 온 칩.In response to the second reset signal and the count end signal, either the first three-phase buffer or the second three-phase buffer is activated, and the second reset signal and the count end signal are simultaneously inactivated during the interval. System-on-chip including input / output selection circuitry to enable three-phase buffers. 제 10항에 있어서,The method of claim 10, 상기 입/출력 선택 회로는 상기 제 2 리셋 신호와 상기 카운트 종료 신호로부터 입/출력 선택 신호를 생성하는 OR 논리 게이트인 것을 특징으로 하는 시스템 온 칩.And the input / output selection circuit is an OR logic gate that generates an input / output selection signal from the second reset signal and the count end signal. 제 11항에 있어서,The method of claim 11, 상기 제 2 리셋 신호와 상기 카운트 종료 신호 중 어느 하나라도 활성화되면 상기 입/출력 선택 신호는 활성화되는 것을 특징으로 하는 시스템 온 칩.And the input / output selection signal is activated when any one of the second reset signal and the count end signal is activated. 제 12항에 있어서,The method of claim 12, 상기 입/출력 선택 신호가 비활성화되면 상기 제 2 삼상 버퍼가 활성화되는 것을 특징으로 하는 시스템 온 칩.And the second three-phase buffer is activated when the input / output selection signal is inactivated. 제 12항에 있어서,The method of claim 12, 상기 소정의 시간은 상기 적어도 하나의 테스트 모드를 상기 입/출력 핀으로 입력받기 위한 상기 클록 신호의 사이클 수에 대응하는 것을 특징으로 하는 시스템 온 칩.And the predetermined time corresponds to the number of cycles of the clock signal for receiving the at least one test mode through the input / output pins. 모드 선택 신호에 응답하여 복수의 테스트 모드들 중 어느 하나를 수행하는 시스템 온 칩에 있어서,A system on chip for performing any one of a plurality of test modes in response to a mode selection signal, 데이터 입력 핀;Data input pin; 클록 신호를 입력받는 클록 신호 입력 핀;A clock signal input pin for receiving a clock signal; 리셋 신호를 입력받는 리셋 신호 입력 핀;A reset signal input pin for receiving a reset signal; 상기 제 1 리셋 신호를 소정의 시간 동안 지연시켜 제 2 리셋 신호로 출력하는 지연 리셋 신호 발생기;A delay reset signal generator configured to delay the first reset signal for a predetermined time and output the second reset signal as a second reset signal; 상기 제 1 리셋 신호에 응답하여, 상기 소정의 시간 동안 상기 클록 신호를 카운트하고 카운트 동작이 종료되면 카운트 종료 신호를 출력하는 카운터;A counter that counts the clock signal for the predetermined time in response to the first reset signal and outputs a count end signal when a count operation ends; 상기 카운터의 카운트 값을 디코딩하여 순차적으로 입력되는 상기 복수의 테스트 모드들 중 적어도 하나의 테스트 모드의 저장 위치를 선택하는 선택 신호로 제공하는 디코더; A decoder which decodes the count value of the counter and provides a selection signal for selecting a storage location of at least one test mode among the plurality of test modes sequentially input; 상기 선택 신호에 응답하여 상기 적어도 하나의 테스트 모드를 순차적으로 복수의 레지스터에 저장하여 상기 모드 선택 신호로 제공하는 모드 레지스터; 및A mode register sequentially storing the at least one test mode in a plurality of registers in response to the selection signal to provide the mode selection signal; And 상기 제 2 리셋 신호와 상기 카운트 종료 신호에 응답하여 상기 소정의 시간 동안 상기 데이터 입력 핀으로 입력되는 상기 적어도 하나의 테스트 모드를 순차적으로 상기 모드 레지스터로 전달하는 입력 제어부를 포함하는 시스템 온 칩.And an input control unit configured to sequentially transfer the at least one test mode input to the data input pin to the mode register in response to the second reset signal and the count end signal. 제 15항에 있어서,The method of claim 15, 상기 입력 제어부는: The input controller is: 입력 선택 신호에 응답하여 상기 데이터 입력 핀으로 제공되는 상기 적어도 하나의 테스트 모드를 상기 모드 레지스터로 제공하는 디멀티플렉서;A demultiplexer providing the mode register with the at least one test mode provided to the data input pin in response to an input select signal; 상기 제 2 리셋 신호와 상기 카운트 종료 신호에 응답하여 상기 소정의 시간 동안 상기 입력 선택 신호를 활성화하는 입력 선택 회로를 포함하는 시스템 온 칩. And an input selection circuit for activating the input selection signal for the predetermined time in response to the second reset signal and the count end signal. 제 16항에 있어서,The method of claim 16, 상기 입력 선택 회로는 OR 논리 게이트인 것을 특징으로 하는 시스템 온 칩.And the input selection circuit is an OR logic gate. 제 15항에 있어서,The method of claim 15, 상기 제 2 리셋 신호와 상기 카운트 종료 신호 중 어느 하나라도 활성화되면 상기 입력 선택 회로는 상기 적어도 하나의 테스트 모드의 입력이 차단되도록 상기 디멀티플렉서를 제어하는 시스템 온 칩.And when either one of the second reset signal and the count end signal is activated, the input selection circuit controls the demultiplexer to block input of the at least one test mode. 제 15항에 있어서,The method of claim 15, 상기 소정의 시간은 상기 적어도 하나의 테스트 모드를 상기 데이터 입력 핀으로 입력받기 위한 상기 클록 신호의 사이클 수에 대응하는 것을 특징으로 하는 시스템 온 칩.And the predetermined time corresponds to the number of cycles of the clock signal for receiving the at least one test mode through the data input pin. 삭제delete
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