KR20060089930A - System on chip tested using one test pin and method thereof - Google Patents

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KR20060089930A KR1020050010048A KR20050010048A KR20060089930A KR 20060089930 A KR20060089930 A KR 20060089930A KR 1020050010048 A KR1020050010048 A KR 1020050010048A KR 20050010048 A KR20050010048 A KR 20050010048A KR 20060089930 A KR20060089930 A KR 20060089930A
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Abstract

하나의 테스트 핀을 포함하는 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치는 리셋 신호 및 클럭 신호에 응답하여 인에이블 신호를 활성화하는 동작 모드 제어부, 클럭신호에 동기되어 상기 테스트 핀을 통해 직렬 데이타들을 입력받는 동작 모드 저장부, 그리고 직렬 데이타들에 응답하여 동작 모드 선택 신호들을 발생하는 동작 모드 디코더를 포함한다. Provided is a semiconductor device including one test pin. The semiconductor device according to the present invention includes an operation mode controller for activating an enable signal in response to a reset signal and a clock signal, an operation mode storage unit receiving serial data through the test pin in synchronization with a clock signal, and serial data. An operation mode decoder that generates the operation mode selection signals in response.

동작 모드 제어부는 카운트 동작을 수행하여 카운트된 값을 출력하는 비트 카운터와 비트 카운터의 출력값과 동작 모드 설정 개수를 비교하여 인에이블 신호를 활성화시키는 비교기를 포함한다. The operation mode control unit includes a bit counter for performing a count operation and outputting a counted value, and a comparator for activating the enable signal by comparing the output value of the bit counter with the number of operation mode settings.

Description

하나의 테스트 핀을 사용하여 테스트 할 수 있는 시스템 온 칩 및 테스트 방법{System on chip tested using one test pin and method thereof}System on chip tested using one test pin and method

도 1은 종래 기술의 일 예에 따라 시스템 온 칩의 핀 배치 형식을 개략적으로 보여주는 도면이다.1 is a view schematically illustrating a pin arrangement form of a system on chip according to an example of the related art.

도 2는 종래 기술의 다른 예에 따라 시스템 온 칩의 핀 배치 형식을 개략적으로 보여주는 도면이다.2 is a diagram schematically illustrating a pin arrangement format of a system on chip according to another example of the related art.

도 3은 본 발명의 일 실시예에 따라 시스템 온 칩의 핀 배치 형식을 개략적으로 보여주는 도면이다.3 is a diagram schematically illustrating a pinout form of a system on chip according to an exemplary embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따라 도 3의 시스템 온 칩의 내부 구조를 개략적으로 보여주는 블럭도이다.4 is a block diagram schematically illustrating an internal structure of the system on chip of FIG. 3 in accordance with an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 동작 타이밍도이다.5 is an operation timing diagram according to an embodiment of the present invention.

도 6는 본 발명의 다른 실시예에 따른 동작 타이밍도이다.6 is an operation timing diagram according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 설명*Description of the main parts of the drawing

110: 동작 모드 제어부 120: 동작 모드 저장부110: operation mode control unit 120: operation mode storage unit

130: 동작 모드 디코더 111: 비트 카운터130: operation mode decoder 111: bit counter

112: 비교기 121~123: 쉬프트 레지스터112: comparators 121 to 123: shift register

본 발명은 시스템 온 칩에 관한 것으로, 좀 더 구체적으로는 하나의 테스트 핀을 사용하여 테스트 할 수 있는 시스템 온 칩 및 시스템 온 칩 테스트 방법에 관한 것이다.The present invention relates to a system on chip, and more particularly, to a system on chip and a system on chip test method that can be tested using one test pin.

모바일 장치(Mobile Device)를 포함하는 전자 장치의 소형화 추세에 따라, 휴대용 전자 장치에 사용되는 칩의 설계에서, 칩 내부 구조 뿐 아니라, 칩 외부의 I/O(Input/Output) 핀 배치도 문제가 된다. 즉, 사각형 칩의 네 면(상, 하, 좌, 우)을 모두 사용하는 것이 아니라 두 면(two-side) 또는 한 면에만 핀을 배치한다.With the trend toward miniaturization of electronic devices including mobile devices, in the design of chips used in portable electronic devices, not only the chip internal structure but also the I / O (input / output) pin arrangement outside the chip is a problem. . In other words, instead of using all four sides (top, bottom, left and right) of the rectangular chip, pins are placed on two sides or only one side.

이렇게 칩의 일부 면에만 I/O(Input/Output) 핀을 배치하는 경우, I/O(Input/Output) 핀의 개수를 줄여야 하는데, 노말 모드에서 일반적인 동작을 하는데 필요한 기능 관련 I/O(Input/Output) 핀이나, 전원/접지 핀의 개수를 줄이는 데에는 한계가 있다. 따라서, 칩의 성능을 테스트하는데 이용되는 테스트 핀을 개수를 줄일 필요가 있다.When I / O (Input / Output) pins are placed on only one side of the chip, the number of I / O (Input / Output) pins should be reduced. / Output) pins, and there is a limit to reducing the number of power / ground pins. Therefore, it is necessary to reduce the number of test pins used to test the performance of the chip.

그러나, 휴대용 전자 장치에 사용되는 시스템 온 칩( System-on-Chip)의 복합화, 고기능화에 따라 칩 테스트 항목이 많아지고, 테스트를 위한 입/출력 핀의 개수도 증가한다. However, with the increasing complexity and complexity of system-on-chips used in portable electronic devices, the number of chip test items increases, and the number of input / output pins for testing also increases.

도 1은 종래 기술에 따라 테스트 핀들을 3면에 배치한 시스템 온 칩을 나타낸다. 도 2는 종래 기술에 따라 테스트 핀을 하나로 줄여 2면에 배치한 시스템 온 칩을 나타낸다. 도 1 을 참조하면, 칩 테스트를 위하여 다수의 테스트 핀들(TEST_1~TEST_4)을 사용한다. 도 2를 참조하면, 테스트 핀(TEST)은 하나이나, 테스트 모드를 설정하기 위해 다른 노말 입/출력 핀들(IO_4~IO_7)을 사용한다. 따라서, 입/출력 핀들의 개수가 충분하지 않은 칩의 경우에는 도 2에 도시된 방식을 적용하기가 어렵다. 따라서, 칩의 크기를 줄일 수 있도록, 적은 수의 테스트 핀을 이용하여 효과적으로 테스트 모드를 설정할 수 있는 기술 개발이 필요하다. 1 illustrates a system on chip with test pins disposed on three sides according to the prior art. 2 illustrates a system on chip in which test pins are reduced to one and disposed on two surfaces according to the related art. Referring to FIG. 1, a plurality of test pins TEST_1 to TEST_4 are used for chip testing. Referring to FIG. 2, one test pin TEST uses other normal input / output pins IO_4 to IO_7 to set a test mode. Therefore, in the case of a chip having a sufficient number of input / output pins, it is difficult to apply the method illustrated in FIG. 2. Therefore, in order to reduce the size of the chip, it is necessary to develop a technology that can effectively set the test mode using a small number of test pins.

본 발명의 목적은 시스템 온 칩 테스트에 사용되는 테스트 핀 개수를 줄일 수 있는 시스템 온 칩 및 시스템 온 칩 테스트 방법을 제공하는 것이다.An object of the present invention is to provide a system on chip and a system on chip test method that can reduce the number of test pins used for system on chip test.

상기 목적을 달성하기 위하여 하나의 테스트 핀을 포함하는 반도체 장치를 제공한다. 상기 반도체 장치는 외부로부터의 리셋 신호 및 클럭 신호에 응답하여 소정 시간 동안 인에이블 신호를 활성화하는 동작 모드 제어부; 상기 인에이블 신호에 응답하여 동작하며, 상기 클럭신호에 동기되어 상기 테스트 핀을 통해 직렬 데이타들을 입력받는 동작 모드 저장부; 그리고 상기 동작 모드 저장부에 저장된 상기 직렬 데이타들에 응답하여 동작 모드 선택 신호들을 발생하는 동작 모드 디코더를 포함한다. In order to achieve the above object, a semiconductor device including one test pin is provided. The semiconductor device may include an operation mode controller configured to activate an enable signal for a predetermined time in response to a reset signal and a clock signal from an external device; An operation mode storage unit which operates in response to the enable signal and receives serial data through the test pin in synchronization with the clock signal; And an operation mode decoder configured to generate operation mode selection signals in response to the serial data stored in the operation mode storage unit.

일 실시예에 있어서, 상기 동작 모드 제어부는 상기 리셋 신호의 로우-하이 천이에 동기되어 동작하며 상기 클럭 신호의 상승 에지 마다 카운트 동작을 수행하여 카운트된 값을 출력하는 비트 카운터; 그리고 상기 비트 카운터의 출력값과 동 작 모드 설정 개수를 비교하여 상기 비트 카운터의 출력값이 상기 동작 모드 설정 개수 보다 작으면 상기 인에이블 신호를 활성화시키는 비교기를 포함한다. 이 경우에 상기 동작 모드 설정 개수는 상기 직렬 데이타들의 총 비트수에 따라 결정된다.The operation mode controller may include: a bit counter configured to operate in synchronization with a low-high transition of the reset signal and output a counted value by performing a count operation on each rising edge of the clock signal; And a comparator for activating the enable signal when the output value of the bit counter is smaller than the operation mode setting number by comparing the output value of the bit counter with the operation mode setting number. In this case, the number of operating mode settings is determined according to the total number of bits of the serial data.

일 실시예에 있어서, 상기 인에이블 신호는 상기 리셋 신호의 로우-하이 천이 시점부터 상기 카운트 값이 상기 동작 모드 설정 개수에 도달하는 시점까지 하이 레벨을 유지한다.In one embodiment, the enable signal maintains a high level from a low-high transition point of the reset signal to a point where the count value reaches the number of operating mode settings.

일 실시예에 있어서, 상기 동작 모드 저장부는 상기 동작 모드 제어부로부터의 상기 인에이블 신호에 응답하여 동작하며, 상기 클럭 신호에 동기되어 상기 외부로부터의 직렬 데이타들을 쉬프트 시키는 쉬프트 레지스터들을 포함한다.In one embodiment, the operation mode storage unit operates in response to the enable signal from the operation mode control unit, and includes shift registers for shifting serial data from the outside in synchronization with the clock signal.

일 실시예에 있어서, 상기 쉬프트 레지스터들 중 적어도 하나의 쉬프트 레지스터는 상기 동작 모드들을 지정하도록 설정된다.In one embodiment, at least one of the shift registers is set to specify the operating modes.

일 실시예에 있어서, 상기 동작 모드들을 지정하도록 설정되는 쉬프트 레지스터를 제외한 나머지 쉬프트 레지스터들은 각각 상기 동작 모드들에서의 하위 동작 모드를 지정하거나, 하위 테스트 대상을 지정하도록 설정된다.In one embodiment, the remaining shift registers except for the shift register set to designate the operation modes are set to designate a lower operation mode in the operation modes or to designate a lower test target.

일 실시예에 있어서, 상기 동작 모드들은 입/출력 인터페이스, 메모리, 및 내부 로직이 동작하는 모드들을 포함한다.In one embodiment, the modes of operation include the modes in which the input / output interface, memory, and internal logic operate.

일 실시예에 있어서, 상기 리셋신호는 상기 클럭 신호(CLK)의 하강 에지에 동기되어 로우-하이 천이를 한다.In one embodiment, the reset signal makes a low-high transition in synchronization with the falling edge of the clock signal CLK.

일 실시예에 있어서, 상기 멀티플렉서는 상기 동작 모드 저장부의 동작이 완료될 때까지 소정의 값으로 고정된다.In one embodiment, the multiplexer is fixed to a predetermined value until the operation of the operation mode storage unit is completed.

일 실시예에 있어서, 상기 동작 모드들은 상기 칩이 일반적으로 동작하는 정상 동작 모드를 포함한다.In one embodiment, the operating modes include a normal operating mode in which the chip generally operates.

일 실시예에 있어서, 상기 정상 동작 모드에서 상기 동작 모드들을 지정하기위한 쉬프트 레지스터는 로직 "1" 또는 로직 "0" 중 어느 하나의 값으로 설정된다.In one embodiment, the shift register for specifying the operation modes in the normal operation mode is set to a value of either logic "1" or logic "0".

일 실시예에 있어서, 상기 동작 모드 제어부로부터의 상기 인에이블 신호의 하이-로우 천이에 응답하여 상기 동작 모드 선택 신호들을 출력하는 멀티플렉서를 더 포함한다.The method may further include a multiplexer configured to output the operation mode selection signals in response to a high-low transition of the enable signal from the operation mode controller.

상기 목적을 달성하기 위하여 반도체 장치의 테스트 방법을 제공한다. 상기 테스트 방법은 리셋 신호에 응답하여 인에이블 신호를 활성화하는 단계;In order to achieve the above object, a test method of a semiconductor device is provided. The test method includes activating an enable signal in response to a reset signal;

상기 인에이블 신호에 응답하여 테스트 핀으로부터 클럭 신호에 동기된 시리얼 데이타를 입력받는 단계; 상기 시리얼 데이타 입력이 완료되었는지 여부를 판단하여 상기 인에이블 신호를 비활성화 시키는 단계; 그리고 상기 인에이블 신호의 비활성화에 따라, 상기 시리얼 데이타에 상응하는 동작 모드 선택 신호들을 발생하는 단계를 포함한다.Receiving serial data synchronized with a clock signal from a test pin in response to the enable signal; Deactivating the enable signal by determining whether the serial data input is completed; And generating operation mode selection signals corresponding to the serial data according to deactivation of the enable signal.

일 실시예에 있어서, 상기 인에이블 신호는 하이 레벨로 천이함으로써 활성화되며, 상기 인에이블 신호는 로우 레벨로 천이함으로써 비활성화된다.In one embodiment, the enable signal is activated by transitioning to a high level, and the enable signal is deactivated by transitioning to a low level.

일 실시예에 있어서, 상기 동작 모드 선택 신호들을 발생하는 단계는 테스트 신호들을 발생하는 단계를 더 포함한다. 이 경우에, 상기 테스트 신호들은 상기 동작 모드 선택 신호들이 나타내는 각각의 동작 모드들에서 하위 동작 모드를 지정하거나, 하위 테스트 대상을 지정한다.In one embodiment, generating the operation mode selection signals further comprises generating test signals. In this case, the test signals designate a lower operation mode or a lower test object in respective operation modes indicated by the operation mode selection signals.

본 발명의 예시적인 실시예들이 참조 도면에 의거하여 이하 상세히 설명될 것이다. Exemplary embodiments of the invention will be described in detail below on the basis of reference drawings.

(실시예)(Example)

도 3은 본 발명에 따라 입/출력 핀들을 2면에 배치한 시스템 온 칩을 나타낸다. 도 3을 참조하면, 시스템 온 칩은 커맨드 핀(IO_CMD), 리셋 핀(IO_RESET), 클럭 입력 핀(IO_CLK), 그리고 다수의 입/출력 핀들(Input/Output pins IO_1~IO_7)을 포함한다. 3 illustrates a system on chip with input / output pins disposed on two sides in accordance with the present invention. Referring to FIG. 3, the system on chip includes a command pin IO_CMD, a reset pin IO_RESET, a clock input pin IO_CLK, and a plurality of input / output pins IO_1 to IO_7.

칩의 성능을 테스트 하기 위한 테스트 모드를 설정할 시에 하나의 테스트 핀(IO_CMD)만을 사용하여 직렬 데이타들(SD)를 입력하고, 다른 다수의 입/출력 핀들은 사용하지 않는다.When setting the test mode to test the performance of the chip, only one test pin (IO_CMD) is used to input serial data (SD), and many other input / output pins are not used.

도 4는 본 발명의 일 실시예에 따라 도 3의 시스템 온 칩의 내부 구조를 개략적으로 보여주는 블럭도이다. 도 4를 참조하면, 시스템 온 칩은 동작 모드 제어부(110), 동작 모드 저장부(120), 동작 모드 디코더(130), 멀티 플렉서(160), 및 내장 테스트 모듈(140, 150)을 포함한다.4 is a block diagram schematically illustrating an internal structure of the system on chip of FIG. 3 in accordance with an embodiment of the present invention. Referring to FIG. 4, the system on chip includes an operation mode controller 110, an operation mode storage unit 120, an operation mode decoder 130, a multiplexer 160, and built-in test modules 140 and 150. do.

본 발명의 일 실시예에 따른 시스템 온 칩에서 동작 모드들을 설정하는데 필요한 신호들의 비트(bit)수가 log2N(=N1 + N2 + ... +Nk) 개라고 가정한다 (즉, 동작 모드 설정 개수가 N). 동작 모드 제어부(110)는 비트 카운터(111) 및 비교기(112)를 포함한다. 비트 카운터(111)는 도 3의 리셋 핀(IO_RESET)을 통하여 입력된 리셋 신호(RESET)의 로우-하이 천이에 동기되어 동작한다. 또한, 비트 카운터(111) 은 도 3의 리셋 핀(IO_RESET)을 통하여 입력된 클럭 신호(CLK)의 상승 에지(Rising Edge) 마다 카운트 동작을 수행하여 출력값(Y1)을 비교기(112)에 출력한다. 비트 카운터(111)의 비트 수(M)은 log2N 이상의 정수가 되도록 한다. Assume that the number of bits of signals required for setting the operation modes in the system on chip according to an embodiment of the present invention is log 2 N (= N1 + N2 + ... + Nk) (ie, operation mode setting). Count N). The operation mode control unit 110 includes a bit counter 111 and a comparator 112. The bit counter 111 operates in synchronization with the low-high transition of the reset signal RESET input through the reset pin IO_RESET of FIG. 3. In addition, the bit counter 111 performs a count operation for each rising edge of the clock signal CLK input through the reset pin IO_RESET of FIG. 3 to output the output value Y1 to the comparator 112. . The number of bits M of the bit counter 111 is set to an integer of log 2 N or more.

비교기(112)는 비트 카운터(111)의 출력값(Y1)과 동작 모드 설정 개수(N)를 비교하여 비트 카운터의 출력값(Y1)이 동작 모드 설정 개수(N) 보다 작으면 동작 모드를 활성화 시키는 인에이블 신호(Y2)를 발생한다. 이 경우에, 인에이블 신호(Y2)는 하이 레벨(즉, 로직 "1")의 값을 갖는다.The comparator 112 compares the output value Y1 of the bit counter 111 with the operation mode setting number N. When the output value Y1 of the bit counter is smaller than the operation mode setting number N, the comparator 112 activates the operation mode. Generates the enable signal Y2. In this case, enable signal Y2 has a high level (ie, logic "1").

동작 모드 저장부(120)는 동작 모드 저장부(110) 인에이블 신호(Y2)에 응답하여 동작하는 복수개(k)의 쉬프트 레지스터들(121,122, ...)를 포함한다. 복수개(k)의 쉬프트 레지스터들(121,122, ...)은 리셋 신호(RESET)가 디스에이블되면(즉, 로우-하이 천이를 하면), 클럭 신호(CLK)에 동기되어 외부로부터 입력된 직렬 데이타들(SD)의 값을 순차적으로 쉬프트(Shift) 시킨다. 복수개(k)의 쉬프트 레지스터들(121,122, ...)은 동작 모드 저장부(120)내의 비트 카운터(111)의 출력값(Y1)이 동작 모드 설정 개수(N)에 도달하면 동작을 멈춘다. 즉, 복수개(k)의 쉬프트 레지스터들(121,122, ...)은 인에이블 신호(Y2)가 하이 레벨(로직 "1")인 구간에서만 동작한다. 복수개(k)의 쉬프트 레지스터들(121,122, ...) 중 적어도 하나는 동작 모드들을 지정하도록 설정된다. 도 4에서는 쉬프트 레지스터(121)가 동작 모드들을 지정하도록 설정된 것으로 예시되어 있다. The operation mode storage unit 120 includes a plurality of k shift registers 121, 122,... That operate in response to the operation mode storage unit 110 enable signal Y2. The plurality of k shift registers 121, 122, ... are serial data input from the outside in synchronization with the clock signal CLK when the reset signal RESET is disabled (i.e., low-high transition). Shift the values of SD sequentially. The plurality of k shift registers 121, 122,... Stop when the output value Y1 of the bit counter 111 in the operation mode storage 120 reaches the operation mode setting number N. That is, the plurality of k shift registers 121, 122,... Operate only in a section in which the enable signal Y2 is at a high level (logic “1”). At least one of the plurality of k shift registers 121, 122,... Is set to specify operating modes. In FIG. 4, the shift register 121 is illustrated as being set to specify operating modes.

다시 설명하면, 인에이블 신호(Y2)가 하이 레벨인 구간동안, 쉬프트 레지스 터(121)는 클럭 신호(CLK)에 동기 되어 직렬 데이타들(SD)의 값을 순차적으로 쉬프트 시키고, N1 개의 직렬 데이타들(SD)을 동작 모드 디코더(130)에 출력한다. 쉬프트 레지스터(122)는 클럭 신호(CLK)에 동기 되어 직렬 데이타들(SD)의 값을 순차적으로 쉬프트 시키고, N2 개의 직렬 데이타들(SD)을 내장 테스트 모듈(140)에 출력한다. 이와 마찬가지로, 쉬프트 레지스터(123)은 Nk 개의 직렬 데이타들(SD)의 값을 내장 테스트 모듈(150)에 출력한다.In other words, during the period where the enable signal Y2 is at the high level, the shift register 121 sequentially shifts the values of the serial data SD in synchronization with the clock signal CLK, and N1 serial data. SDs are output to the operation mode decoder 130. The shift register 122 sequentially shifts the values of the serial data SD in synchronization with the clock signal CLK, and outputs N2 serial data SD to the built-in test module 140. Similarly, the shift register 123 outputs values of Nk serial data SDs to the built-in test module 150.

동작 모드 디코더(130)는 쉬프트 레지스터(121)로부터의 N1 개의 직렬 데이타들(SD)을 입력받아 2N1 개의 동작 모드 선택 신호들을 멀티 플렉서(160)에 출력한다.The operation mode decoder 130 receives N1 serial data SDs from the shift register 121 and outputs 2 N1 operation mode selection signals to the multiplexer 160.

내장 테스트 모듈(140)은 쉬프트 레지스터(122)로부터 N2 개의 직렬 데이타들(SD)을 입력받아 2N2 개의 테스트 신호들을 발생한다. 이와 마찬가지로, 내장 테스트 모듈(141)은 2Nk 개의 테스트 신호들을 발생한다. 내장 테스트 모듈(140, 141)은 각각 특정 동작 모드에서 선택된 시스템 온 칩 내의 테스트 대상을 테스트 하기 위한 장치이다. The embedded test module 140 receives N 2 serial data SDs from the shift register 122 and generates 2 N 2 test signals. Similarly, the embedded test module 141 generates 2 Nk test signals. The built-in test modules 140 and 141 are devices for testing a test target in a system on chip selected in a specific operation mode, respectively.

멀티플렉서(160)는 동작 모드 제어부(110)의 인에이블 신호( Y2)에 의해 활성화되며, 동작 모드 저장부(120)의 쉬프트 동작이 완료될 때까지 출력(OP_MODE)을 일정한 값(예를 들면, "0000...0000")이 되도록 한다. 동작 모드 저장부동작 모드 저장부동작 모드 저장부동작 모드 디코더(130)의 출력이 계속 변화되어 테스트 시 문제가 발생할 수 있다. 따라서, 출력(OP_MODE)을 일정한 값으로 고정시켜 테스트 시 발생할 수 있는 문제를 미리 방지하기 위함이다.The multiplexer 160 is activated by the enable signal Y2 of the operation mode controller 110, and outputs a constant value (for example, the output OP_MODE) until the shift operation of the operation mode storage unit 120 is completed. "0000 ... 0000"). The operation mode storage unit operation mode storage unit operation mode storage unit operation mode output of the decoder 130 is continuously changed may cause problems during the test. Therefore, the output OP_MODE is fixed to a constant value to prevent a problem that may occur during the test.

도 5는 도 4에 도시된 시스템 온 칩의 동작 타이밍도를 나타낸다. 설명의 편의를 위해 도 4에 도시된 쉬프트 레지스터의 개수(k)가 3, 동작 모드 설정 개수 (N)가 9라고 가정한다. 도 5를 참조하면, 동작 모드 제어부(110, 도 4 참조) 내의 비트 카운터(111, CNT)는 클럭 신호의 상승 에지(Rising Edge) 마다 카운트 동작을 수행한다. 리셋 신호(RESET)는 클럭 신호(CLK)의 하강 에지(Falling Edge)에서 디스에이블, 즉 로우-하이 천이를 하도록 하여 제거/회복(Removal/Recovery) 마진이 충분히 확보 되도록 한다. 비트 카운터(111)은 클럭 신호(CLK)의 상승 에지(Rising Edge)에서 동작하도록 하며, 테스트 핀(IO_TEST)을 통해 입력되는 직렬 데이타들(SD)은 클럭 신호(CLK)의 하강 에지에서 인가 되도록 한다. 따라서, 직렬 데이타들(SD)에 대한 설정/대기(Setup/Hold) 마진이 충분히 확보 되도록 할 수 있다. FIG. 5 illustrates an operation timing diagram of the system on chip illustrated in FIG. 4. For convenience of explanation, it is assumed that the number k of shift registers shown in FIG. 4 is 3 and the number of operation mode settings N is 9. Referring to FIG. 5, the bit counters 111 and CNT in the operation mode control unit 110 (see FIG. 4) perform a count operation for each rising edge of the clock signal. The reset signal RESET disables, that is, low-high transitions on the falling edge of the clock signal CLK to ensure sufficient removal / recovery margin. The bit counter 111 operates on the rising edge of the clock signal CLK, and the serial data SD input through the test pin IO_TEST is applied on the falling edge of the clock signal CLK. do. Therefore, it is possible to ensure a sufficient setup / hold margin for the serial data SD.

직렬 데이타들(SD)은 클럭 신호(CLK)에 동기되어 차례로 쉬프트 되어, 일부(C0, C1, C2)는 쉬프트 레지스터(123)에 설정되고, 일부(B0, B1)는 쉬프트 레지스터(122)에 설정되며, 그리고 나머지(A0, A1, A2, A3)는 쉬프트 레지스터(121)에 설정된다. 쉬프트 레지스터(121)에 설정된 직렬 데이타(SD)들의 값(A0, A1, A2, A3)에 따라 테스트시 특정 모드가 지정된다. 쉬프트 레지스터(122, 122)의 출력 값(SEL2, SEL3)은 특정 동작 모드에서 하위 동작 모드를 지정하거나, 하위 테스트 대상을 선택하도록 한다.The serial data SD are shifted in sequence in synchronization with the clock signal CLK, so that a portion C0, C1, C2 is set in the shift register 123, and a portion B0, B1 is stored in the shift register 122. And the rest A0, A1, A2, A3 are set in the shift register 121. According to the values A0, A1, A2, and A3 of the serial data SDs set in the shift register 121, a specific mode is specified in the test. The output values SEL2 and SEL3 of the shift registers 122 and 122 designate a lower operation mode or select a lower test target in a specific operation mode.

멀티플렉서(160, 도 4)의 출력 신호(OP_MODE)는 직렬 데이타들(SD)에 따라쉬프트 레지스터(121, 122, 123)의 설정이 완료될 때까지 일정한 값으로 고정된다. 쉬프트 레스터(121)가 동작하는 동안 동작 모드 디코더(130)의 값이 변화되어 테스트시 문제가 발생하는 것을 방지 하기 위함이다.The output signal OP_MODE of the multiplexer 160 (FIG. 4) is fixed to a constant value until the setting of the shift registers 121, 122, 123 is completed according to the serial data SD. This is to prevent a problem from occurring due to a change in the value of the operation mode decoder 130 during the operation of the shift raster 121.

상세히 설명한 바와 같이, 테스트 벡터에 따라 테스트 핀(IO_TEST)을 통하여 직렬 데이타(SD)를 입력하는 경우에는 리셋 신호(RESET), 클럭 신호(CLK), 및 직렬 데이타(SD)간의 타이밍을 비교적 용이하게 조절할 수 있다. 그러나, 칩이 일반적인 동작을 하는 정상 동작 모드에서는 클럭신호(CLK)에 따라 값을 변화 시키는 것이 어려우므로, 직렬 데이타(SD)를 로직 "0" 또는 로직 "1"의 특정한 값으로 고정시킨다. 따라서, 정상 동장 모드에서, 특정 동작 모드를 지정하도록 설정 되는 레지스터(121)의 값인 A0, A1, A2, A3 는 모두 로직 "0" 또는 로직 "1"로 정의한다.As described in detail, when the serial data SD is input through the test pin IO_TEST according to the test vector, the timing between the reset signal RESET, the clock signal CLK, and the serial data SD is relatively easy. I can regulate it. However, in the normal operation mode in which the chip operates normally, it is difficult to change the value according to the clock signal CLK, so that the serial data SD is fixed to a specific value of logic "0" or logic "1". Therefore, in the normal dynamic mode, the values A0, A1, A2, and A3 of the register 121 set to designate a specific operation mode are all defined as logic "0" or logic "1".

도 6는 도 4에 도시된 쉬프트 레지스터의 개수(k)가 1, 동작 모드 설정 개수 (N)가 4인 경우에 도 4에 도시된 시스템 온 칩의 동작 타이밍도를 나타낸다. 도 6을 참조하면, 동작 모드 제어부(110, 도 4 참조) 내의 비트 카운터(111, CNT)는 클럭 신호의 상승 에지(Rising Edge) 마다 카운트 동작을 수행한다. 리셋 신호(RESET)는 클럭 신호(CLK)의 하강 에지(Falling Edge)에서 디스에이블, 즉 로우-하이 천이를 한다. 비트 카운터(111)은 클럭 신호(CLK)의 상승 에지(Rising Edge)에서 동작하도록 하며, 테스트 핀(IO_TEST)을 통해 입력되는 직렬 데이타들(SD)은 클럭 신호(CLK)의 하강 에지에서 인가된다. 따라서, 직렬 데이타들(SD)에 대한 설정/대기(Setup/Hold) 마진이 충분히 확보 된다. FIG. 6 illustrates an operation timing diagram of the system on chip illustrated in FIG. 4 when the number k of shift registers shown in FIG. 4 is 1 and the number N of operation mode settings is 4. FIG. Referring to FIG. 6, the bit counters 111 and CNT in the operation mode controller 110 (refer to FIG. 4) perform a count operation for each rising edge of the clock signal. The reset signal RESET disables, that is, low-high transitions on the falling edge of the clock signal CLK. The bit counter 111 operates at the rising edge of the clock signal CLK, and the serial data SD input through the test pin IO_TEST is applied at the falling edge of the clock signal CLK. . Accordingly, a setup / hold margin for the serial data SD is sufficiently secured.

직렬 데이타들(SD)은 클럭 신호(CLK)에 동기되어 차례로 쉬프트 되어, A0, A1, A2, 및 A3 값들은 쉬프트 레지스터(121)에 설정된다. A0, A1, A2, 및 A3 값들 은 각각 입/출력 인터페이스, 메모리, 및 내부 로직이 동작하는 모드들 및 정상 동작 모드를 포함하는 특정한 동작 모드를 나타낸다.The serial data SD are shifted in sequence in synchronization with the clock signal CLK, and the values A0, A1, A2, and A3 are set in the shift register 121. The A0, A1, A2, and A3 values represent a particular mode of operation, including the modes in which the input / output interface, memory, and internal logic operate, and the normal mode of operation, respectively.

멀티플렉서(160, 도 4)의 출력 신호(OP_MODE)는 직렬 데이타들(SD)에 따라 쉬프트 레지스터(121)의 설정이 완료될 때까지 일정한 값으로 고정된다. 쉬프트 레스터(121)가 동작하는 동안 동작 모드 디코더(130)의 값이 변화되어 테스트시 문제가 발생하는 것을 방지 하기 위함이다.The output signal OP_MODE of the multiplexer 160 (FIG. 4) is fixed to a constant value until the setting of the shift register 121 is completed according to the serial data SD. This is to prevent a problem from occurring due to a change in the value of the operation mode decoder 130 during the operation of the shift raster 121.

본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설는한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.Although the configuration and operation of the circuit according to the present invention are illustrated in accordance with the above description and drawings, this is merely an example, and various changes and modifications are possible without departing from the spirit and scope of the present invention. to be.

상술한 바와 같이 본 발명에 따르면, 한 개의 특정한 테스트 핀만을 사용하여 다수개의 동작 모드를 갖는 테스트 모드를 설정할 수 있어, 다른 노말 입/출력 핀을 사용할 필요가 없다.As described above, according to the present invention, a test mode having a plurality of operation modes can be set using only one specific test pin, so that there is no need to use another normal input / output pin.

또한, 클럭 신호 및 리셋 신호와 직렬 데이타들(SD)을 이용하여 테스트 벡터에 따른 신호 입력시 타이밍 문제를 해결할 수 있다.In addition, the timing problem when inputting a signal according to a test vector may be solved by using a clock signal, a reset signal, and serial data SD.

정상 동작 모드 설정 값을 로직 "0" 또는 로직 "1"의 특정한 값으로 하여 한 개의 테스트 핀만을 이용해 동작 모드를 설정시 발생할 수 있는 문제를 방지할 수 있다. By setting the normal operation mode setting value to a specific value of logic "0" or logic "1", only one test pin can be used to prevent problems that may occur when setting the operation mode.

마지막으로, 복수개의 쉬프트 레지스터를 이용해 특정 동작 모드에서 하위 동작 모드와 하위 테스트 대상을 지정하는 것이 가능하다.Finally, it is possible to specify a lower operation mode and a lower test target in a specific operation mode using a plurality of shift registers.

Claims (17)

하나의 테스트 핀을 포함하는 반도체 장치에서,In a semiconductor device including one test pin, 외부로부터의 리셋 신호 및 클럭 신호에 응답하여 소정 시간 동안 인에이블 신호를 활성화하는 동작 모드 제어부;An operation mode control unit activating an enable signal for a predetermined time in response to a reset signal and a clock signal from an external device; 상기 인에이블 신호에 응답하여 동작하며, 상기 테스트 핀을 통해 상기 클럭신호에 동기된 직렬 데이타들을 입력받는 동작 모드 저장부; 그리고An operation mode storage unit operating in response to the enable signal and receiving serial data synchronized with the clock signal through the test pin; And 상기 동작 모드 저장부에 저장된 상기 직렬 데이타들에 응답하여 동작 모드 선택 신호들을 발생하는 동작 모드 디코더를 포함하는 반도체 장치.And an operation mode decoder configured to generate operation mode selection signals in response to the serial data stored in the operation mode storage unit. 제 1항에 있어서,The method of claim 1, 상기 동작 모드 제어부는The operation mode control unit 상기 리셋 신호의 로우-하이 천이에 응답하여 동작하며 상기 클럭 신호의 상승 에지 마다 카운트 동작을 수행하는 비트 카운터; 그리고A bit counter that operates in response to a low-high transition of the reset signal and performs a count operation on each rising edge of the clock signal; And 상기 비트 카운터의 출력값과 동작 모드 설정 개수를 비교하여 상기 비트 카운터의 출력값이 상기 동작 모드 설정 개수 보다 작으면 상기 인에이블 신호를 활성화 시키는 비교기를 포함하며,And a comparator configured to compare the output value of the bit counter with the operation mode setting number and to activate the enable signal when the output value of the bit counter is smaller than the operation mode setting number. 상기 동작 모드 설정 개수는 상기 직렬 데이타들의 총 비트수에 따라 결정되는 반도체 장치.The number of operating mode settings is determined according to the total number of bits of the serial data. 제 2항에 있어서,The method of claim 2, 상기 인에이블 신호는 상기 리셋 신호의 로우-하이 천이 시점부터 상기 카운트 값이 상기 동작 모드 설정 개수에 도달하는 시점까지 하이 레벨을 유지하는 반도체 장치.The enable signal maintains a high level from a low-high transition point of the reset signal to a point of time when the count value reaches the number of operation mode settings. 제 1항에 있어서,The method of claim 1, 상기 동작 모드 저장부는 상기 동작 모드 제어부로부터의 상기 인에이블 신호에 응답하여 동작하며, 상기 클럭 신호에 동기되어 상기 외부로부터의 직렬 데이타들을 쉬프트 시키는 쉬프트 레지스터들을 포함하는 반도체 장치.The operation mode storage unit may include a shift register configured to operate in response to the enable signal from the operation mode controller and to shift serial data from the outside in synchronization with the clock signal. 제 4항에 있어서,The method of claim 4, wherein 상기 쉬프트 레지스터들 중 적어도 하나의 쉬프트 레지스터는 상기 동작 모드들을 지정하도록 설정되는 반도체 장치.And at least one of the shift registers is configured to specify the operating modes. 제 4항에 있어서,The method of claim 4, wherein 상기 동작 모드들을 지정하도록 설정되는 쉬프트 레지스터를 제외한 나머지 쉬프트 레지스터들은 각각 상기 동작 모드들에서의 하위 동작 모드를 지정하거나, 하위 테스트 대상을 지정하도록 설정되는 반도체 장치.The shift registers except for the shift register set to designate the operation modes are respectively set to specify a lower operation mode in the operation modes or to designate a lower test target. 제 6항에 있어서,The method of claim 6, 상기 동작 모드들은 입/출력 인터페이스, 메모리, 및 내부 로직이 동작하는 모드들을 포함하는 반도체 장치.The operating modes include modes in which an input / output interface, a memory, and internal logic operate. 제 1항에 있어서,The method of claim 1, 상기 리셋신호는 상기 클럭 신호(CLK)의 하강 에지에 동기되어 로우-하이 천이를 하는 반도체 장치.And the reset signal transitions low-high in synchronization with a falling edge of the clock signal CLK. 제 2항에 있어서,The method of claim 2, 상기 멀티플렉서는 상기 동작 모드 저장부의 동작이 완료될 때까지 소정의 값으로 고정되는 반도체 장치.The multiplexer is fixed to a predetermined value until the operation of the operation mode storage unit is completed. 제 1항에 있어서,The method of claim 1, 상기 동작 모드들은 상기 칩이 일반적으로 동작하는 정상 동작 모드를 포함하는 반도체 장치.The operating modes include a normal operation mode in which the chip generally operates. 제 10항에 있어서,The method of claim 10, 상기 정상 동작 모드에서 상기 동작 모드들을 지정하기위한 쉬프트 레지스터는 로직 "1" 또는 로직 "0" 중 어느 하나의 값으로 설정되는 반도체 장치.And a shift register for designating the operation modes in the normal operation mode is set to a value of either logic "1" or logic "0". 제 3항에 있어서,The method of claim 3, wherein 상기 동작 모드 제어부로부터의 상기 인에이블 신호의 하이-로우 천이에 응답하여 상기 동작 모드 선택 신호들을 출력하는 멀티플렉서를 더 포함하는 반도체 장치.And a multiplexer configured to output the operation mode selection signals in response to a high-low transition of the enable signal from the operation mode controller. 리셋 신호에 응답하여 인에이블 신호를 활성화하는 단계;Activating the enable signal in response to the reset signal; 상기 인에이블 신호에 응답하여 테스트 핀으로부터 클럭 신호에 동기된 시리얼 데이타를 입력받는 단계;Receiving serial data synchronized with a clock signal from a test pin in response to the enable signal; 상기 시리얼 데이타 입력이 완료되었는지 여부를 판단하여 상기 인에이블 신호를 비활성화 시키는 단계; 그리고Deactivating the enable signal by determining whether the serial data input is completed; And 상기 인에이블 신호의 비활성화에 따라, 상기 시리얼 데이타에 상응하는 동작 모드 선택 신호들을 발생하는 단계를 포함하는 반도체 장치의 테스트 방법.And generating operation mode selection signals corresponding to the serial data according to deactivation of the enable signal. 제 13항에 있어서,The method of claim 13, 상기 인에이블 신호는 하이 레벨로 천이함으로써 활성화되는 반도체 장치의 테스트 방법.And the enable signal is activated by transitioning to a high level. 제 14항에 있어서,The method of claim 14, 상기 인에이블 신호는 로우 레벨로 천이함으로써 비활성화되는 반도체 장치의 테스트 방법.And the enable signal is inactivated by transitioning to a low level. 제 13항에 있어서,The method of claim 13, 상기 동작 모드 선택 신호들을 발생하는 단계는 Generating the operation mode selection signals 테스트 신호들을 발생하는 단계를 더 포함하는 반도체 장치의 테스트 방법.And generating test signals. 제 16항에 있어서,The method of claim 16, 상기 테스트 신호들은 상기 동작 모드 선택 신호들이 나타내는 각각의 동작 모드들에서 하위 동작 모드를 지정하거나, 하위 테스트 대상을 지정하는 반도체 장치의 테스트 방법.And the test signals designate a lower operation mode or a lower test target in respective operation modes indicated by the operation mode selection signals.
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