KR100612128B1 - Method of selecting clock frequency in semiconductor memory device and clock frequency selector using the same - Google Patents

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KR100612128B1 KR1020040106811A KR20040106811A KR100612128B1 KR 100612128 B1 KR100612128 B1 KR 100612128B1 KR 1020040106811 A KR1020040106811 A KR 1020040106811A KR 20040106811 A KR20040106811 A KR 20040106811A KR 100612128 B1 KR100612128 B1 KR 100612128B1
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Abstract

반도체 메모리 장치내의 클럭 주파수 선택방법 및 클럭 주파수 선택기는 테스트모드시에 외부에서 인가되는 클럭 및 외부 클럭을 지연시킨 지연된 클럭을 배타 논리연산하여 더블링 클럭을 생성한다. 특히, 더블링 클럭의 듀티비를 측정하여 듀티비에 따라 외부 클럭의 딜레이를 가변할 수 있도록 네거티브 피드백을 구성하여 더블링 클럭의 듀티비를 일정하게 유지할 수 있다. 따라서, 저속 테스터를 이용한 고속 반도체 메모리 장치의 테스트를 효과적으로 수행할 수 있다.The clock frequency selection method and the clock frequency selector in the semiconductor memory device generate a doubling clock by performing an exclusive logic operation on a clock applied externally and a delayed clock that delays the external clock in the test mode. In particular, the duty ratio of the doubling clock may be maintained by measuring the duty ratio of the doubling clock and configuring negative feedback to vary the delay of the external clock according to the duty ratio. Therefore, it is possible to effectively test the high speed semiconductor memory device using the low speed tester.

Description

반도체 메모리 장치내의 클럭 주파수 선택방법 및 이를 이용한 클럭 주파수 선택기{METHOD OF SELECTING CLOCK FREQUENCY IN SEMICONDUCTOR MEMORY DEVICE AND CLOCK FREQUENCY SELECTOR USING THE SAME} Method of selecting a clock frequency in a semiconductor memory device and a clock frequency selector using the same {METHOD OF SELECTING CLOCK FREQUENCY IN SEMICONDUCTOR MEMORY DEVICE AND CLOCK FREQUENCY SELECTOR USING THE SAME}             

도 1a 및 도 1b는 종래 기술에 따른 주파수 더블링 방법을 설명하기 위한 타이밍도이다. 1A and 1B are timing diagrams for describing a frequency doubling method according to the related art.

도 2a 및 도 2b는 외부 클럭의 두 배 주파수를 가지는 클럭의 듀티비가 틀어지는 경우를 설명하기 위한 타이밍도이다.2A and 2B are timing diagrams for explaining a case where a duty ratio of a clock having twice the frequency of an external clock is changed.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치내의 클럭 주파수 선택방법을 나타낸 동작 흐름도이다.3 is a flowchart illustrating a method of selecting a clock frequency in a semiconductor memory device according to an exemplary embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치내의 클럭 주파수 선택기의 블록도이다.4 is a block diagram of a clock frequency selector in a semiconductor memory device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

410 : 딜레이부410: delay unit

420 : 배타 논리연산부420: exclusive logic operation unit

430 : 듀티비 검출부430: duty ratio detection unit

440 : 먹스부440: musbu

본 발명은 반도체 메모리 장치에 대한 것으로, 특히 반도체 메모리 장치의 테스트시에 외부에서 인가되는 클럭과 다른 클럭을 선택하도록 하는 반도체 메모리 장치내의 클럭 주파수 선택방법 및 클럭 주파수 선택기에 관한 것이다.      BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a clock frequency selection method and a clock frequency selector in a semiconductor memory device for selecting a clock different from an externally applied clock during a test of the semiconductor memory device.

반도체 메모리 장치의 동작 속도가 점점 더 높아져 감에 따라 반도체 메모리 장치의 테스트에 사용되는 테스터의 동작 속도가 반도체 메모리 장치의 동작 속도를 따라가지 못하는 경우가 발생하게 되었다. 예를 들어, 반도체 메모리 장치는 최대 400MHz에서 동작하는데 반하여 테스터가 200MHz 주파수를 초과하는 신호를 생성하지 못하는 경우가 있다. 이러한 경우에, 테스터가 200MHz주파수로 반도체 메모리 장치를 테스트하게 되면 테스트 수행시간이 오래 걸릴 뿐 아니라, 반도체 메모리 장치가 고속으로 동작하는 경우에 대한 적절한 테스트를 수행할 수가 없다.As the operation speed of the semiconductor memory device is getting higher and higher, the operation speed of the tester used to test the semiconductor memory device may not be able to keep up with the operation speed of the semiconductor memory device. For example, a semiconductor memory device may operate at a maximum of 400 MHz while the tester may not generate a signal exceeding a 200 MHz frequency. In this case, when the tester tests the semiconductor memory device at the 200 MHz frequency, the test execution time is not only long, but also a proper test for the case where the semiconductor memory device operates at a high speed cannot be performed.

반도체 메모리 장치를 테스트함에 있어, 하나의 테스터에 여러 개의 반도체 메모리 장치를 연결하여 동시에 여러 개의 반도체 메모리 장치를 테스트하기 때문에 테스터와 반도체 메모리 장치 사이의 연결에 사용되는 핀의 수는 제한적이다. 테스터와 반도체 메모리 장치 사이의 연결에 사용되는 핀의 수를 줄이면 줄일수록 동시에 많은 수의 반도체 메모리 장치를 테스트할 수 있다.In testing a semiconductor memory device, the number of pins used for the connection between the tester and the semiconductor memory device is limited because a plurality of semiconductor memory devices are connected to one tester to test several semiconductor memory devices at the same time. As the number of pins used for the connection between the tester and the semiconductor memory device is reduced, the number of semiconductor memory devices can be tested simultaneously.

기존의 낮은 동작 속도의 테스터를 이용하여 디램(DRAM)등의 고속 반도체 메모리 장치를 테스트하는 경우에 반도체 메모리 장치 내부에서 테스터로부터 인가되는 외부 클럭을 2배로 더블링하는 주파수 더블러(doubler)가 사용되었다. 기존의 주파수 더블러는 많은 면적을 차지하거나, 입력 신호가 두 개 이상 필요하거나, 듀티비가 틀어지는 현상이 발생하였다.In the case of testing a high speed semiconductor memory device such as DRAM using the existing low operating speed tester, a frequency doubler is used to double the external clock applied from the tester inside the semiconductor memory device. . Conventional frequency doublers occupy a large area, require two or more input signals, or have a different duty ratio.

도 1a 및 도 1b는 종래 기술에 따른 주파수 더블링 방법을 설명하기 위한 타이밍도이다. 1A and 1B are timing diagrams for describing a frequency doubling method according to the related art.

도 1a는 위상 고정 루프(Phase Locked Loopl; PLL)등을 이용하여 외부 클럭의 두 배 주파수를 가지는 클럭을 발생시키는 경우의 타이밍도이다.FIG. 1A is a timing diagram when a clock having twice the frequency of an external clock is generated by using a phase locked loop (PLL) or the like.

도 1a에 도시된 바와 같이, 이 경우에는 출력의 듀티비가 일정하게 유지되는 장점이 있지만, 위상 고정 루프 등을 포함하게 되어 구현시 회로가 많은 면적을 차지하고, 설계시에 안정도를 고려하여야 하는 등 설계에 어려움이 있다.As shown in FIG. 1A, in this case, there is an advantage that the duty ratio of the output is kept constant, but it includes a phase locked loop and the like, so that the circuit occupies a large area in implementation, and stability must be considered in the design. There is a difficulty.

도 1b는 외부에서 인가되는 외부 클럭 및 딜레이된 외부 클럭 배타 논리연산하여 외부 클럭의 두 배 주파수를 가지는 클럭을 발생시키는 경우의 타이밍도이다.FIG. 1B is a timing diagram when an external clock applied from an external source and a delayed external clock exclusive logic operation are used to generate a clock having twice the frequency of the external clock.

도 1b를 참조하면, 외부에서 인가되는 외부 클럭(CLK)을 90도만큼 딜레이시킨 딜레이된 외부 클럭(CLKB)을 배타적 논리합 게이트 또는 배타적 노어 게이트를 통과시키는 등의 배타 논리연산하여 외부 클럭의 두 배 주파수를 가지는 클럭(2XCLK)을 생성하는 것을 알 수 있다.Referring to FIG. 1B, the external clock CLKB, which has been delayed by 90 degrees from the external clock CLK, is doubled by an exclusive logic operation such as passing an exclusive OR gate or an exclusive NOR gate. It can be seen that a clock 2XCLK having a frequency is generated.

도 1b에 도시된 방식은 구현하는 회로가 간단하다는 장점이 있으나, 출력 신호의 듀티가 보장되지 않는 단점이 있다. 즉, 외부 클럭(CLK)을 딜레이시키는 정도 가 달라짐에 따라 듀티가 달라지게 되어 문제가 된다.The method shown in FIG. 1B has the advantage that the circuit to be implemented is simple, but there is a disadvantage that the duty of the output signal is not guaranteed. That is, as the degree of delay of the external clock CLK is changed, the duty is changed, which is a problem.

도 2a 및 도 2b는 외부 클럭의 두 배 주파수를 가지는 클럭의 듀티비가 틀어지는 경우를 설명하기 위한 타이밍도이다. 도 2a 및 도 2b에서 배타 논리 연산은 배타적 논리합의 경우를 예로 든 것임을 밝혀둔다.2A and 2B are timing diagrams for explaining a case where a duty ratio of a clock having twice the frequency of an external clock is changed. Note that the exclusive logic operation in FIGS. 2A and 2B is an example of an exclusive OR.

도 2a는 외부 클럭의 두 배 주파수를 가지는 클럭의 듀티비가 너무 커지는 경우의 타이밍도이다.2A is a timing diagram when the duty ratio of a clock having twice the frequency of an external clock becomes too large.

도 2a를 참조하면, 외부 클럭에 대한 딜레이가 너무 커서 결과적으로 외부 클럭의 두 배 주파수를 가지는 클럭의 듀티비가 커지는 것을 알 수 있다.Referring to FIG. 2A, it can be seen that the delay with respect to the external clock is so large that the duty ratio of the clock having twice the frequency of the external clock increases.

도 2b는 외부 클럭의 두 배 주파수를 가지는 클럭의 듀티비가 너무 작아지는 경우의 타이밍도이다.2B is a timing diagram when the duty ratio of a clock having twice the frequency of the external clock becomes too small.

도 2b를 참조하면, 외부 클럭에 대한 딜레이가 너무 작아서 결과적으로 외부 클럭의 두 배 주파수를 가지는 클럭의 듀티비가 작아지는 것을 알 수 있다.Referring to FIG. 2B, it can be seen that the delay with respect to the external clock is so small that the duty ratio of the clock having twice the frequency of the external clock is reduced.

도 2a 및 도 2b를 통하여 알 수 있듯이, 외부에서 인가되는 클럭을 지연하여 외부 클럭의 두 배 주파수를 가지는 클럭을 생성하는 경우에 외부 클럭을 적절한 시간동안 딜레이시키는 것은 출력 신호의 듀티비에 직접적으로 영향을 끼치게 된다. 따라서, 반도체 메모리 장치의 노멀모드시에는 외부 클럭을 그대로 선택하고, 테스트시모드시에는 외부에서 인가되는 클럭을 적절한 듀티비를 가지는 두 배 주파수의 신호로 만들어줄 수 있는 클럭 주파수 선택방법 및 주파수 선택기의 필요성이 절실히 대두된다.As can be seen from Figures 2a and 2b, in the case of generating a clock having a frequency twice that of the external clock by delaying the externally applied clock, delaying the external clock for an appropriate time is directly related to the duty ratio of the output signal. Will be affected. Therefore, in the normal mode of the semiconductor memory device, an external clock is selected as it is, and in a test mode, a clock frequency selection method and a frequency selector that can make an external clock a signal having a double frequency having an appropriate duty ratio. The need for this is urgent.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 외부 클럭 주파수의 두 배 주파수를 가지고, 듀티비의 틀어짐이 없는 신호를 생성할 수 있는 반도체 메모리 장치 내의 클럭 주파수 선택방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a clock frequency selection method in a semiconductor memory device having a frequency twice the external clock frequency, and capable of generating a signal having no duty ratio misalignment.

본 발명의 다른 목적은 외부 클럭 주파수의 두 배 주파수를 가지고, 듀티비의 틀어짐이 없는 신호를 생성할 수 있는 반도체 메모리 장치 내의 클럭 주파수 선택기를 제공하는 것이다.
Another object of the present invention is to provide a clock frequency selector in a semiconductor memory device having a frequency twice the external clock frequency and capable of generating a signal with no duty ratio distortion.

상기 목적을 달성하기 위한 반도체 메모리 장치내의 클럭 주파수 선택방법은 반도체 메모리 장치가 노멀모드인지 테스트모드인지 판단하는 단계, 반도체 메모리 장치가 노멀모드인 경우에 반도체 메모리 장치를 외부에서 인가되는 외부 클럭의 주파수에 따라 동작시키는 단계 및 반도체 메모리 장치가 테스트모드인 경우 외부 클럭을 소정시간 딜레이하여 딜레이된 클럭을 생성하고, 외부 클럭 및 딜레이된 클럭을 배타 논리연산하여 더블링 클럭을 생성하고, 더블링 클럭의 듀티비에 따라 소정시간을 가변하여 더블링 클럭의 듀티비를 조정하고, 반도체 메모리 장치를 더블링 클럭의 주파수에 따라 동작시키는 단계를 포함한다.In order to achieve the above object, a clock frequency selection method in a semiconductor memory device may include determining whether the semiconductor memory device is in a normal mode or a test mode, and a frequency of an external clock to which the semiconductor memory device is externally applied when the semiconductor memory device is in a normal mode. And delaying an external clock for a predetermined time to generate a delayed clock, exclusively logical operation of the external clock and the delayed clock to generate a doubling clock, and a duty ratio of the doubling clock. And adjusting the duty ratio of the doubling clock by varying a predetermined time according to the predetermined time, and operating the semiconductor memory device according to the frequency of the doubling clock.

본 발명의 다른 목적을 달성하기 위한 반도체 메모리 장치내의 클럭 주파수 선택기는 외부에서 인가되는 외부 클럭을 더블링 클럭의 듀티비에 따라 소정 시간 딜레이하여 딜레이된 클럭을 생성하는 딜레이부, 외부 클럭 및 딜레이된 클럭을 배 타 논리연산하여 더블링 클럭을 생성하는 배타 논리연산부, 더블링 클럭의 듀티비를 측정하여 딜레이부로 제공하는 듀티비 검출부 및 반도체 메모리 장치가 노멀모드에서 동작하는지 테스트모드에서 동작하는지에 따라 반도체 메모리 장치 내부로 외부 클럭 또는 더블링 클럭을 제공하는 먹스부를 포함한다.A clock frequency selector in a semiconductor memory device for achieving another object of the present invention includes a delay unit, an external clock, and a delayed clock for generating a delayed clock by delaying a predetermined time according to the duty ratio of a doubling clock. Exclusive logic operation unit for generating a doubling clock by performing a logical operation, and a duty ratio detector for measuring the duty ratio of the doubling clock and providing it to the delay unit and the semiconductor memory device depending on whether the semiconductor memory device operates in a normal mode or a test mode. It includes a mux portion that provides an external clock or a doubling clock internally.

이 때, 테스트 모드는 저속 테스트 장비를 이용한 테스트를 위한 모드이고, 상기 반도체 메모리 장치는 상기 테스트 장비보다 고주파에서 동작이 가능할 수 있다.At this time, the test mode is a mode for a test using a low speed test equipment, the semiconductor memory device may be capable of operating at a higher frequency than the test equipment.

이 때, 딜레이 시간은 외부 클럭 주기의 약 1/4일 수 있다.At this time, the delay time may be about one quarter of the external clock period.

이 때, 더블링 클럭의 듀티비는 약 50%일 수 있다.In this case, the duty ratio of the doubling clock may be about 50%.

또한, 반도체 메모리 장치의 노멀모드 및 테스트모드의 판단은 반도체 메모리 장치의 모드 레지스터 셋(Mode Register Set; MRS) 신호를 이용할 수 있다.In addition, the determination of the normal mode and the test mode of the semiconductor memory device may use a mode register set (MRS) signal of the semiconductor memory device.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.      Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치내의 클럭 주파수 선택방법을 나타낸 동작 흐름도이다.3 is a flowchart illustrating a method of selecting a clock frequency in a semiconductor memory device according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치내의 클럭 주파수 선택방법은 먼저 반도체 메모리 장치가 노멀모드인지 테스트모드인지 판단한다(S310).Referring to FIG. 3, in the method of selecting a clock frequency in a semiconductor memory device according to an embodiment of the present invention, first, it is determined whether the semiconductor memory device is in a normal mode or a test mode (S310).

이 때, 노멀모드는 반도체 메모리 장치가 정상적으로 읽기 또는 쓰기 등의 동작을 하는 경우를 말한다. 특히, 고속 반도체 메모리 장치의 경우 노멀모드는 고속 동작을 수행하는 경우가 될 수 있다.In this case, the normal mode refers to a case in which the semiconductor memory device normally performs an operation such as reading or writing. In particular, in the case of a high speed semiconductor memory device, the normal mode may be a case of performing a high speed operation.

테스트모드는 테스터를 통하여 반도체 메모리 장치를 테스트하는 경우를 말한다. 특히, 고속 반도체 메모리 장치를 저속 테스터를 이용하여 테스트하는 경우가 될 수 있다.The test mode refers to a case of testing a semiconductor memory device through a tester. In particular, it may be the case that a high speed semiconductor memory device is tested using a low speed tester.

노멀모드 및 테스트모드는 반도체 메모리 장치 내의 모드 레지스터 셋(Mode Register Set; MRS)신호에 의하여 구분될 수도 있다.The normal mode and the test mode may be distinguished by a mode register set (MRS) signal in the semiconductor memory device.

클럭 주파수 선택방법은 S310단계의 판단결과 반도체 메모리 장치가 노멀모드에서 동작하는 경우에는 반도체 메모리 장치를 외부에서 인가되는 외부 클럭의 주파수에 따라 동작시킨다(S320).In operation S310, when the semiconductor memory device operates in the normal mode, the clock frequency selection method operates the semiconductor memory device according to the frequency of an external clock applied from the outside (S320).

클럭 주파수 선택방법은 S310단계의 판단결과 반도체 메모리 장치가 테스트모드에서 동작하는 경우에는 외부에서 인가된 클럭을 소정시간 딜레이시켜 딜레이된 클럭을 생성한다(S330). 이 때, 테스트 모드는 저속 테스트 장비를 이용한 고속 반도체 메모리 장치의 테스트일 수 있다.In operation S310, when the semiconductor memory device operates in the test mode, the clock frequency selection method generates a delayed clock by delaying a clock applied externally for a predetermined time (S330). In this case, the test mode may be a test of the high speed semiconductor memory device using the low speed test equipment.

또한, 클럭 주파수 선택방법은 클럭 주파수 선택방법은 S310단계의 판단결과 반도체 메모리 장치가 테스트모드에서 동작하는 경우에 외부에서 인가된 클럭 및 딜레이된 클럭을 배타 논리연산하여 더블링 클럭을 생성한다(S340).In addition, in the clock frequency selection method, in the clock frequency selection method, when the semiconductor memory device operates in the test mode, the clock frequency selection method generates a doubling clock by exclusively performing an external logic operation on an externally applied clock and a delayed clock (S340). .

이 때, 더블링 클럭은 외부에서 인가되는 클럭의 주파수의 2배 주파수를 가진다.At this time, the doubling clock has a frequency twice the frequency of the clock applied from the outside.

이 때, 배타 논리연산은 배타적 논리합(exclusive OR) 연산 또는 배타적 노 어(exclusive NOR) 연산일 수 있다.In this case, the exclusive logical operation may be an exclusive OR operation or an exclusive NOR operation.

또한, 클럭 주파수 선택방법은 S310단계의 판단결과 반도체 메모리 장치가 테스트모드에서 동작하는 경우에 더블링 클럭의 듀티비에 따라 외부에서 인가된 클럭의 딜레이시간을 가변하여 더블링 클럭의 듀티비를 조정한다(S350).In addition, the clock frequency selection method adjusts the duty ratio of the doubling clock by varying the delay time of an externally applied clock according to the duty ratio of the doubling clock when the semiconductor memory device operates in the test mode as a result of the determination in step S310 ( S350).

예를 들어, 더블링 클럭의 듀티비가 너무 크면 듀티비를 줄이도록 딜레이시간을 변화시키고, 더블링 클럭의 듀티비가 너무 작으면 듀티비를 늘리도록 딜레이시간을 가변시킨다.For example, if the duty ratio of the doubling clock is too large, the delay time is changed to reduce the duty ratio. If the duty ratio of the doubling clock is too small, the delay time is changed to increase the duty ratio.

이와 같이 함으로써, 더블링 클럭의 듀티비에 대해 네거티브 피드백이 형성되게 된다.In this way, negative feedback is formed for the duty ratio of the doubling clock.

또한, 클럭 주파수 선택방법은 S310단계의 판단결과 반도체 메모리 장치가 테스트모드에서 동작하는 경우에 반도체 메모리 장치를 상기 더블링 클럭의 주파수에 따라 동작시킨다(S360).In operation S360, when the semiconductor memory device is operated in the test mode, the clock frequency selection method operates the semiconductor memory device according to the frequency of the doubling clock.

도 3에 도시된 각 단계는 도 3에 도시된 순서, 역순 또는 동시에 수행될 수도 있다.Each step shown in FIG. 3 may be performed in the order shown in FIG. 3, in the reverse order, or simultaneously.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치내의 클럭 주파수 선택기의 블록도이다.4 is a block diagram of a clock frequency selector in a semiconductor memory device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 클럭 주파수 선택기는 딜레이부(410), 배타 논리연산부(420), 듀티비 검출부(430) 및 먹스부(440)를 포함한다.4, a clock frequency selector of a semiconductor memory device according to an exemplary embodiment of the present invention includes a delay unit 410, an exclusive logic operation unit 420, a duty ratio detection unit 430, and a mux unit 440. .

딜레이부(410)는 외부에서 인가되는 외부 클럭(CLK)을 더블링 클럭(2XCLK)의 듀티비에 따라 소정 시간 딜레이하여 딜레이된 클럭(CLKB)을 생성한다.The delay unit 410 generates a delayed clock CLKB by delaying the external clock CLK applied from the outside according to the duty ratio of the doubling clock 2XCLK for a predetermined time.

이 때, 더블링 클럭(2XCLK)은 외부 클럭(CLK) 주파수의 2배 주파수를 가진다.At this time, the doubling clock 2XCLK has a frequency twice the frequency of the external clock CLK.

딜레이부(410)는 외부에서 인가되는 신호에 따라 딜레이를 가변할 수 있는 딜레이 유닛 등을 이용하여 구현될 수 있다.The delay unit 410 may be implemented using a delay unit that may vary the delay according to a signal applied from the outside.

딜레이부(410)는 외부 클럭(CLK) 주기의 1/4에 해당하는 만큼 딜레이하는 것이 바람직하다.The delay unit 410 preferably delays by one quarter of the external clock CLK period.

배타 논리연산부(420)는 외부 클럭(CLK) 및 딜레이된 클럭(CLKB)을 배타 논리연산하여 더블링 클럭(2XCLK)을 생성한다.The exclusive logic operation unit 420 generates an doubling clock 2XCLK by performing an exclusive logic operation on the external clock CLK and the delayed clock CLKB.

이 때, 배타 논리연산은 배타적 논리합(exclusive OR) 연산 또는 배타적 노어(exclusive NOR) 연산일 수 있으나 도 4의 예에서는 배타적 노어 연산을 예로 들어 도시하였다.In this case, the exclusive logical operation may be an exclusive OR operation or an exclusive NOR operation. However, in the example of FIG. 4, the exclusive logical operation is illustrated as an example.

듀티비 검출부(430)는 더블링 클럭(2XCLK)의 듀티비를 측정하여 딜레이부(410)로 제공하여 네거티브 피드백(negative feedback)을 구성한다.The duty ratio detector 430 measures the duty ratio of the doubling clock 2XCLK and provides it to the delay unit 410 to configure negative feedback.

더블링 클럭(2XCLK)의 듀티비는 약 50%인 것이 바람직하다.The duty ratio of the doubling clock 2XCLK is preferably about 50%.

듀티비 검출부(430)는 저역 통과 필터 등을 통과시킨 후 소정의 DC레벨과 비교하는 비교기를 통과시키는 방법 등에 의하여 구현될 수 있다.The duty ratio detector 430 may be implemented by passing a low pass filter or the like and then passing a comparator comparing the predetermined DC level.

먹스부(440)는 반도체 메모리 장치가 노멀모드에서 동작하는지 테스트모드에서 동작하는지에 따라 반도체 메모리 장치 내부로 외부 클럭(CLK) 또는 더블링 클럭(2XCLK)을 제공한다.The mux unit 440 provides an external clock CLK or a doubling clock 2XCLK in the semiconductor memory device depending on whether the semiconductor memory device operates in the normal mode or the test mode.

이 때, 노멀모드는 반도체 메모리 장치가 정상적으로 읽기 또는 쓰기 등의 동작을 하는 경우를 말한다. 특히, 고속 반도체 메모리 장치의 경우 노멀모드는 고속 동작을 수행하는 경우가 될 수 있다.In this case, the normal mode refers to a case in which the semiconductor memory device normally performs an operation such as reading or writing. In particular, in the case of a high speed semiconductor memory device, the normal mode may be a case of performing a high speed operation.

테스트모드는 테스터를 통하여 반도체 메모리 장치를 테스트하는 경우를 말한다. 특히, 고속 반도체 메모리 장치를 저속 테스터를 이용하여 테스트하는 경우가 될 수 있다.The test mode refers to a case of testing a semiconductor memory device through a tester. In particular, it may be the case that a high speed semiconductor memory device is tested using a low speed tester.

노멀모드 및 테스트모드는 반도체 메모리 장치 내의 모드 레지스터 셋(Mode Register Set; MRS)신호에 의하여 구분될 수도 있다.The normal mode and the test mode may be distinguished by a mode register set (MRS) signal in the semiconductor memory device.

도 4에 도시된 반도체 메모리 장치 내의 클럭 주파수 선택기는 노멀모드시에는 외부 클럭(CLK)을 선택하여 반도체 메모리 장치 내부로 제공함으로써 반도체 메모리 장치가 외부 클럭(CLK)에 의하여 동작하도록 한다.The clock frequency selector in the semiconductor memory device shown in FIG. 4 selects an external clock CLK and provides the internal clock CLK to the semiconductor memory device in the normal mode so that the semiconductor memory device operates by the external clock CLK.

도 4에 도시된 반도체 메모리 장치 내의 클럭 주파수 선택기는 테스트모드시에는 외부 클럭(CLK) 및 딜레이시킨 딜레이된 클럭(CLKB)을 배타 논리연산하여 더블링 클럭(2XCLK)을 생성하고, 이를 반도체 메모리 장치 내부로 제공함으로써 반도체 메모리 장치가 더블링된 클럭(2XCLK)에 의하여 동작하도록 한다.The clock frequency selector in the semiconductor memory device shown in FIG. 4 generates an doubling clock 2XCLK by exclusively performing an external logic operation on the external clock CLK and the delayed delayed clock CLKB in the test mode. The semiconductor memory device can be operated by the doubled clock 2XCLK.

이 때, 듀티비 검출부(430)가 더블링된 클럭(2XCLK)의 듀티비를 측정하여 딜레이부(410)로 제공하는 네거티브 피드백을 구성하여 딜레이부(410)가 더블링된 클럭(2XCLK)의 듀티비에 따라 딜레이를 가변할 수 있도록 한다.At this time, the duty ratio detector 430 measures the duty ratio of the doubled clock (2XCLK) to form a negative feedback provided to the delay unit 410, so that the duty ratio of the clock (2XCLK) in which the delay unit 410 is doubled. The delay can be changed accordingly.

따라서, 도 4에 도시된 반도체 메모리 장치 내의 클럭 주파수 선택기는 더블링된 클럭(2XCLK)의 듀티비를 50%정도로 일정하게 유지할 수 있다.Therefore, the clock frequency selector in the semiconductor memory device shown in FIG. 4 may maintain the duty ratio of the doubled clock 2XCLK at about 50%.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

상기와 같은 본 발명의 반도체 메모리 장치내의 클럭 주파수 선택방법 및 클럭 주파수 선택기는 반도체 메모리 장치의 노멀모드시에는 외부에서 인가되는 클럭의 주파수로 반도체 메모리 장치가 동작되도록 하고, 테스트모드시에는 내부적으로 외부에서 인가되는 클럭의 두 배 주파수를 가지는 더블링 클럭의 주파수로 반도체 메모리 장치가 동작되도록 한다. 특히, 본 발명의 클럭 주파수 선택방법 및 클럭 주파수 선택기는 더블링 클럭의 듀티비를 50%정도로 유지할 수 있어 저속 테스터를 이용한 고속 반도체 메모리 장치의 테스트를 효과적으로 수행할 수 있다.The clock frequency selection method and the clock frequency selector in the semiconductor memory device of the present invention as described above allow the semiconductor memory device to operate at the frequency of the clock applied from the outside in the normal mode of the semiconductor memory device, and internally in the test mode. The semiconductor memory device is operated at a frequency of a doubling clock having a frequency twice that of the clock applied by. In particular, the clock frequency selection method and the clock frequency selector of the present invention can maintain the duty ratio of the doubling clock at about 50%, thereby effectively testing the high speed semiconductor memory device using the low speed tester.

Claims (12)

반도체 메모리 장치가 노멀모드인지 테스트모드인지 판단하는 단계;Determining whether the semiconductor memory device is in a normal mode or a test mode; 상기 반도체 메모리 장치가 상기 노멀모드인 경우에는 상기 반도체 메모리 장치내의 클럭 주파수를 외부에서 인가되는 외부 클럭의 주파수로 선택하는 단계; 및When the semiconductor memory device is in the normal mode, selecting a clock frequency in the semiconductor memory device as a frequency of an external clock applied from the outside; And 상기 반도체 메모리 장치가 상기 테스트모드인 경우에는 상기 반도체 메모리 장치내의 클럭 주파수를 조정하는 단계를 포함하고,Adjusting a clock frequency in the semiconductor memory device when the semiconductor memory device is in the test mode; 상기 조정하는 단계는The adjusting step 상기 외부 클럭을 소정시간 딜레이하여 딜레이된 클럭을 생성하는 단계;Generating a delayed clock by delaying the external clock for a predetermined time; 상기 외부 클럭 및 상기 딜레이된 클럭을 배타 논리연산하여 더블링 클럭을 생성하는 단계;Generating a doubling clock by performing an exclusive logic operation on the external clock and the delayed clock; 상기 더블링 클럭의 듀티비에 따라 상기 소정시간을 가변하여 상기 더블링 클럭의 듀티비를 조정하는 단계; 및Adjusting the duty ratio of the doubling clock by varying the predetermined time according to the duty ratio of the doubling clock; And 상기 반도체 메모리 장치내의 클럭 주파수를 상기 듀티비가 조정된 더블링 클럭의 주파수로 선택하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택방법.Selecting a clock frequency in the semiconductor memory device as a frequency of a doubling clock whose duty ratio is adjusted. 제 1 항에 있어서,The method of claim 1, 상기 테스트 모드는 저속 테스트 장비를 이용한 테스트를 위한 모드이고, 상기 반도체 메모리 장치는 상기 테스트 장비보다 고주파에서 동작이 가능한 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택방법.The test mode is a mode for a test using a low speed test equipment, the semiconductor memory device is a clock frequency selection method in the semiconductor memory device, characterized in that the operation at a higher frequency than the test equipment. 제 2 항에 있어서,The method of claim 2, 상기 소정시간은 상기 외부 클럭 주기의 약 1/4인 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택방법.And said predetermined time is about one quarter of said external clock period. 제 3 항에 있어서,The method of claim 3, wherein 상기 듀티비는 약 50%인 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택방법.And said duty ratio is about 50%. 제 4 항에 있어서,The method of claim 4, wherein 상기 노멀모드인지 테스트 모드인지 판단하는 단계는 상기 반도체 메모리 장치의 모드 레지스터 셋 신호를 이용하는 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택방법.And determining the normal mode or the test mode by using a mode register set signal of the semiconductor memory device. 제 5 항에 있어서,The method of claim 5, 상기 배타 논리연산은 배타적 노어연산인 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택방법.And the exclusive logic operation is an exclusive NOR operation. 외부에서 인가되는 외부 클럭을 더블링 클럭의 듀티비에 따라 소정 시간 딜레이하여 딜레이된 클럭을 생성하는 딜레이부;A delay unit generating a delayed clock by delaying the external clock applied from the outside according to the duty ratio of the doubling clock for a predetermined time; 상기 외부 클럭 및 딜레이된 클럭을 배타 논리연산하여 상기 더블링 클럭을 생성하는 배타 논리연산부;An exclusive logic operation unit configured to generate the doubling clock by performing an exclusive logic operation on the external clock and the delayed clock; 상기 더블링 클럭의 듀티비를 측정하여 상기 딜레이부로 제공하여 네거티브 피드백을 구성하는 듀티비 검출부; 및A duty ratio detector configured to measure the duty ratio of the doubling clock and provide it to the delay unit to configure negative feedback; And 반도체 메모리 장치가 노멀모드에서 동작하는지 테스트모드에서 동작하는지에 따라 상기 반도체 메모리 장치 내부로 상기 외부 클럭 또는 상기 더블링 클럭을 제공하는 먹스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택기.And a mux part for providing the external clock or the doubling clock into the semiconductor memory device depending on whether the semiconductor memory device operates in the normal mode or the test mode. 제 7 항에 있어서,The method of claim 7, wherein 상기 테스트 모드는 저속 테스트 장비를 이용한 테스트를 위한 모드이고, 상기 반도체 메모리 장치는 상기 테스트 장비보다 고주파에서 동작이 가능한 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택기.The test mode is a mode for a test using a low speed test equipment, the semiconductor memory device is a clock frequency selector in the semiconductor memory device, characterized in that the operation at a higher frequency than the test equipment. 제 8 항에 있어서,The method of claim 8, 상기 소정시간은 상기 외부 클럭 주기의 약 1/4인 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택기.And said predetermined time is about one quarter of said external clock period. 제 9 항에 있어서,The method of claim 9, 상기 듀티비는 약 50%인 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택기.Wherein said duty ratio is about 50%. 제 10 항에 있어서,The method of claim 10, 상기 먹스부는 상기 반도체 메모리 장치의 모드 레지스터 셋 신호를 이용하 는 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택기.And the mux unit uses a mode register set signal of the semiconductor memory device. 제 11 항에 있어서,The method of claim 11, 상기 배타 논리연산부는 배타적 노어게이트인 것을 특징으로 하는 반도체 메모리 장치내의 클럭 주파수 선택기.And the exclusive logic operation portion is an exclusive north gate.
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