KR100311972B1 - Generation circuit of mode signal in semiconductor memory device - Google Patents
Generation circuit of mode signal in semiconductor memory device Download PDFInfo
- Publication number
- KR100311972B1 KR100311972B1 KR1019990003783A KR19990003783A KR100311972B1 KR 100311972 B1 KR100311972 B1 KR 100311972B1 KR 1019990003783 A KR1019990003783 A KR 1019990003783A KR 19990003783 A KR19990003783 A KR 19990003783A KR 100311972 B1 KR100311972 B1 KR 100311972B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- output
- unit
- power supply
- mode signal
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000012360 testing method Methods 0.000 claims abstract description 26
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Abstract
개시된 모드신호 발생장치는 별도의 더미 패드를 사용하지 않고, 반도체 메모리 장치의 칩 내부의 비트 선에 연결되는 칩 내부의 직류전압 발생기의 직류전압 출력용 패드를 이용하여 번인 스트레스 및 특수 목적의 테스트 등의 동작을 수행하도록 하는 테스트 모드신호를 발생한다.The disclosed mode signal generator uses a DC voltage output pad of a DC voltage generator in a chip connected to a bit line inside a chip of a semiconductor memory device, and uses a pad for outputting a burn-in stress and a special purpose. Generate a test mode signal to perform the operation.
본 발명은 전원전압이 인가될 경우에 직류전압을 발생하는 직류전압 발생부; 상기 칩 내부의 상기 직류전압 발생부에 연결되어 직류전압을 출력하는 직류전압 출력용 패드; 상기 칩 내부의 직류전압 레벨을 강압하여 출력하는 직류전압 레벨 감지부; 전원전압과 칩 내부의 직류전압의 인가 방법에 따라 테스트 모드 또는 정상 모드를 구분할 수 있는 모드신호를 발생하는 동작모드 판단부; 및 상기 직류전압 출력용 패드에 전원전압보다 높은 직류전압이 전원전압보다 먼저 인가될 경우에 상기 동작모드 판단부가 상기 직류전압 레벨 감지부의 출력전압에 따라 테스트 모드신호를 출력하게 하고 직류전압 출력용 핀보다 전원전압이 먼저 인가될 경우에 상기 동작모드 판단부가 정상 모드신호를 출력하게 하게 제어하는 모드신호 지속 제어부로 구성됨을 특징으로 한다.The present invention provides a DC voltage generator for generating a DC voltage when a power supply voltage is applied; A DC voltage output pad connected to the DC voltage generator in the chip to output a DC voltage; A DC voltage level detecting unit for stepping down and outputting the DC voltage level inside the chip; An operation mode determination unit for generating a mode signal capable of distinguishing a test mode or a normal mode according to a method of applying a power voltage and a DC voltage inside the chip; And when the DC voltage higher than the power supply voltage is applied to the DC voltage output pad before the power supply voltage, the operation mode determination unit outputs a test mode signal according to the output voltage of the DC voltage level detection unit, and supplies power to the DC voltage output pin. And a mode signal sustaining control unit which controls the operation mode determining unit to output a normal mode signal when a voltage is applied first.
Description
본 발명은 반도체 메모리 장치를 테스트 모드로 동작시키기 위한 모드신호를 발생하는 반도체 메모리 장치의 모드신호 발생장치에 관한 것이다.The present invention relates to a mode signal generator of a semiconductor memory device for generating a mode signal for operating the semiconductor memory device in a test mode.
일반적으로 반도체 메모리 장치는 패키지를 하기 전에 웨이퍼 상태에서 번인 스트레스(burnin stress)를 인가하거나 또는 소정의 특수 목적의 테스트 등을 수행하는 경우가 있다.In general, a semiconductor memory device may apply a burn-in stress or perform a special purpose test or the like in a wafer state before packaging.
이러한 번인 스트레스 또는 특수 목적의 테스트를 수행하는 테스트 모드는 정상적인 동작모드가 아니므로 반도체 메모리 장치에 구비되어 있는 모든 입력 핀 및 출력 핀을 사용하지 않고, 단지 수 개의 입력 핀 및 출력 핀에 소정의 신호를 인가하여 테스트 모드의 동작을 수행하게 된다.Since the test mode for performing such burn-in stress or special purpose test is not a normal operation mode, a predetermined signal may be applied to only a few input pins and output pins without using all input pins and output pins provided in the semiconductor memory device. The test mode is operated by applying.
웨이퍼 상태에서 번인 스트레스 또는 특수 목적의 테스트를 실행할 수 있도록 하기 위하여 종래에는 반도체 메모리 장치를 제조할 경우에 칩에 별도의 입력 핀(dummy pad)을 구비하고, 이 입력 핀에 테스트 모드를 수행하도록 하기 위한 모드신호를 인가하였다.In order to be able to perform burn-in stress or special purpose tests in the wafer state, conventionally, when manufacturing a semiconductor memory device, a separate input pad is provided on a chip, and a test mode is performed on the input pin. Mode signal was applied.
그러므로 반도체 메모리 장치를 제조할 경우에 별도로 테스트 모드신호를 발생하기 위한 입력 핀을 함께 제조해야 되어 칩의 크기가 커지는 문제점이 있었다.Therefore, when fabricating a semiconductor memory device, an input pin for generating a test mode signal must be manufactured separately, thereby increasing the size of the chip.
그리고 상기 반도체 메모리 장치의 동작을 테스트하는 테스터는 상기 칩의 입력 핀에 별도의 모드신호를 인가할 수 있도록 하는 수단을 구비해야 되므로 테스터의 제조 원가가 상승하게 되는 문제점이 있었다.In addition, the tester for testing the operation of the semiconductor memory device has a problem that the manufacturing cost of the tester increases because it must have a means for applying a separate mode signal to the input pin of the chip.
따라서 본 발명의 목적은 별도의 입력 핀을 이용하지 않고, 칩 내부의 직류전압 발생부의 직류전압 출력용 핀을 이용하여 테스트 모드신호를 발생할 수 있도록 하는 반도체 메모리 장치의 모드신호 발생장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a mode signal generator of a semiconductor memory device which can generate a test mode signal by using a DC voltage output pin of a DC voltage generator in a chip without using a separate input pin.
이러한 목적을 달성하기 위한 본 발명의 반도체 메모리의 모드신호 발생장치에 따르면, 칩 내부의 비트 선에 직류전압을 공급하는 직류전압 발생부가 전원전압에 의해 동작하므로 전원전압보다 먼저 직류전압 발생부가 직류전압을 발생할 수 없는 원리를 이용한다.According to the mode signal generator of the semiconductor memory of the present invention for achieving the above object, since the DC voltage generator for supplying the DC voltage to the bit line inside the chip is operated by the power supply voltage, the DC voltage generator is DC voltage before the power supply voltage. Use principles that cannot occur.
본 발명은 전원전압이 인가될 경우에 직류전압을 발생하는 직류전압 발생부;The present invention provides a DC voltage generator for generating a DC voltage when a power supply voltage is applied;
상기 직류전압 발생부에 연결되어 직류전압 발생부가 발생한 직류전압을 외부로 출력하는 직류전압 출력용 패드;A DC voltage output pad connected to the DC voltage generator to output a DC voltage generated by the DC voltage generator to the outside;
상기 칩 내부의 직류전압 레벨을 강압하여 출력하는 직류전압 레벨 감지부;A DC voltage level detecting unit for stepping down and outputting the DC voltage level inside the chip;
전원전압과, 상기 직류전압 출력용 패드에 상기 직류전압 발생부의 직류전압보다 높은 레벨의 직류전압을 인가하는 방법에 따라 테스트 모드 또는 정상모드를 구분할 수 있는 모드신호를 발생하는 동작모드 판단부; 및An operation mode determination unit for generating a mode signal capable of distinguishing a test mode or a normal mode according to a method of applying a power voltage and a DC voltage having a level higher than the DC voltage of the DC voltage generator to the DC voltage output pad; And
상기 직류전압 출력용 패드에 전원전압보다 높은 직류전압이 먼저 인가될 경우에 상기 동작모드 판단부가 상기 직류전압 레벨 감지부의 출력전압에 따라 테스트 모드신호를 출력하게 하고 직류전압 출력용 핀보다 전원전압이 먼저 인가될 경우에 상기 동작모드 판단부가 정상 모드신호를 출력하게 하게 제어신호를 출력하는모드신호 지속 제어부로 구성됨을 특징으로 한다.When the DC voltage higher than the power voltage is applied to the DC voltage output pad first, the operation mode determination unit outputs a test mode signal according to the output voltage of the DC voltage level detection unit, and the power voltage is applied before the DC voltage output pin. If so, the operation mode determination unit is characterized in that it consists of a mode signal duration control unit for outputting a control signal to output a normal mode signal.
도 1은 본 발명의 모드신호 발생장치의 구성을 보인 블록도이고,1 is a block diagram showing the configuration of a mode signal generator according to the present invention;
도 2는 본 발명의 모드신호 발생장치의 실시 예를 보인 상세 회로도이며,2 is a detailed circuit diagram illustrating an embodiment of a mode signal generator according to the present invention;
도 3은 본 발명의 모드신호 발생장치에서 전원전압 감지신호 발생부의 실시 예를 보인 상세 회로도이며,3 is a detailed circuit diagram illustrating an embodiment of a power supply voltage detection signal generator in a mode signal generator according to the present invention.
도 4a 내지 도 4l은 테스트 모드일 경우에 도 2 및 도 3의 각 부의 동작 파형도이며,4A to 4L are operation waveform diagrams of each part of FIGS. 2 and 3 in the test mode.
도 5a 내지 도 5l은 정상 모드일 경우에 도 2 및 도 3의 각 부의 동작 파형도이다.5A to 5L are operation waveform diagrams of each part of FIGS. 2 and 3 in the normal mode.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 직류전압 발생부 20 : 직류전압 출력용 패드10: DC voltage generating unit 20: DC voltage output pad
30 : 직류전압 레벨 감지부 40 : 동작모드 판단부30: DC voltage level detection unit 40: operation mode determination unit
42 : 차동 증폭부 44 : 프리차지부42: differential amplifier 44: precharge unit
46 : 모드신호 출력부 50 : 모드신호 지속 제어부46: mode signal output unit 50: mode signal duration control unit
52 : 직류전압 강하부 54 : 직류전압 인가상태 감지부52: DC voltage drop unit 54: DC voltage applied state detection unit
56 : 제어신호 출력부56: control signal output unit
이하 첨부된 도면을 참조하여 본 발명의 반도체 메모리의 모드신호 발생장치를 상세히 설명한다.Hereinafter, a mode signal generator of a semiconductor memory of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 모드신호 발생장치의 구성을 보인 블록도이고, 도 2는 실시 예를 보인 상세 회로도이다.1 is a block diagram showing the configuration of a mode signal generator of the present invention, Figure 2 is a detailed circuit diagram showing an embodiment.
도 1에서 부호 10은 전원전압(VCC)이 인가될 경우에 직류전압(VBL)을 발생하여 칩 내부의 비트 선에 공급하는 직류전압 발생부이다.In FIG. 1, reference numeral 10 denotes a DC voltage generator that generates a DC voltage VBL when the power supply voltage VCC is applied, and supplies the DC voltage VBL to the bit line inside the chip.
상기 직류전압 발생부(10)는 전원전압(VCC)이 공급될 경우에 그 전원전압(VCC) 레벨의 약 1/2 레벨을 가지는 전압을 직류전압(VBL)을 발생하여 칩 내부의 비트 선에 공급한다.The DC voltage generator 10 generates a DC voltage VBL to a bit line inside the chip by generating a DC voltage VBL having a voltage level of about 1/2 of the power supply voltage VCC level when the power supply voltage VCC is supplied. Supply.
부호 20은 상기 칩 내부의 직류전압 발생부(10)의 직류전압(VBL)을 출력하는 직류전압 출력용 패드이다. 본 발명에서는 테스트 모드로 고전위의 모드신호(PMODE)를 발생할 경우에 상기 직류전압 출력용 패드(20)에 전원전압(VCC)보다 높은 전압을 인가한다.Reference numeral 20 denotes a pad for outputting a DC voltage for outputting a DC voltage VBL of the DC voltage generator 10 inside the chip. In the present invention, when a high potential mode signal PMODE is generated in the test mode, a voltage higher than the power supply voltage VCC is applied to the DC voltage output pad 20.
부호 30은 상기 칩 내부의 직류전압 레벨을 감지하는 직류전압 레벨 감지부이다. 상기 직류전압 레벨 감지부(30)는, 칩 내부의 비트 선과 접지 사이에 NMOS 트랜지스터(300, 302, 304)가 직렬로 연결된다. 상기 NMOS 트랜지스터(300, 302)는 소스가 그의 게이트에 각기 접속되어 다이오드로 동작하게 되어 있다. 상기 NMOS 트랜지스터(304)의 게이트에는 전원전압 감지 반전신호(VCCHB)가 인가되게 접속되어 NMOS 트랜지스터(302, 304)의 드레인의 접속점에서 전압 레벨 감지신호가 출력되게 구성된다.Reference numeral 30 is a DC voltage level detector for detecting a DC voltage level inside the chip. In the DC voltage level detector 30, NMOS transistors 300, 302, and 304 are connected in series between a bit line and a ground inside a chip. The NMOS transistors 300 and 302 have their sources connected to their gates to operate as diodes. The power supply voltage sensing inversion signal VCCHB is connected to the gate of the NMOS transistor 304 so that the voltage level sensing signal is output at the connection point of the drains of the NMOS transistors 302 and 304.
그러므로 상기 직류전압 레벨 감지부(30)는, 상기 직류 전압 발생부(10)가 발생한 직류전압 및 직류전압 출력용 패드(20)에 인가한 전압이 상기 NMOS 트랜지스터(300)(302)를 통해 2Vth(여기서, Vth는 NMOS 트랜지스터의 드레시홀드 전압임)만큼 강압되어 출력된다.Therefore, the DC voltage level detecting unit 30 has a voltage applied to the DC voltage generated by the DC voltage generating unit 10 and the DC voltage output pad 20 through the NMOS transistors 300 and 302. Here, Vth is stepped down and output by the threshold voltage of the NMOS transistor.
부호 40은 상기 직류전압 레벨 감지부(30)의 출력 전압에 따라 모드신호(PMODE)를 출력하는 동작모드 판단부로서 차동 증폭부(42), 프리차지부(44) 및 모드신호 출력부(46)로 이루어진다.Reference numeral 40 denotes an operation mode determination unit for outputting a mode signal PMODE according to the output voltage of the DC voltage level detection unit 30. The differential amplifier unit 42, the precharge unit 44, and the mode signal output unit 46 )
상기 차동 증폭부(42)는, 전원(VCC)이 PMOS 트랜지스터(420) 및 NMOS 트랜지스터(422)와, PMOS 트랜지스터(424) 및 NMOS 트랜지스터(426)를 각기 통하고 NMOS 트랜지스터(428)를 다시 통해 접지에 연결된다. 상기 PMOS 트랜지스터(420, 424)의 게이트는 상기 PMOS 트랜지스터(424) 및 NMOS 트랜지스터(426)의 드레인의 접속점에 접속된다. 상기 NMOS 트랜지스터(422, 426)의 게이트에는 상기 전압레벨 감지부(30)의 출력전압 및 전원전압(VCC)이 각기 인가되게 접속되고, 상기 NMOS 트랜지스터(428)의 게이트에는 후술하는 모드신호 지속 제어부(50)가 출력하는 제어신호가 인가되게 접속되어 PMOS 트랜지스터(420) 및 NMOS 트랜지스터(422)의 드레인의 접속점에서 출력신호가 출력되게 구성된다.The differential amplifier 42 has a power supply VCC through the PMOS transistor 420 and the NMOS transistor 422, the PMOS transistor 424 and the NMOS transistor 426, respectively, and through the NMOS transistor 428 again. Is connected to ground. The gates of the PMOS transistors 420 and 424 are connected to the connection points of the drains of the PMOS transistor 424 and the NMOS transistor 426. The output voltage of the voltage level sensing unit 30 and the power supply voltage VCC are respectively applied to the gates of the NMOS transistors 422 and 426, and the mode signal sustain control unit described later is connected to the gate of the NMOS transistor 428. The control signal output by 50 is connected so that the output signal is output at the connection point of the drain of the PMOS transistor 420 and the NMOS transistor 422.
그러므로 상기 차동 증폭부(42)는, 모드신호 지속 제어부(50)가 고전위의 제어신호를 출력하여 NMOS 트랜지스터(428)가 온될 경우에 정상 동작하여 상기 전압레벨 감지부(30)의 출력전압 및 전원전압(VCC)의 레벨에 따라 고전위 또는 저전위를 출력하고, 모드신호 지속 제어부(50)가 저전위를 출력하여 NMOS 트랜지스터(428)가 오프될 경우에 동작이 정지된다.Therefore, the differential amplifier 42 operates normally when the mode signal sustain controller 50 outputs a high potential control signal and the NMOS transistor 428 is turned on to output the voltage and the output voltage of the voltage level detector 30. The operation is stopped when the high potential or low potential is output according to the level of the power supply voltage VCC, and the mode signal sustain control unit 50 outputs the low potential so that the NMOS transistor 428 is turned off.
상기 프리차지부(44)는, 전원전압(VCC)과 상기 차동 증폭부(42)의 출력단자의 사이에 PMOS 트랜지스터(440)가 접속되고, 상기 PMOS 트랜지스터(440)의 게이트에는 모드신호 지속 제어부(50)가 출력하는 제어신호가 인가되게 접속된다.In the precharge unit 44, a PMOS transistor 440 is connected between a power supply voltage VCC and an output terminal of the differential amplifier 42, and a mode signal sustain control unit is connected to a gate of the PMOS transistor 440. The control signal output from 50 is connected to be applied.
그러므로 상기 프리차지부(44)는 모드신호 지속 제어부(50)가 저전위의 제어신호를 출력할 경우에 PMOS 트랜지스터(440)가 온되어 전원전압(VCC)을 출력한다.Therefore, when the mode signal sustain control unit 50 outputs a low potential control signal, the precharge unit 44 turns on the PMOS transistor 440 to output the power supply voltage VCC.
상기 모드신호 출력부(46)는, 상기 차동 증폭부(42)의 출력신호가 직렬 접속된 인버터(460, 462)와, 전송용 트랜지스터인 NMOS 트랜지스터(464) 및 PMOS 트랜지스터(466)와, 2개의 인버터(468, 470)로 이루어진 제 1 래치의 인버터(468)를 순차적으로 통해 출력되게 연결된다. 상기 PMOS 트랜지스터(466)의 게이트에는 모드신호 지속 제어부(50)가 출력하는 제어신호가 인가되게 접속됨과 동시에 인버터(474)를 통해 NMOS 트랜지스터(464)의 게이트에 접속된다. 그리고 전원전압(VCC)과 상기 NMOS 트랜지스터(464), PMOS 트랜지스터(466) 및 상기 제 1 래치의 접속점 사이에는 PMOS 트랜지스터(474)가 접속되고, PMOS 트랜지스터(474)의 게이트에는 전원전압 감지 비반전신호(VCCH)가 인가되게 접속된다.The mode signal output section 46 includes inverters 460 and 462 in which the output signals of the differential amplifier section 42 are connected in series, NMOS transistors 464 and PMOS transistors 466 serving as transmission transistors, and 2 The inverters 468 of the first latch including the four inverters 468 and 470 are sequentially connected through the inverters. A control signal output from the mode signal sustain control unit 50 is applied to the gate of the PMOS transistor 466 and is connected to the gate of the NMOS transistor 464 through the inverter 474. The PMOS transistor 474 is connected between the power supply voltage VCC and the connection point of the NMOS transistor 464, the PMOS transistor 466, and the first latch, and the power voltage sensing non-inverting is connected to the gate of the PMOS transistor 474. The signal VCCH is connected to be applied.
그러므로 모드신호 출력부(46)는 전원전압(VCC)이 인가되는 초기에 저전위의 전원전압 감지 비반전신호(VCCH)에 의해 PMOS 트랜지스터(474)가 온되고, 전원전압(VCC)이 PMOS 트랜지스터(474)를 통하고 제 1 래치에 저장되어모드신호(PMODE)로 출력된다. 그리고 모드신호 지속 제어부(50)가 고전위를 출력할 경우에 전송용 트랜지스터인 NMOS 트랜지스터(464) 및 PMOS 트랜지스터(466)가 온되어 상기 차동 증폭부(42)의 출력 전압이 인버터(460, 462)와, NMOS 트랜지스터(464) 및 PMOS 트랜지스터(466)와, 제 1 래치의 인버터(468)를 순차적으로 통해 모드신호(PMODE)로 출력된다. 또한 모드신호 지속 제어부(50)가 저전위를 출력할 경우에 NMOS 트랜지스터(464) 및 PMOS 트랜지스터(466)가 오프되고, 제 1 래치에 저장된 전압이 계속 모드신호(PMODE)로 출력된다.Therefore, the PMOS transistor 474 is turned on by the low potential power supply voltage sensing non-inverting signal VCCH at the initial stage when the power supply voltage VCC is applied, and the power supply voltage VCC is the PMOS transistor. 474 is stored in the first latch and output as a mode signal PMODE. When the mode signal sustain control unit 50 outputs a high potential, the NMOS transistor 464 and the PMOS transistor 466 which are transmission transistors are turned on so that the output voltages of the differential amplifier 42 are converted into inverters 460 and 462. ), The NMOS transistor 464, the PMOS transistor 466, and the inverter 468 of the first latch are sequentially output as the mode signal PMODE. In addition, when the mode signal sustain control unit 50 outputs a low potential, the NMOS transistor 464 and the PMOS transistor 466 are turned off, and the voltage stored in the first latch is output as the continuous mode signal PMODE.
부호 50은 전원전압(VCC)이 상기 직류전압 출력용 패드(20)의 직류전압보다 먼저 인가될 경우에 상기 동작모드 판단부(40)가 정상모드의 모드신호(PMODE)를 출력하게 하고 전원전압(VCC)보다 상기 직류전압 출력용 패드(20)에 전원전압(VCC)보다 높은 직류전압이 인가될 경우에 상기 동작모드 판단부(40)가 상기 직류전압 레벨 감지부(30)의 출력전압에 따라 테스트 모드의 모드신호(PMODE)를 출력하게 하는 모드신호 지속 제어부이다.Reference numeral 50 denotes that the operation mode determination unit 40 outputs the mode signal PMODE in the normal mode when the power voltage VCC is applied before the DC voltage of the DC voltage output pad 20. When a DC voltage higher than the power supply voltage VCC is applied to the DC voltage output pad 20 than the VCC, the operation mode determining unit 40 tests according to the output voltage of the DC voltage level detecting unit 30. A mode signal sustain control unit which outputs a mode signal PMODE of a mode.
상기 모드신호 출력 지속부(50)는, 직류전압 강하부(52), 직류전압 인가상태 감지부(54) 및 제어신호 출력부(56)로 이루어진다.The mode signal output sustain unit 50 includes a DC voltage drop unit 52, a DC voltage application state detector 54, and a control signal output unit 56.
상기 직류전압 강하부(52)는, 상기 직류 전압(VBL)이 직렬 접속된 NMOS 트랜지스터(520, 522, 524, 526)에 접속되고, 상기 NMOS 트랜지스터(520, 522, 524, 526)의 소스는 그의 게이트에 각기 접속되어 다이오드로 동작하게 구성된다.The DC voltage drop unit 52 is connected to the NMOS transistors 520, 522, 524, and 526 to which the DC voltage VBL is connected in series, and the source of the NMOS transistors 520, 522, 524, and 526 is Each gate is connected to its gate and configured to operate as a diode.
그러므로 직류전압 강하부(52)는 상기 칩 내부의 직류전압이 상기 NMOS 트랜지스터(520, 522, 524, 526)를 통해 4Vth만큼 강압되어 출력된다.Therefore, the DC voltage drop unit 52 outputs the DC voltage inside the chip by 4Vth through the NMOS transistors 520, 522, 524, and 526.
여기서, 직류전압 강하부(52)는 PMOS 트랜지스터를 사용하여 칩 내부의 직류전압을 4Vth만큼 강압하여 출력하게 구성할 수도 있다.Here, the DC voltage drop unit 52 may be configured to step down and output the DC voltage inside the chip by 4Vth using a PMOS transistor.
상기 직류전압 인가상태 감지부(54)는, 상기 직류전압 강하부(52)의 출력단자가 낸드 게이트(540)의 일측 입력단자에 접속됨과 아울러 상기 직류전압 강하부(52)의 출력단자와 접지 사이에 NMOS 트랜지스터(542)가 접속되어 NMOS 트랜지스터(542)의 게이트에 전원전압(VCC)이 인가되게 접속된다. 또한 상기 직류전압 강하부(52)의 출력단자가 PMOS 트랜지스터(544)를 통해 상기 낸드 게이트(540)의 타측 입력단자에 접속됨과 아울러 그 접속점에 인버터(546)(548)로 이루어진 신호지연기가 접속되며, PMOS 트랜지스터(544)의 게이트에는 전원전압 감지 비반전신호(VCCH)가 인가되게 접속된다.The DC voltage application state detecting unit 54 has an output terminal of the DC voltage drop unit 52 connected to an input terminal of one side of the NAND gate 540 and between the output terminal of the DC voltage drop unit 52 and ground. An NMOS transistor 542 is connected to the gate of the NMOS transistor 542 so as to apply a power supply voltage VCC. In addition, an output terminal of the DC voltage drop unit 52 is connected to the other input terminal of the NAND gate 540 through a PMOS transistor 544, and a signal delay unit composed of inverters 546 and 548 is connected to the connection point thereof. The gate of the PMOS transistor 544 is connected to a power supply voltage sensing non-inverting signal VCCH.
그러므로 직류전압 인가상태 감지부(54)는 전원전압(VCC)이 인가되지 않아 전원전압 감지 비반전신호(VCCH)가 저전위일 경우에 PMOS 트랜지스터(544)가 온되고, 상기 직류전압 강하부(52)의 출력 전압이 낸드 게이트(540)의 일측 입력단자에 인가됨과 아울러 PMOS 트랜지스터(544)를 통해 낸드 게이트(540)의 타측 입력단자에 인가된다. 여기서, 상기 타측 입력단자에 인가되는 상기 출력전압은 상기 신호지연기의 지연타임 만큼 홀딩된다. 상기 신호지연기의 역할은 상기 전원전압 감지 비반전신호(VCCH)가 저전위로 인가될 때 상기 낸드 게이트(540)의 타측입력을 고전위로 안정하게 유지시키기 위한 것이다. 즉, 상기 낸드 게이트(540)가 일측 입력단 및 타측 입력단으로 모두 고전위를 수신하여야 저전위를 출력할 수 있는데, 출력되는 저전위의 지속구간을 충분히 유지하기 위해서는 상기 타측 입력단에 인가되는 고전위의 인가구간이 충분해야 하는 것이다. 한편, 상기 낸드 게이트(540)의 일측 입력단은 노드(N1)을 통해 계속적으로 고전위를 수신하는 상태이므로 신호지연을 통해 홀딩할 필요는 없다. 한편, 상기 직류전압 인가상태 감지부(54)에 전원전압(VCC)이 인가될 경우에 NMOS 트랜지스터(542)가 온되어 낸드 게이트(540)는 고전위를 출력한다.Therefore, when the power supply voltage VCC is not applied, the DC voltage applying state detection unit 54 turns on the PMOS transistor 544 when the power supply voltage detection non-inverting signal VCCH is at low potential, and the DC voltage dropping unit ( The output voltage of 52 is applied to one input terminal of the NAND gate 540 and is applied to the other input terminal of the NAND gate 540 through the PMOS transistor 544. Here, the output voltage applied to the other input terminal is held by the delay time of the signal delay. The signal delayer serves to stably maintain the other input of the NAND gate 540 at high potential when the power voltage sensing non-inverting signal VCCH is applied at a low potential. That is, the NAND gate 540 can output the low potential only when both sides of the input terminal and the other input terminal receive the high potential. In order to sufficiently maintain the duration of the low potential output, the NAND gate 540 has the high potential applied to the other input terminal. There should be enough clearance period. Meanwhile, since an input terminal of the NAND gate 540 receives a high potential continuously through the node N1, it is not necessary to hold the signal through the signal delay. On the other hand, when the power supply voltage VCC is applied to the DC voltage application state detector 54, the NMOS transistor 542 is turned on, and the NAND gate 540 outputs a high potential.
상기 제어신호 출력부(56)는, 상기 동작모드 판단부(40)의 출력 전압 및 상기 직류전압 인가상태 감지부(54)의 출력전압이 노아 게이트(560)의 입력단자에 각기 인가되게 접속하여 노아 게이트(560)의 출력단자에서 제어신호가 출력되게 구성된다.The control signal output unit 56 is connected such that the output voltage of the operation mode determination unit 40 and the output voltage of the DC voltage application state detection unit 54 are applied to the input terminal of the NOR gate 560, respectively. The control signal is output from the output terminal of the NOR gate 560.
그러므로 제어신호 출력부(56)는 상기 동작모드 판단부(40) 및 상기 직류전압 인가상태 감지부(54)의 출력전압이 모두 저전위일 경우에 고전위를 출력하여 상기 동작모드 판단부(40)가 직류전압 레벨 감지부(30)의 출력전압에 따라 모드신호(PMODE)를 출력하고, 상기 동작모드 판단부(40) 및/또는 상기 직류전압 인가상태 감지부(54)의 출력전압이 고전위일 경우에 상기 제 1 래치에 저장된 전압을 출력한다.Therefore, the control signal output unit 56 outputs a high potential when the output voltages of the operation mode determination unit 40 and the DC voltage application state detection unit 54 are all low potentials, thereby operating the operation mode determination unit 40. ) Outputs a mode signal PMODE according to the output voltage of the DC voltage level detecting unit 30, and the output voltage of the operation mode determining unit 40 and / or the DC voltage applying state detecting unit 54 is high. In the above case, the voltage stored in the first latch is output.
도 3은 본 발명의 신호 발생장치에서 전원전압 감지신호 발생부를 보인 상세 회로도이다.3 is a detailed circuit diagram illustrating a power supply voltage detection signal generator in the signal generator of the present invention.
이에 도시된 바와 같이 전원전압(VCC)이 PMOS 트랜지스터(600)의 소스에 인가되게 접속되고, PMOS 트랜지스터(600)의 게이트 및 드레인이 접지 저항(602)에 공통 접속되어 PMOS 트랜지스터(600)가 다이오드로 동작되게 함과 아울러 그 접속점에 인버터(604, 606, 608, 610)가 직렬 접속되어 인버터(608, 610)의 접속점에서 전원전압 감지 반전신호(VCCHB)가 출력되고, 인버터(610)의 출력단자에서 전원전압 감지 비반전신호(VCCH)가 출력되게 구성된다.As shown therein, the power supply voltage VCC is connected to the source of the PMOS transistor 600, the gate and the drain of the PMOS transistor 600 are commonly connected to the ground resistor 602 so that the PMOS transistor 600 is a diode. In addition, the inverters 604, 606, 608, and 610 are connected in series to the connection points thereof, and the power supply voltage sensing inversion signal VCCHB is output at the connection points of the inverters 608 and 610, and the output of the inverter 610 is output. A power supply voltage non-inverting signal VCCH is output from the terminal.
이와 같이 구성된 본 발명의 모드신호 발생장치의 동작을 도 4 및 도 5의 파형도를 참조하여 상세히 설명한다.The operation of the mode signal generator of the present invention configured as described above will be described in detail with reference to the waveform diagrams of FIGS. 4 and 5.
먼저 웨이퍼 레벨에서 번인 스트레스를 인가하거나 또는 소정의 특수 목적의 테스트를 수행하는 테스트 모드로 고전위의 모드신호(PMODE)를 출력할 경우에 전원전압(VCC)을 인가하기 전에 도 4b에 도시된 바와 같이 시간(t1)에 직류전압 출력용 패드(20)에 전원전압(VCC)보다 높은 전압 예를 들면, VCC ＋ 4Vth를 인가한다.First, when the burn-in stress is applied at the wafer level or when the high-potential mode signal PMODE is output in a test mode in which a predetermined special purpose test is performed, as shown in FIG. Similarly, at a time t1, a voltage higher than the power supply voltage VCC, for example, VCC + 4Vth is applied to the DC voltage output pad 20.
상기 직류전압 출력용 패드(20)에 인가된 VCC ＋ 4Vth의 전압은 모드신호 지속 제어부(50)의 직류전압 강하부(52)의 NMOS 트랜지스터(520, 522, 524, 526)를 순차적으로 통해 도 4e에 도시된 바와 같이 4Vth만큼 강압되어 전원전압(VCC)과 동일한 레벨의 전압이 출력되고, 직류전압 강하부(52)의 출력 전압은 직류전압 인가상태 감지부(54)의 낸드 게이트(54)의 일측 입력단자에 인가된다.The voltage of VCC + 4Vth applied to the DC voltage output pad 20 is sequentially passed through the NMOS transistors 520, 522, 524, and 526 of the DC voltage drop unit 52 of the mode signal sustain control unit 50. As shown in FIG. 5, the voltage is reduced by 4Vth to output a voltage having the same level as the power supply voltage VCC, and the output voltage of the DC voltage dropping unit 52 is connected to the NAND gate 54 of the DC voltage applying state detecting unit 54. It is applied to one input terminal.
또한 직류전압 출력용 패드(20)에 인가된 VCC ＋ 4Vth의 전압은 직류전압 레벨 감지부(30)의 다이오드로 동작하는 NMOS 트랜지스터(300, 302)를 통해 2th가 강압되어 직류전압 레벨 감지부(30)는 도 4i에 도시된 바와 같이 VCC ＋ 2Vth가 출력되고, 직류전압 레벨 감지부(30)의 출력전압은 동작 모드 판단부(40)의 차동 증폭부(42)의 NMOS 트랜지스터(422)의 게이트에 인가된다.In addition, the voltage of VCC + 4Vth applied to the DC voltage output pad 20 is stepped down by 2th through the NMOS transistors 300 and 302 acting as diodes of the DC voltage level sensing unit 30 so that the DC voltage level sensing unit 30 As shown in FIG. 4I, VCC + 2Vth is output, and the output voltage of the DC voltage level detecting unit 30 is the gate of the NMOS transistor 422 of the differential amplifier 42 of the operation mode determination unit 40. Is applied to.
이와 같은 상태에서 도 4a에 도시된 바와 같이 시간(t2)에 전원전압(VCC)이 인가되어 시간(t3)에 소정의 전압 이상으로 상승할 때까지 전원전압 감지신호 발생부는 도 4c에 도시된 바와 같이 전원전압 감지 비반전신호(VCCH)를 저전위로 출력함과 아울러 도 4d에 도시된 바와 같이 전원전압 감지 반전신호(VCCHB)를 점차 증가시켜 출력하게 된다.In this state, as shown in FIG. 4A, the power supply voltage VCC is applied at a time t2, and the power supply voltage detection signal generation unit as shown in FIG. 4C until the voltage rises above a predetermined voltage at a time t3. As shown in FIG. 4D, the power supply voltage sensing non-inverting signal VCCH is output at low potential, and the power supply voltage sensing inversion signal VCCHB is gradually increased.
상기 저전위의 전원전압 감지 비반전신호(VCCH)에 의해 직류전압 인가상태 감지부(54)의 PMOS 트랜지스터(544)가 온되므로 상기 직류전압 강하부(52)의 출력전압 즉, 고전위가 PMOS 트랜지스터(544)를 통하고, 인버터(546)(548)로 이루어진 신호지연기를 통해 홀딩되면서 낸드 게이트(540)의 타측 입력단자에 도 4f에 도시된 바와 같이 고전위가 인가된다.Since the PMOS transistor 544 of the DC voltage application state detecting unit 54 is turned on by the low voltage power supply voltage non-inverting signal VCCH, the output voltage of the DC voltage lowering unit 52, that is, the high potential is PMOS. The high potential is applied to the other input terminal of the NAND gate 540 while being held through the transistor 544 and through a signal delay composed of inverters 546 and 548, as shown in FIG. 4F.
그러면, 낸드 게이트(540)가 도 4g에 도시된 바와 같이 저전위를 출력하여 제어신호 출력부(56)의 노아 게이트(560)의 일측 입력단자에 인가된다.Then, the NAND gate 540 outputs a low potential as shown in FIG. 4G and is applied to one input terminal of the NOR gate 560 of the control signal output unit 56.
그리고 상기 저전위의 전원전압 감지 비반전신호(VCCH)에 의해 모드신호 출력부(46)의 PMOS 트랜지스터(474)가 온되므로 도 4k에 도시된 바와 같이 전원전압(VCC)이 PMOS 트랜지스터(474)를 통해 출력되고, 제 1 래치의 인버터(468)가 도 4l에 도시된 바와 같이 모드신호(PMODE)를 저전위로 출력하며, 출력한 저전위는 제어신호 출력부(56)의 노아 게이트(560)에 인가된다.Since the PMOS transistor 474 of the mode signal output unit 46 is turned on by the low potential power voltage sensing non-inverting signal VCCH, the power supply voltage VCC is the PMOS transistor 474 as shown in FIG. 4K. The first latch inverter 468 outputs the mode signal PMODE at a low potential as shown in FIG. 4L, and the output low potential is the noah gate 560 of the control signal output unit 56. Is applied to.
따라서 상기 노아 게이트(560)가 도 4h에 도시된 바와 같이 고전위를 출력하고, 노아 게이트(560)가 출력한 고전위에 의해, 동작모드 판단부(40)의 차동 증폭부(42)의 NMOS 트랜지스터(428)가 온되어 차동 증폭부(42)가 정상 동작하게 되며, 프리차지부(44)의 PMOS 트랜지스터(440)가 오프되며, 모드신호 출력부(46)의 PMOS 트랜지스터(464) 및 NMOS 트랜지스터(466)가 모두 온된다.Therefore, the NMOS gate 560 outputs a high potential as shown in FIG. 4H, and the NMOS transistor of the differential amplifier 42 of the operation mode determination unit 40 is generated by the high potential output of the NOR gate 560. 428 is turned on so that the differential amplifier 42 operates normally, the PMOS transistor 440 of the precharge unit 44 is turned off, and the PMOS transistor 464 and the NMOS transistor of the mode signal output unit 46 are turned off. 466 is all on.
이와 같은 상태에서 시간(t3)이 경과되어 전원전압(VCC)이 소정의 전압 이상으로 상승하고, 전원전압 감지신호 발생부가 도 4c에 도시된 바와 같이 전원전압 감지 비반전신호(VCCH)를 고전위로 출력함과 아울러 도 4d에 도시된 바와 같이 전원전압 감지 반전신호(VCCHB)를 저전위로 출력하게 되면, 고전위의 전원전압 감지 비반전신호(VCCH)에 의해 PMOS 트랜지스터(474)가 오프된다.In this state, the time t3 elapses and the power supply voltage VCC rises above a predetermined voltage, and the power supply voltage detection signal generator causes the power supply voltage detection non-inverting signal VCCH to high potential as shown in FIG. 4C. As shown in FIG. 4D, when the power supply voltage sensing inversion signal VCCHB is output at a low potential, the PMOS transistor 474 is turned off by the high voltage supply voltage sensing noninverting signal VCCH.
그리고 전원전압(VCC)이 일정 전압 이상으로 상승하여도 상기 직류전압 레벨 감지부(30)의 출력전압은 VCC ＋ 2Vth로서 전원전압(VCC)보다 높으므로 차동 증폭부(42)는 도 4j에 도시된 바와 같이 고전위를 출력하게 되고, 출력한 고전위는 모드신호 출력부(46)의 인버터(460, 462)와, PMOS 트랜지스터(464) 및 NMOS 트랜지스터(466)를 통하고, 인버터(468, 470)로 이루어진 제 1 래치에 저장되면서 인버터(468)를 통해 도 4l에 도시된 바와 같이 반전되어 고전위의 모드신호(PMODE)가 출력된다.Even when the power supply voltage VCC rises above a certain voltage, the output voltage of the DC voltage level detecting unit 30 is VCC + 2Vth, which is higher than the power supply voltage VCC, so that the differential amplifier 42 is shown in FIG. 4J. As described above, the high potential is output, and the high potential is output through the inverters 460 and 462 of the mode signal output unit 46, the PMOS transistor 464, and the NMOS transistor 466. The high potential mode signal PMODE is output as shown in FIG. 4L through the inverter 468 while being stored in the first latch formed of the first shifter 470.
이와 같이 모드신호(PMODE)가 고전위로 출력되면, 노아 게이트(560)가 도 4h에 도시된 바와 같이 저전위를 출력하게 되므로 상기와는 반대로 차동 증폭부(42)의 NMOS 트랜지스터(428)가 오프되어 차동 증폭부(42)가 동작하지 않게 되고, 프리차지부(44)의 PMOS 트랜지스터(440)가 온되어 계속 전원전압(VCC)을 출력하게 되며, 모드신호 출력부(46)의 PMOS 트랜지스터(464) 및 NMOS 트랜지스터(466)는 모두 오프된다.As described above, when the mode signal PMODE is output at high potential, the NMOS gate 560 outputs a low potential as shown in FIG. 4H. As a result, the differential amplifier 42 does not operate, the PMOS transistor 440 of the precharge unit 44 is turned on to continue to output the power supply voltage VCC, and the PMOS transistor of the mode signal output unit 46 464 and NMOS transistor 466 are both off.
그러므로 시간(t4)에 직류전압 출력용 패드(20)에 인가한 직류전압을 도 4b에 도시된 바와 같이 차단시켜도 모드신호 출력부(46)는 제 1 래치에 저장된 신호에 의해 모드신호 출력부(46)는 도 4l에 도시된 바와 같이 모드신호(PMODE)를 계속 고전위로 출력하고, 테스트 모드의 동작을 수행할 수 있다.Therefore, even when the DC voltage applied to the DC voltage output pad 20 at the time t4 is blocked as shown in FIG. 4B, the mode signal output unit 46 is connected to the mode signal output unit 46 by the signal stored in the first latch. As shown in FIG. 4L, the mode signal PMODE may be continuously output at high potential and the test mode may be performed.
한편, 정상적인 동작모드로 모드신호(PMODE)를 저전위로 출력할 경우에 도 5a에 도시된 바와 같이 먼저 시간(t11)에 전원전압(VCC)을 인가한다.On the other hand, when the mode signal PMODE is output at low potential in the normal operation mode, as shown in FIG. 5A, the power supply voltage VCC is first applied at a time t11.
이와 같은 상태에서 시간(t12)에 상기 전원전압(VCC)의 전압레벨이 소정의 전압 이상으로 될 때까지 전원전압 감지신호 발생부는 도 5c에 도시된 바와 같이 전원전압 감지 반전신호(VCCH)를 저전위로 출력함과 아울러 도 5d에 도시된 바와 같이 전원전압 감지 반전신호(VCCHB)를 전원전압(VCC)에 따라 점차 증가시켜 출력하게 된다.In such a state, the power supply voltage detection signal generation unit stores the power supply voltage detection inversion signal VCCH as shown in FIG. 5C until the voltage level of the power supply voltage VCC becomes equal to or greater than a predetermined voltage at time t12. In addition to the output above, as shown in FIG. 5D, the power supply voltage sensing inversion signal VCCHB is gradually increased according to the power supply voltage VCC.
상기 저전위의 전원전압 감지 반전신호(VCCH)에 따라 모드신호 출력부(46)의 PMOS 트랜지스터(474)가 온되어 도 5k에 도시된 바와 같이 전원전압(VCC)을 출력하고, PMOS 트랜지스터(474)가 출력한 전원전압(VCC)은 제 1 래치인 인버터(468, 470)에 저장되어 인버터(468)는 도 4l에 도시된 바와 같이 모드신호(PMODE)를 저전위를 출력하게 된다.The PMOS transistor 474 of the mode signal output unit 46 is turned on according to the low potential power voltage sensing inversion signal VCCH to output the power voltage VCC as shown in FIG. 5K, and the PMOS transistor 474. Power supply voltage VCC is stored in the inverters 468 and 470 which are the first latches, and the inverter 468 outputs the low potential of the mode signal PMODE as shown in FIG. 4L.
이와 같은 상태에서 전원전압(VCC)에 따라 NMOS 트랜지스터(542)가 온되어 낸드 게이트(540)의 일측 입력단자에는 도 5e에 도시된 바와 같이 계속 저전위가 인가되므로 낸드 게이트(540)는 도 5g에 도시된 바와 같이 전원전압(VCC)에 따라 점차 증가하는 전압을 출력하여 노아 게이트(560)에 인가되고, 이로 인하여 노아 게이트(560)는 도 5h에 도시된 바와 같이 계속 저전위를 출력하게 된다.In this state, since the NMOS transistor 542 is turned on according to the power supply voltage VCC and one side of the NAND gate 540 is continuously applied with low potential as shown in FIG. 5E, the NAND gate 540 is illustrated in FIG. 5G. As shown in FIG. 5, a voltage gradually increasing according to the power supply voltage VCC is applied to the NOR gate 560, and thus the NOR gate 560 continuously outputs a low potential as shown in FIG. 5H. .
그러므로 차동 증폭부(42)의 NMOS 트랜지스터(428)가 오프되어 차동 증폭부(42)가 동작하지 않게 되고, 프리차지부(44)의 PMOS 트랜지스터(440)가 온되어 계속 전원전압(VCC)을 출력하게 되며, 모드신호 출력부(46)의 PMOS 트랜지스터(464) 및 NMOS 트랜지스터(466)는 모두 오프된다.Therefore, the NMOS transistor 428 of the differential amplifier 42 is turned off, and the differential amplifier 42 is not operated. The PMOS transistor 440 of the precharge unit 44 is turned on to continuously supply the power supply voltage VCC. The PMOS transistor 464 and the NMOS transistor 466 of the mode signal output unit 46 are turned off.
따라서, 모드신호 출력부(46)는 상기 제 1 래치에 저장된 신호에 따라 도 4l에 도시된 바와 같이 계속 모드신호(PMODE)를 저전위로 출력하여 정상모드의 동작을 수행하게 된다.Therefore, the mode signal output unit 46 outputs the continuous mode signal PMODE at a low potential as shown in FIG. 4L according to the signal stored in the first latch to perform the normal mode operation.
한편, 상기에서는 칩 내부의 직류전압 발생기(10)가 전원전압(VCC)의 약 1/2 레벨을 가지는 직류전압(VBL)을 출력하여 비트 선의 프리차지용 전압을 공급하는회로를 예로 들어 설명하였다.In the above description, the circuit for supplying the precharge voltage of the bit line by outputting the DC voltage VBL having the level of about 1/2 of the power supply voltage VCC by the DC voltage generator 10 inside the chip has been described as an example. .
본 발명을 실시함에 있어서는 이에 한정되지 않고, 접지 전압(VSS)과 전원전압(VCC) 사이의 레벨을 가지는 각종 칩 내부의 직류전압 발생기에 간단히 적용하여 실시할 수 있다.In the present invention, the present invention is not limited thereto, and the present invention can be simply applied to DC voltage generators in various chips having a level between the ground voltage VSS and the power supply voltage VCC.
이상에서와 같이 본 발명에 따르면, 기존의 칩 내부의 직류전압 발생부의 직류전압 출력용 패드를 이용하여 소정의 테스트 동작을 수행하도록 하는 테스트 모드신호를 출력하는 것으로 별도의 더미 패드를 필요로 하지 않아 칩의 크기를 줄일 수 있다.As described above, according to the present invention, by outputting a test mode signal for performing a predetermined test operation by using a DC voltage output pad of a DC voltage generating unit in a conventional chip, a separate dummy pad is not required. Can reduce the size.
Claims (10)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990003783A KR100311972B1 (en) | 1999-02-04 | 1999-02-04 | Generation circuit of mode signal in semiconductor memory device |
| JP19945199A JP3661983B2 (en) | 1999-02-04 | 1999-07-13 | Semiconductor memory device |
| US09/496,317 US6240030B1 (en) | 1998-12-30 | 2000-02-01 | Integrated circuit devices having mode selection circuits that generate a mode signal based on the magnitude of a mode control signal when a power supply signal transitions from a first state to a second state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990003783A KR100311972B1 (en) | 1999-02-04 | 1999-02-04 | Generation circuit of mode signal in semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000055257A KR20000055257A (en) | 2000-09-05 |
| KR100311972B1 true KR100311972B1 (en) | 2001-11-02 |
Family
ID=19573379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990003783A KR100311972B1 (en) | 1998-12-30 | 1999-02-04 | Generation circuit of mode signal in semiconductor memory device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3661983B2 (en) |
| KR (1) | KR100311972B1 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101114946B1 (en) * | 2005-08-22 | 2012-03-06 | 삼성전자주식회사 | Path data transmission unit |
| KR100719169B1 (en) * | 2005-09-29 | 2007-05-18 | 주식회사 하이닉스반도체 | Device for controlling test mode |
| KR100804148B1 (en) * | 2005-09-29 | 2008-02-19 | 주식회사 하이닉스반도체 | Semiconductor device |
| US7372752B2 (en) | 2005-09-29 | 2008-05-13 | Hynix Semiconductor Inc. | Test mode controller |
| KR100844485B1 (en) * | 2006-09-11 | 2008-07-07 | 엠텍비젼 주식회사 | Test mode entry/decision circuit for semiconductor device, semiconductor device having the same, and method of entering test mode and determining test mode of semiconductor |
-
1999
- 1999-02-04 KR KR1019990003783A patent/KR100311972B1/en not_active IP Right Cessation
- 1999-07-13 JP JP19945199A patent/JP3661983B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000311499A (en) | 2000-11-07 |
| KR20000055257A (en) | 2000-09-05 |
| JP3661983B2 (en) | 2005-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100190101B1 (en) | Internal voltage converting circuit of semiconductor device | |
| KR100526576B1 (en) | High voltage transfer circuit | |
| KR100311972B1 (en) | Generation circuit of mode signal in semiconductor memory device | |
| KR20030088863A (en) | Internal power supply voltage control apparatus having two internal power supply reference voltage generating circuits | |
| US5946242A (en) | Internal source voltage generator for a semiconductor memory device | |
| US6535440B2 (en) | Apparatus and method for package level burn-in test in semiconductor device | |
| KR100671752B1 (en) | Method of generating a wafer burn-in test current in semiconductor memory devices and semiconductor devices using the same | |
| KR100804148B1 (en) | Semiconductor device | |
| US6240030B1 (en) | Integrated circuit devices having mode selection circuits that generate a mode signal based on the magnitude of a mode control signal when a power supply signal transitions from a first state to a second state | |
| KR100460073B1 (en) | Burn-in mode control circuit of semiconductor memory | |
| KR100689804B1 (en) | high voltage generating circuit of a semiconductor memory device | |
| JPH04311898A (en) | Semiconductor device | |
| KR100554846B1 (en) | Circuit for detecting a negative wordline voltage | |
| KR100439101B1 (en) | Burn-in stress voltage control device | |
| KR19980060724A (en) | DC signal measuring circuit of semiconductor memory device | |
| US20070070672A1 (en) | Semiconductor device and driving method thereof | |
| KR100264727B1 (en) | Internal voltage generater of semiconductor memory device | |
| KR20020067895A (en) | Semiconductor device | |
| KR100246181B1 (en) | Cell plate voltage varying circuit and method | |
| KR0172415B1 (en) | Detection circuit of outer input signal of semiconductor memory device | |
| KR100303346B1 (en) | Mode select circuit of semiconductor memory device | |
| KR100230369B1 (en) | Circuit for selecting supply voltage | |
| KR20010063500A (en) | Power up circuit | |
| US20070035320A1 (en) | Semiconductor integrated circuit which can be burn-in-tested even when packaged and method of burn-in-testing semiconductor integrated circuit even when the semiconductor integrated circuit is packaged | |
| US8674752B2 (en) | Semiconductor device and method for driving the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |