KR100246181B1

KR100246181B1 - Cell plate voltage varying circuit and method

Info

Publication number: KR100246181B1
Application number: KR1019960072487A
Authority: KR
Inventors: 김삼수
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-12-26
Filing date: 1996-12-26
Publication date: 2000-03-15
Also published as: KR19980053388A

Abstract

본 발명은 셀 캐패시터 양단에 높은 전압차를 발생시켜 상대적인 테스트 시간을 줄임과 함께 셀 플레이트 옥사이드층의 검증 비율을 높일 수 있도록 셀 플레이트 전압 변동 방법 및 그 회로에 관한 것으로 특히, 외부전압의 상승 여부를 감지하고 상승된 전압의 레벨이 임의의 임계범위를 벗어나는가를 판단하는 제1과정과, 상기 제1과정에서 상승된 전압의 레벨이 임의의 임계범위를 벗어났다고 판단되면 소정 전압으로 확정하고 있던 셀 플레이트 전압을 외부전압 또는 접지전압으로 전환하는 제2과정을 포함하는 것을 특징으로 하는 셀 플레이트 전압 변동방법 및 그에 따른 회로를 제공함에 따라 셀 플레이트 전압을 외부전압(VCC) 또는 접지전압(VSS)로 전환하여 셀 캐패시터 양단에 최고 번-인 외부 전압 레벨까지 걸리게 하여 이로 인한 전계에 의해 스트레스를 주어 공정상 불량 상태의 칩을 조기에 검출하여 테스트 시간을 줄이는 동작을 하게 된다.The present invention relates to a cell plate voltage fluctuation method and a circuit thereof to generate a high voltage difference across the cell capacitor, thereby reducing the relative test time and increasing the verification rate of the cell plate oxide layer. A first step of detecting and determining whether the level of the elevated voltage is out of an arbitrary threshold range; and if it is determined that the level of the elevated voltage is out of an arbitrary threshold range, the cell plate voltage determined as a predetermined voltage By providing a cell plate voltage fluctuation method and a circuit according to the second step of converting to an external voltage or a ground voltage, by converting the cell plate voltage to an external voltage (VCC) or a ground voltage (VSS) By the electric field caused by the maximum burn-in external voltage level across the cell capacitor Given a stress detecting the process the defective state of the chips at an early stage in the operation it is to reduce the test time.

Description

Cell plate voltage fluctuation method and its circuit

제1도는 메모리 셀의 플레이트를 유지시켜 주기 위한 종래 방식에 따른 메모리 셀의 관련 구성 예시도.1 is a diagram illustrating a related configuration of a memory cell according to a conventional method for holding a plate of the memory cell.

제2도는 본 발명에 따른 셀 플레이트 전압 변동 회로를 구비한 메모리의 구성예시도.2 is an exemplary configuration diagram of a memory having a cell plate voltage variation circuit according to the present invention.

제3도는 제2도의 스위칭 회로의 구성 예시도.3 is an exemplary configuration diagram of the switching circuit of FIG. 2.

본 발명은 셀 캐패시터 양단에 높은 전압차를 발생시켜 상대적인 테스트 시간을 줄임과 함께 셀 플레이트 옥사이드층의 검증 비율을 높일 수 있도록 하는 셀 플레이트 전압 변동 방법 및 그 회로에 관한 것이다.The present invention relates to a cell plate voltage fluctuation method and a circuit for generating a high voltage difference across a cell capacitor to reduce the relative test time and increase the verification ratio of the cell plate oxide layer.

일반적으로, 고집적화 하는 DRAM의 공정상 불량을 조기 발견하기 위한 셀프 번-인 실험시 구동전압(VCC)의 하프 전압을 셀 플레이트 전압으로 사용하는데, 첨부한 제1도에 상기와 같은 개념의 종래기술을 도시하였다.In general, the half voltage of the driving voltage (VCC) is used as the cell plate voltage in the self burn-in experiment for early detection of a process defect of a highly integrated DRAM. Is shown.

제1도는 D램 메모리 셀의 플레이트를 유지시켜 주기 위한 종래 방식에 따른 메모리 셀의 관련 구성 예시도이다.1 is a diagram illustrating a related configuration of a memory cell according to a conventional method for maintaining a plate of a DRAM memory cell.

그 구성을 살펴보면, 워드라인(WL)에 게이트 단자가 연결되고 드레인 단자에 비트라인(BL)이 연결되어 있는 NMOS 트랜지스터(MN)와, 상기 NMOS 트랜지스터(NM)의 소스단자에 일단이 연결되어 있는 콘덴서(C)로 구성되는 다수개의 셀(CA,CB,…)이 구비되어 있다.Looking at the configuration, the NMOS transistor (MN) having a gate terminal connected to the word line (WL), the bit line (BL) connected to the drain terminal, and one end is connected to the source terminal of the NMOS transistor (NM) A plurality of cells CA, CB, ... constituted by the capacitor C are provided.

또한, 상기 비트라인(BL)에 연결되어 있으며 상기 비트라인(BL)에 걸리는 전압을 증폭하여 출력하는 감지증폭기(10)와, 상기 셀(CA,CB,…)을 구성하고 있는 콘덴서(C)의 다른 일단에 소정 크기의 셀 플레이트 전압을 걸어주기 위한 전압발생부(20)로 구성되어 있다.In addition, a sensing amplifier 10 connected to the bit line BL and configured to amplify and output a voltage applied to the bit line BL, and a capacitor C constituting the cells CA, CB,... It is composed of a voltage generator 20 for applying a cell plate voltage of a predetermined size to the other end of the.

상기와 같이 구성되는 종래 D램 메모리 구조에서의 셀의 플레이트 전압의 필요성에 대하여 살펴보면, 하나의 트랜지스터와 하나의 콘덴서를 가진 D램 구조에서 메모리 셀 내부의 트랜지스터를 통해 리스토아된 데이터를 저장하기 위한 셀 캐패시터의 기준 전압 노드인 셀 플레이트에 구동전압의 하프레벨 전압을 인가하게 된다.Referring to the necessity of the plate voltage of the cell in the conventional DRAM memory structure configured as described above, in the DRAM structure having one transistor and one capacitor for storing the data restored through the transistor inside the memory cell The half-level voltage of the driving voltage is applied to the cell plate, which is a reference voltage node of the cell capacitor.

그에 따라, 정상적인 디램 동작에서 셀 캐패시터 옥사이드 층에 가해지는 스트레스를 줄이고, 또한 접지전위(VSS)나 구동전압(VCC)를 기준 전압으로 사용하는 것에 비해 노이즈에 대한 영향을 줄이기도 한다.Accordingly, the stress applied to the cell capacitor oxide layer in the normal DRAM operation may be reduced, and the influence on the noise may be reduced as compared with using the ground potential VSS or the driving voltage VCC as the reference voltage.

그러나, 정상적인 디램 동작이 아닌 공정 불량의 조기 제거를 위한 번-인 테스트시 외부 인가 전압 상승과 함께 VCP 레벨도 일정 기울기를 가지고 상승하여 셀 캐패시터의 옥사이드 층에 가해지는 전계에 의한 스트레스는 정상 동작시와 차이가 없어 번-인 테스트시 필요한 극한 조건을 형성하지 못한다는 문제점이 발생되었다.However, during burn-in test for early elimination of process defects rather than normal DRAM operation, the VCP level rises with a certain slope along with the external applied voltage rise, so that the stress caused by the electric field applied to the oxide layer of the cell capacitor is normal during operation. There is a problem that it is not possible to form the extreme condition necessary for burn-in test because there is no difference.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 셀프 번-인 실험시 구동전압의 하프 전압으로 설정되어 있던 셀 플레이트 전압을 내부적으로 생성되는 데이터 패턴에 따라 접지전위(VSS)나 구동전압(VCC)로 바꾸어 셀 캐패시터 양단에 높은 전압차를 발생시킴으로써 상대적인 테스트 시간을 줄임과 함께 셀 플레이트 옥사이드층의 검증 비율을 높일 수 있도록 하는 셀 플레이트 전압 변동 방법 및 그 회로를 제공하는 데 있다.An object of the present invention for solving the above problems is the ground potential (VSS) or the driving voltage (VCC) according to the internally generated data pattern of the cell plate voltage set to the half voltage of the driving voltage during the self burn-in experiment The present invention provides a cell plate voltage fluctuation method and a circuit for reducing the relative test time and increasing the verification ratio of the cell plate oxide layer by generating a high voltage difference across the cell capacitor.

상기 목적을 달성하기 위한 본 발명에 따른 특징은, 셀 플레이트 전압을 소정전압으로 확정하고 있는 반도체 메모리 디바이스에서의 번인 검사에 따른 극한상황을 제공하기 위한 방법에 있어서, 외부전압의 상승 여부를 감지하고 상승된 전압의 레벨이 임의의 임계범위를 벗어나는가를 판단하는 제1과정과, 상기 제1과정에서 상승된 전압의 레벨이 임의의 임계범위를 벗어났다고 판단되면 소정 전압으로 확정하고 있던 셀 플레이트 전압을 외부전압 또는 접지전압으로 전환하는 제2과정을 포함하는 데 있다.A feature according to the present invention for achieving the above object is a method for providing an extreme situation according to a burn-in test in a semiconductor memory device in which a cell plate voltage is determined to be a predetermined voltage, and detecting whether an external voltage rises. A first step of determining whether the level of the elevated voltage is out of an arbitrary threshold range; and if it is determined that the level of the elevated voltage is out of an arbitrary threshold range, the cell plate voltage determined as the predetermined voltage is externally determined. It includes a second process of switching to a voltage or a ground voltage.

상기 목적을 달성하기 위한 본 발명에 따른 다른 특징은, 워드라인에 게이트 단자가 연결되고 드레인 단자에 비트라인이 연결되어 있는 NMOS 트랜지스터와 NMOS 트랜지스터의 소스 단자에 일단이 연결되어 있는 콘덴서로 구성되는 다수개의 메모리 셀과, 상기 비트라인에 연결되어 있어 비트라인에 걸리는 전압을 증폭하여 출력하는 감지증폭기, 및 상기 콘덴서의 다른 일단에 일정 레벨의 셀 플레이트 전압을 걸어주어 메모리의 안정적인 동작을 유지시켜 주는 전압발생부를 구비하고 있는 반도체 메모리 디바이스에서의 번인 검사에 따른 극한상황을 제공하기 위한 회로에 있어서:셀프 번인 테스트시 이를 감지하여 플래그 신호를 발생시키는 셀프 번-인 감지부와, 상기 셀프 번-인 감지부에서 발생되는 플래그 신호의 상태에 따라 상기 전압 발생부에서 발생되는 전압을 셀의 플레이트로 전달하거나 내부적으로 생성되는 데이터 패턴에 따라 접지전위나 구동전압을 셀의 플레이트로 전달하는 스위칭부를 포함하는 데 있다.According to another aspect of the present invention for achieving the above object, a plurality of NMOS transistors having a gate terminal connected to a word line and a bit line connected to a drain terminal and a capacitor having one end connected to a source terminal of the NMOS transistor Memory cells, a sensing amplifier connected to the bit line to amplify and output a voltage applied to the bit line, and a voltage for maintaining a stable operation of the memory by applying a predetermined level of cell plate voltage to the other end of the capacitor. A circuit for providing an extreme situation in accordance with a burn-in test in a semiconductor memory device having a generation unit, the circuit comprising: a self burn-in detector for detecting a flag during a self-burn test and generating a flag signal; In the voltage generator according to the state of the flag signal generated in the negative It includes a switching unit for transferring the generated voltage to the plate of the cell or the ground potential or driving voltage to the plate of the cell in accordance with the internally generated data pattern.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

제2도는 본 발명에 따른 셀 플레이트 전압 회로의 관련 구성 예시도이다.2 is a diagram illustrating a related configuration of a cell plate voltage circuit according to the present invention.

그 구성을 살펴보면, 워드라인(WL)에 게이트 단자가 연결되고 드레인 단자에 비트라인(BL)이 연결되어 있는 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 소스 단자에 일단이 연결되어 있는 콘덴서(C)로 구성되는 다수개의 셀(CA,CB,…)이 구비되어 있다.Looking at the configuration, the NMOS transistor having a gate terminal connected to the word line (WL), the bit line (BL) connected to the drain terminal, and a capacitor (C) having one end connected to the source terminal of the NMOS transistor A plurality of cells CA, CB, ... are provided.

이와같은 구조는 종래의 구조와 동일한 것으로, 본 발명에서는 셀프 번인 테스트시 이를 감지하여 플래그 신호를 발생시키는 셀프 번-인 감지부(40)와, 상기 셀프 번-인 감지부(40)에서 발생되는 플래그 신호의 상태에 따라 전압 발생부(20)에서 발생되는 전압을 셀의 플레이트로 전달하거나 내부적으로 생성되는 데이터 패턴에 따라 접지전위(VSS)나 구동전압(VCC)를 셀의 플레이트로 전달하는 스위칭부(30)가 구비되어 있다.Such a structure is the same as the conventional structure, and in the present invention, the self-burn-in detector 40 and a self-burn-in detector 40 generating a flag signal by detecting the self-burn-in test are generated in the present invention. Switching to transfer the voltage generated from the voltage generator 20 to the plate of the cell according to the state of the flag signal or to transfer the ground potential VSS or the driving voltage VCC to the plate of the cell according to an internally generated data pattern. The part 30 is provided.

상기와 같은 구성 중 스위칭부(30)의 구성은 첨부한 제3도에 도시되어 있는 바와같이 프래그 신호를 입력받아 반전하여 출력하는 제1인버터(I1)와, 상기 제1인버터(I1)의 출력신호를 입력받아 반전하여 출력하는 제2인버터(I2)와, 상기 제2인버터(I2)의 출력신호를 입력받아 반전하여 출력하는 제3인버터(I3)와, 내부에서 발생되는 데이터 패턴과 상기 제3인버터(I3)의 출력신호를 입력받아 논리합 연산하여 그 연산치를 출력하는 오아 게이트(OR)와, 상기 데이터 패턴과 상기 제2인버터(I2)의 출력신호를 입력받아 논리곱 연산하여 그 연산치를 출력하는 앤드게이트(AND)와, 전압발생부(20)에서 출력되는 전압을 드레인 단자에 입력받아 게이트 단자에 입력되는 상기 제1인버터(I1)의 출력신호의 상태에 따라 온/오프 동작하는 제1NMOS 트랜지스터(NA)와, 외부전원(VCC)을 소스 단자에 입력받고 게이트 단자에 입력되는 상기 오아 게이트(OR)의 출력신호에 따라 온/오프 동작하여 드레인 단자가 상기 제1NMOS 트랜지스터의 소스 단자에 연결되어 있는 PMOS 트랜지스터(PA), 및 상기 PMOS 트랜지스터(PA)의 드레인 단자에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 앤드게이트(AND)의 출력신호에 따라 온/오프 동작하며 소스 단자가 접지에 연결되어 있는 제2NMOS 트랜지스터(NB)로 구성되어 있다.Among the above configurations, the configuration of the switching unit 30 includes a first inverter I1 that receives a Frag signal and inverts and outputs the Frag signal as shown in FIG. 3 and the first inverter I1. A second inverter I2 for receiving an output signal and inverting and outputting the output signal, a third inverter I3 for receiving and inverting an output signal of the second inverter I2, a data pattern generated therein, and OR gate OR for receiving the output signal of the third inverter I3 and performing OR, and outputting the operation value, and OR operation for receiving the data pattern and the output signal of the second inverter I2 Value and the output voltage of the output signal of the first inverter (I1) input to the gate terminal receiving the input voltage and the voltage output from the voltage generator 20 to the drain terminal The first NMOS transistor NA and the external power supply VCC A PMOS transistor PA having a drain terminal connected to a source terminal of the first NMOS transistor by being turned on / off according to an output signal of the OR gate OR input to a source terminal and input to a gate terminal, and the PMOS transistor A second NMOS transistor NB having a voltage applied to the drain terminal of the PA being input to the drain terminal and operating on / off according to an output signal of the AND gate AND input to the gate terminal and having a source terminal connected to ground; Consists of

상기와 같이 구성되는 본 발명에 다른 셀 플레이트 전압 변동 회로의 바람직한 동작예를 살펴보면 다음과 같다.Looking at the preferred operation of the cell plate voltage fluctuation circuit according to the present invention configured as described above are as follows.

우선, 정상적인 디램 동작에서는 기존의 방식대로 외부전압(VCC)의 하프전압에 대응하는 전압레벨을 발생시키는 전압발생부(20)의 출력을 셀 플레이트의 기준 전압으로 하게된다.First, in a normal DRAM operation, the output of the voltage generator 20 that generates a voltage level corresponding to the half voltage of the external voltage VCC as the conventional method is used as the reference voltage of the cell plate.

이때, 번-인 감지부(40)에서 출력되는 플래그 신호는 “L”상태이기 때문에 제1NMOS 트랜지스터(NA)는 턴온 동작하고 있으며, PMOS 트랜지스터(PA)과 제2NMOS 트랜지스터(NB)는 턴오프 동작하고 있다.At this time, since the flag signal output from the burn-in detector 40 is in the "L" state, the first NMOS transistor NA is turned on, and the PMOS transistor PA and the second NMOS transistor NB are turned off. Doing.

이후, 번인 검사 동작을 위해 외부전압(VCC)이 일정 임계 레벨 이상으로 상승하면 번-인 감지부(40)에서는 출력되는 프래그 신호를 “H”로 전환하고, 그에 따라 제1인버터(I1)의 출력신호는 “L”로 전환된다.Subsequently, when the external voltage VCC rises above a predetermined threshold level for the burn-in test operation, the burn-in detector 40 converts the output flag signal to “H” and accordingly, the first inverter I1. Output signal is converted to "L".

따라서, 상기 제1NMOS 트랜지스터(NA)는 턴오프 동작한다. 이에 셀플레이트로 전달되면 전압발생부(20)의 출력전압은 전달경로가 폐쇄된다.Therefore, the first NMOS transistor NA is turned off. When transmitted to the cell plate, the output path of the voltage generator 20 is closed.

이때, 번인 검사에 따른 패턴의 경우가 내부적으로 결정되는데, 이에 따라 발생되는 데이터 패턴이 “L”상태라고 가정하면 제3인버터(I3)의 출력이 “L”상태이고, 데이터 패턴이 “L”상태이므로 오아 게이트(OR)의 출력신호(OR)의 출력신호 역시 “L”상태를 유지하게 된다.At this time, the case of the pattern according to the burn-in check is determined internally. Assuming that the generated data pattern is in the "L" state, the output of the third inverter I3 is in the "L" state, and the data pattern is in the "L" state. Since it is a state, the output signal of the output signal OR of the OR gate OR is also maintained in the "L" state.

또한, 앤드게이트(AND)의 출력신호도 제2인버터(I2)의 출력이 “H”상태이기는 하나 상기 데이터 패턴이 “L”상태이므로 “L”상태를 유지하게 된다.In addition, the output signal of the AND gate AND also maintains the "L" state because the output pattern of the second inverter I2 is in the "H" state but the data pattern is in the "L" state.

그에 따라, 상기 PMOS 트랜지스터(PA)는 턴온되고, 제2NMOS 트랜지스터(NB)는 턴오프 동작하게 되는데, 셀 플레이트에 걸리는 전압은 외부전압(VCC)전압이 걸리게 된다.Accordingly, the PMOS transistor PA is turned on and the second NMOS transistor NB is turned off. The voltage applied to the cell plate is applied to the external voltage VCC.

반면에, 데이터 패턴이 “H”상태가 되면 상술한 동작과 반대의 경우로 상기 PMOS 트랜지스터(PA)는 턴오프되고 제2NMOS 트랜지스터(NB)는 턴온 동작하게 됨에 따라, 셀 플레이트에 걸리는 전압은 접지전압(VSS)전압이 걸리게 된다.On the other hand, when the data pattern is in the “H” state, the PMOS transistor PA is turned off and the second NMOS transistor NB is turned on in the reverse of the above-described operation. Thus, the voltage applied to the cell plate is grounded. The voltage VSS is applied.

상술한 바와 같이 동작하는 셀 플레이트 전압 변동 방법 및 그 회로를 제공함에 따라 셀 플레이트 전압을 외부전압(VCC) 또는 접지전압(VSS)로 전환하여 셀 캐패시터 양단에 최고 번-인 외부 전압 레벨까지 걸리게 하여 이로 인한 전계에 의해 스트레스를 주어 공정상 불량 상태의 칩을 조기에 검출하여 테스트 시간을 줄이는 동작을 하게 된다.By providing a cell plate voltage fluctuation method and a circuit which operate as described above, the cell plate voltage is converted into an external voltage (VCC) or a ground voltage (VSS) to reach the maximum burn-in external voltage level across the cell capacitor. The stress caused by the electric field causes early detection of defective chips in the process, thereby reducing the test time.

따라서, 셀 플레이트 전압레벨을 번인 테스트시 변동하게 하여 셀 캐패시터의 옥사이드 층에서 형성 가능한 불량 문제 등을 최고 외부 번-인 전압 레벨까지의 전압차에 의한 전계 형성으로 스트레스를 가함으로써 불량 칩의 조기 소거를 위한 극한 조건의 상황을 가능케 하였고, 이에 따른 시간적 효과도 기대할 수 있다.Therefore, the cell plate voltage level is varied during the burn-in test, and the problem of defects that can be formed in the oxide layer of the cell capacitor is stressed by the electric field formation caused by the voltage difference up to the maximum external burn-in voltage level, thereby prematurely erasing the defective chip. The situation has been made possible for extreme conditions, and time effects can be expected.

이러한 효과는 256M DRAM 이상의 고집적 셀 공정에서 효과는 더욱 크다고 여겨진다.This effect is considered to be even greater in highly integrated cell processes of 256M DRAM and above.

Claims

A method of providing an extreme situation for burn-in testing in a semiconductor memory device in which a cell plate voltage is determined to be a predetermined voltage, the method comprising: detecting whether an external voltage is rising and determining whether the level of the rising voltage is outside an arbitrary threshold range. A first process of doing; And a second step of converting the cell plate voltage, which has been determined as a predetermined voltage, to an external voltage or a ground voltage according to a data pattern, when it is determined that the level of the voltage raised in the first step is out of a predetermined threshold range. Cell plate voltage fluctuation method.

A plurality of memory cells comprising an NMOS transistor having a gate terminal connected to a word line and a bit line connected to a drain terminal, and a capacitor having one end connected to a source terminal of the NMOS transistor; and a bit connected to the bit line. A burn-in test in a semiconductor memory device having a sensing amplifier for amplifying and outputting a voltage applied to a line, and a voltage generator for applying a predetermined level of cell plate voltage to the other end of the capacitor to maintain stable operation of the memory. A circuit for providing an extreme situation for a device, the circuit comprising: a self burn-in detector configured to generate a flag signal by detecting a self-burn test; The voltage generated by the voltage generator is transferred to the plate of the cell according to the state of the flag signal generated by the self burn-in detector, or the ground potential or the external voltage is transferred to the plate of the cell according to the internally generated data pattern. Cell plate voltage fluctuation circuit comprising a switching unit.

The display apparatus of claim 2, wherein the switching unit comprises: a first inverter which receives the flag signal and inverts and outputs the flag signal; A second inverter receiving the output signal of the first inverter and inverting the output signal; A third inverter which receives the output signal of the second inverter and inverts the output signal; An OR gate for receiving a data pattern generated therein and an output signal of the third inverter and performing an OR operation to output the calculated value; An AND gate receiving the data pattern and the output signal of the second inverter and performing an AND operation to output the calculated value; A first NMOS transistor configured to receive a voltage output from the voltage generator and a drain terminal, and to turn on and off according to a state of an output signal of the first inverter input to a gate terminal; A PMOS transistor configured to receive an external voltage through a source terminal and operate on / off according to an output signal of the OR gate input to a gate terminal, and a drain terminal connected to a source terminal of the first NMOS transistor; And a second NMOS transistor having a drain terminal connected in common with the drain terminal of the PMOS transistor, operating on / off according to an output signal of the AND gate input to the gate terminal, and having a source terminal connected to ground. Cell plate voltage fluctuation circuit.