KR100806141B1 - Semiconductor memory device and driving method thereof - Google Patents

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KR100806141B1 KR1020060084807A KR20060084807A KR100806141B1 KR 100806141 B1 KR100806141 B1 KR 100806141B1 KR 1020060084807 A KR1020060084807 A KR 1020060084807A KR 20060084807 A KR20060084807 A KR 20060084807A KR 100806141 B1 KR100806141 B1 KR 100806141B1
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Abstract

A semiconductor memory device and a driving method thereof are provided to judge failure of a bit line sense amplifier in a test mode accurately. According to a semiconductor memory device comprising a number of bit line sense amplifier transistors and a number of cell transistors receiving a back bias voltage as a substrate bias voltage, a back bias voltage generation unit(30) generates the back bias voltage internally. A first back bias voltage applying pad(32) applies a back bias voltage with a random level from the outside with a substrate bias voltage of the cell transistor in a test mode. A second back bias voltage applying pad(34) applies a back bias voltage with a random level from the outside with a substrate bias voltage of the bit line sense amplifier transistor in the test mode. A switching unit connects/disconnects an output stage of the back bias voltage generation unit and the second back bias voltage applying pad selectively in response to a test mode signal.

Description

반도체 메모리 소자 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}Semiconductor memory device and its driving method {SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}

도 1은 종래기술에 따른 DRAM 코어 영역의 회로도.1 is a circuit diagram of a DRAM core region according to the prior art.

도 2는 도 1의 셀 트랜지스터 영역과 BLSA 트랜지스터 영역의 웰 구조 및 백바이어스 전압(VBB) 인가 방식을 나타낸 단면도.FIG. 2 is a cross-sectional view illustrating a well structure and a method of applying a back bias voltage VBB between the cell transistor region and the BLSA transistor region of FIG. 1. FIG.

도 3은 본 발명의 일 실시예에 따른 DRAM 코어 영역의 회로도.3 is a circuit diagram of a DRAM core region in accordance with an embodiment of the present invention.

도 4는 도 3의 셀 트랜지스터 영역과 BLSA 트랜지스터 영역의 웰 구조 및 백바이어스 전압(VBB) 인가 방식을 나타낸 단면도.4 is a cross-sectional view illustrating a well structure and a method of applying a back bias voltage VBB between the cell transistor region and the BLSA transistor region of FIG. 3.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

30: VBB 발생기30: VBB generator

32: 제1 VBB 패드32: first VBB pad

34: 제2 VBB 패드34: second VBB pad

BLSA: 비트라인 감지증폭기BLSA: Bitline Sense Amplifier

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 감지증폭기 테스트에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly, to bit line sense amplifier testing of semiconductor memory devices.

현재 대부분의 반도체 메모리 칩은 외부 전원전압(VDD) 및 접지전압(VSS)을 인가받아 내부전압을 발생시키기 위한 내부전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다.Currently, most semiconductor memory chips are provided with an internal voltage generator circuit for generating an internal voltage by applying an external power supply voltage (VDD) and a ground voltage (VSS) to supply the voltage necessary for the operation of the chip internal circuit. Doing.

그 중 백바이어스 전압(VBB)은 접지전압(VSS)보다 낮은 음의 전압으로서, 주로 NMOS 트랜지스터의 기판 바이어스 전압으로 사용되고 있다. 한편, 비트라인 감지증폭기는 통상 2개의 풀업 PMOS 트랜지스터와 2개의 풀다운 NMOS 트랜지스터로 이루어진 래치 형태를 가지는데, 이 풀다운 NMOS 트랜지스터에도 기판 바이어스 전압으로 백바이어스 전압(VBB)을 적용하고 있다.The back bias voltage VBB is a negative voltage lower than the ground voltage VSS and is mainly used as a substrate bias voltage of an NMOS transistor. On the other hand, the bit line sense amplifier usually has a latch form consisting of two pull-up PMOS transistors and two pull-down NMOS transistors, and the back bias voltage VBB is also applied to the pull-down NMOS transistor as a substrate bias voltage.

도 1은 종래기술에 따른 DRAM 코어 영역의 회로도이다.1 is a circuit diagram of a DRAM core region according to the prior art.

도 1을 참조하면, DRAM 코어 영역에는 하나의 NMOS 트랜지스터(CT)와 캐패시터(CC)로 이루어진 다수의 메모리 셀이 어레이 형태로 배치되어 있다. NMOS 트랜지스터(CT)는 그 게이트가 해당 워드라인(WL)에 접속되어 있으며, 그 드레인은 비트라인(BL)에, 그 소오스는 캐패시터(CC)의 일측에 접속되어 있다.Referring to FIG. 1, in the DRAM core region, a plurality of memory cells including one NMOS transistor CT and a capacitor CC are arranged in an array form. The gate of the NMOS transistor CT is connected to the corresponding word line WL, the drain thereof is connected to the bit line BL, and the source thereof is connected to one side of the capacitor CC.

또한, DRAM 코어 영역에는 비트라인 쌍(BL, /BL)에 실린 데이터를 감지 및 증폭하기 위한 다수의 비트라인 감지증폭기(BLSA)가 역시 어레이 형태로 배치되어 있다. 비트라인 감지증폭기(BLSA)는 2개의 풀업 PMOS 트랜지스터(MP0, MP1)와 2개 의 풀다운 NMOS 트랜지스터(MN0, MN1)로 구성된다.In the DRAM core region, a plurality of bit line sense amplifiers BLSAs for sensing and amplifying data carried on the bit line pairs BL and / BL are also arranged in an array form. The bit line sense amplifier BLSA is composed of two pull-up PMOS transistors MP0 and MP1 and two pull-down NMOS transistors MN0 and MN1.

한편, 전술한 바와 같이 NMOS 트랜지스터는 기판 바이어스로 백바이어스 전압(VBB)을 사용하는 바, 비트라인 감지증폭기(BLSA)의 풀다운 NMOS 트랜지스터(MN0, MN1)는 물론 메모리 셀의 NMOS 트랜지스터(CT)를 비롯한 다른 NMOS 트랜지스터의 웰에도 백바이어스 전압(VBB)이 인가된다.Meanwhile, as described above, the NMOS transistor uses the back bias voltage VBB as the substrate bias, so that the pull-down NMOS transistors MN0 and MN1 of the bit line sense amplifier BLSA, as well as the NMOS transistor CT of the memory cell, are used. The back bias voltage VBB is also applied to wells of other NMOS transistors.

백바이어스 전압(VBB)은 칩 내부의 VBB 발생기(10)에서 접지전압(VSS)을 전하 펌핑 방식으로 감압하여 생성하며, VBB 패드(12)는 테스트 모드에서 칩 외부(테스트 장비)로부터 직접 VBB 전압을 인가하기 위한 것이다.The back bias voltage VBB is generated by reducing the ground voltage VSS by the charge pumping method in the VBB generator 10 inside the chip, and the VBB pad 12 is directly connected to the VBB voltage directly from the outside of the chip (test equipment) in the test mode. Is to authorize.

도 2는 도 1의 셀 트랜지스터 영역과 BLSA 트랜지스터 영역의 웰 구조 및 백바이어스 전압(VBB) 인가 방식을 나타낸 단면도이다. 도면 부호 'ISO'는 소자분리막을 나타낸 것이다.FIG. 2 is a cross-sectional view illustrating a well structure and a method of applying a back bias voltage VBB to the cell transistor region and the BLSA transistor region of FIG. 1. 'ISO' denotes an isolation layer.

도 2에 도시된 바와 같이, VBB 발생기(10)의 출력단 및 VBB 패드(12)가 셀 트랜지스터 영역과 BLSA 트랜지스터 영역을 구분하지 않고 공통으로 연결되어 있다.As shown in FIG. 2, the output terminal of the VBB generator 10 and the VBB pad 12 are connected in common without distinguishing the cell transistor region and the BLSA transistor region.

DRAM의 경우, 비트라인 감지증폭기(BLSA)의 성능이 소자의 동작 특성에 큰 영향을 미치고 있다. 따라서, 테스트 모드 중에는 비트라인 감지증폭기(BLSA)의 불량 여부를 검사하기 위한 테스트가 포함된다.In the case of DRAM, the performance of the bit line sense amplifier (BLSA) has a great influence on the operation characteristics of the device. Therefore, the test mode includes a test for checking whether the bit line sense amplifier BLSA is defective.

비트라인 감지증폭기(BLSA)의 불량 여부를 검사하기 위해서 통상 테스트 모드에서 VBB 발생기(10)를 디스에이블 시키고 VBB 패드(12)를 통해 VBB 전압을 인가한다. 이때, VBB 전압의 레벨을 임의로 변화시켜 가면서 비트라인 감지증폭 기(BLSA)의 성능을 검사하게 된다.In order to check whether the bit line sense amplifier BLSA is defective, the VBB generator 10 is normally disabled in the test mode, and a VBB voltage is applied through the VBB pad 12. At this time, the performance of the bit line sense amplifier BLSA is examined while varying the level of the VBB voltage arbitrarily.

그런데, 전술한 바와 같이 VBB 패드(12)는 비트라인 감지증폭기(BLSA)의 풀다운 NMOS 트랜지스터(MN0, MN1)는 물론 메모리 셀의 NMOS 트랜지스터(CT)의 웰에도 인가되고 있어, 불량이 검출된 경우에도 그것이 순수한 비트라인 감지증폭기(BLSA)의 불량인지 메모리 셀의 NMOS 트랜지스터(CT)의 불량인지 정확히 판단하는 것이 불가능한 문제점이 있었다.However, as described above, the VBB pad 12 is applied not only to the pull-down NMOS transistors MN0 and MN1 of the bit line sense amplifier BLSA but also to the wells of the NMOS transistor CT of the memory cell. In addition, there is a problem that it is impossible to accurately determine whether it is a failure of the pure bit line sense amplifier BLSA or the NMOS transistor CT of the memory cell.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트 모드에서 비트라인 감지증폭기의 불량 여부를 정확히 판단할 수 있는 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device and a driving method thereof capable of accurately determining whether a bit line detection amplifier is defective in a test mode.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 백바이어스 전압을 기판 바이어스 전압으로 인가받는 다수의 셀 트랜지스터와 다수의 비트라인 감지증폭기 트랜지스터를 구비하는 반도체 메모리 소자에 있어서, 내부적으로 상기 백바이어스 전압을 생성하기 위한 백바이어스 전압 발생 수단; 테스트 모드에서 상기 셀 트랜지스터의 기판 바이어스 전압으로 임의 레벨을 가지는 백바이어스 전압을 외부에서 인가하기 위한 제1 백바이어스 전압 인가 패드; 테스트 모드에서 상기 비트라인 감지증폭기 트랜지스터의 기판 바이어스 전압으로 임의 레벨을 가지는 백바이어스 전압을 외부에서 인가하기 위한 제2 백바이어스 전압 인가 패드; 및 테스트 모드 신호에 응답하여 상기 백바이어스 전압 발생 수단의 출력단과 상기 제2 백바이어스 전압 인가 패드 사이를 선택적으로 연결/분리하기 위한 스위칭 수단을 구비하는 반도체 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, in the semiconductor memory device having a plurality of cell transistors and a plurality of bit line sense amplifier transistor to receive the back bias voltage as the substrate bias voltage, Back bias voltage generating means for generating a back bias voltage; A first back bias voltage applying pad for externally applying a back bias voltage having a predetermined level as a substrate bias voltage of the cell transistor in a test mode; A second back bias voltage applying pad for externally applying a back bias voltage having a predetermined level as a substrate bias voltage of the bit line sense amplifier transistor in a test mode; And switching means for selectively connecting / disconnecting between the output terminal of the back bias voltage generating means and the second back bias voltage applying pad in response to a test mode signal.

또한, 본 발명의 다른 측면에 따르면, 백바이어스 전압을 기판 바이어스 전압으로 인가받는 다수의 셀 트랜지스터와 다수의 비트라인 감지증폭기 트랜지스터를 구비하는 반도체 메모리 소자의 구동방법에 있어서, 내부적으로 상기 백바이어스 전압을 생성하는 단계; 테스트 모드 신호에 응답하여 내부적으로 생성된 상기 백바이어스 전압을 차단하고, 외부로부터 백바이어스 전압 인가 패드 - 상기 셀 트랜지스터의 기판 바이어스 전압 인가단과는 전기적으로 분리됨 - 를 통해 상기 비트라인 감지증폭기 트랜지스터의 기판 바이어스 전압으로 임의 레벨을 가지는 백바이어스 전압을 인가하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.In addition, according to another aspect of the present invention, a method of driving a semiconductor memory device comprising a plurality of cell transistors and a plurality of bit line sense amplifier transistors receiving a back bias voltage as a substrate bias voltage, the back bias voltage internally. Generating a; Cut off the internally generated back bias voltage in response to a test mode signal, and externally via a back bias voltage applying pad, electrically isolated from the substrate bias voltage applying end of the cell transistor, to the substrate of the bit line sense amplifier transistor. Provided is a method of driving a semiconductor memory device including applying a back bias voltage having a predetermined level as a bias voltage.

본 발명에서는 테스트 모드에서 비트라인 감지증폭기 트랜지스터 영역의 기판 바이어스 전압을 인가하기 위한 백바이어스 전압 인가 패드가 셀 트랜지스터 영역의 기판 바이어스 전압 인가단과 전기적으로 분리되도록 한다. 이를 위하여 비트라인 감지증폭기 트랜지스터 영역과 셀 트랜지스터 영역에 대응하는 각각의 백바이어스 전압 인가 패드를 배치하고, 테스트 모드에서 비트라인 감지증폭기 트랜지스터 영역에 대응하는 백바이어스 전압 인가 패드와 다른 백바이어스 전압원을 분리하기 위한 스위치를 배치하였다. 이 경우, 셀 트랜지스터를 비롯한 다른 부분에서 미치는 영향을 배제함으로써 비트라인 감지증폭기 자체만의 불량 여부를 정확하게 검출할 수 있다.In the present invention, the back bias voltage applying pad for applying the substrate bias voltage of the bit line sense amplifier transistor region in the test mode is electrically separated from the substrate bias voltage applying terminal of the cell transistor region. For this purpose, each of the back bias voltage applying pads corresponding to the bit line sense amplifier transistor region and the cell transistor region is disposed, and the back bias voltage applying pad corresponding to the bit line sense amplifier transistor region and the other back bias voltage source are separated in the test mode. A switch for disposing was placed. In this case, it is possible to accurately detect whether the bit line sense amplifier itself is defective by excluding the influence on other parts including the cell transistor.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 3은 본 발명의 일 실시예에 따른 DRAM 코어 영역의 회로도이다.3 is a circuit diagram of a DRAM core region in accordance with an embodiment of the present invention.

도 3을 참조하면, DRAM 코어 영역의 메모리 셀과 비트라인 감지증폭기(BLSA)의 구성은 상기 도 1에서 살펴본 바와 동일하다. 즉, DRAM 코어 영역에는 하나의 NMOS 트랜지스터(CT)와 캐패시터(CC)로 이루어진 다수의 메모리 셀이 어레이 형태로 배치되어 있다. NMOS 트랜지스터(CT)는 그 게이트가 해당 워드라인(WL)에 접속되어 있으며, 그 드레인은 비트라인(BL)에, 그 소오스는 캐패시터(CC)의 일측에 접속되어 있다. 또한, DRAM 코어 영역에는 비트라인 쌍(BL, /BL)에 실린 데이터를 감지 및 증폭하기 위한 다수의 비트라인 감지증폭기(BLSA)가 역시 어레이 형태로 배치되어 있다. 비트라인 감지증폭기(BLSA)는 2개의 풀업 PMOS 트랜지스터(MP0, MP1)와 2개의 풀다운 NMOS 트랜지스터(MN0, MN1)로 구성된다.Referring to FIG. 3, the configuration of the memory cell and the bit line sense amplifier BLSA in the DRAM core area is the same as described with reference to FIG. 1. That is, in the DRAM core region, a plurality of memory cells including one NMOS transistor CT and a capacitor CC are arranged in an array form. The gate of the NMOS transistor CT is connected to the corresponding word line WL, the drain thereof is connected to the bit line BL, and the source thereof is connected to one side of the capacitor CC. In the DRAM core region, a plurality of bit line sense amplifiers BLSAs for sensing and amplifying data carried on the bit line pairs BL and / BL are also arranged in an array form. The bit line sense amplifier BLSA is composed of two pull-up PMOS transistors MP0 and MP1 and two pull-down NMOS transistors MN0 and MN1.

여기서, 비트라인 감지증폭기(BLSA)의 풀다운 NMOS 트랜지스터(MN0, MN1)는 물론 메모리 셀의 NMOS 트랜지스터(CT)를 비롯한 다른 NMOS 트랜지스터의 웰에도 백바이어스 전압(VBB)이 인가된다.Here, the back bias voltage VBB is applied to the pull-down NMOS transistors MN0 and MN1 of the bit line sense amplifier BLSA as well as the wells of other NMOS transistors including the NMOS transistor CT of the memory cell.

한편, 본 실시예에 따른 DRAM은 접지전압(VSS)을 전하 펌핑 방식으로 감압하 여 칩 내부적으로 백바이어스 전압(VBB)을 생성하기 위한 VBB 발생기(30)와, 테스트 모드에서 셀 NMOS 트랜지스터(CT)의 웰에 칩 외부(테스트 장비)로부터 직접 VBB 전압을 인가하기 위한 제1 VBB 패드(32)와, 테스트 모드에서 비트라인 감지증폭기(BLSA)의 풀다운 NMOS 트랜지스터(MN0, MN1)의 웰에 칩 외부(테스트 장비)로부터 직접 VBB 전압을 인가하기 위한 제2 VBB 패드(34)를 구비한다.On the other hand, the DRAM according to the present embodiment is a VBB generator 30 for generating the back bias voltage (VBB) in the chip by reducing the ground voltage (VSS) by the charge pumping method, and the cell NMOS transistor (CT) in the test mode Chip in the well of the pull-down NMOS transistors MN0 and MN1 of the bitline sense amplifier BLSA in test mode and a first VBB pad 32 for applying a VBB voltage directly from the outside of the chip (test equipment) to the well of A second VBB pad 34 is provided for applying the VBB voltage directly from the outside (test equipment).

그리고, 비트라인 감지증폭기 테스트 모드 신호(tm_sa)에 응답하여 VBB 발생기(30)의 출력단과 제2 VBB 패드(34) 사이를 선택적으로 연결/분리하기 위한 스위치를 구비할 수 있으며, 스위치로 비트라인 감지증폭기 테스트 모드 신호(tm_sa)를 게이트 입력으로 하며 VBB 발생기(30)의 출력단과 제2 VBB 패드(34) 사이에 접속된 NMOS 트랜지스터(MN2)를 이용하는 것이 바람직하다.In addition, a switch may be provided to selectively connect / disconnect between the output terminal of the VBB generator 30 and the second VBB pad 34 in response to the bit line sense amplifier test mode signal tm_sa. It is preferable to use the NMOS transistor MN2 connected between the output terminal of the VBB generator 30 and the second VBB pad 34 as the gate input of the sense amplifier test mode signal tm_sa.

도 4는 도 3의 셀 트랜지스터 영역과 BLSA 트랜지스터 영역의 웰 구조 및 백바이어스 전압(VBB) 인가 방식을 나타낸 단면도이다. 도면 부호 'ISO'는 소자분리막을 나타낸 것이다. 4 is a cross-sectional view illustrating a well structure and a method of applying a back bias voltage VBB to the cell transistor region and the BLSA transistor region of FIG. 3. 'ISO' denotes an isolation layer.

노말 모드에서는 VBB 발생기(30)로부터 생성된 백바이어스 전압(VBB)이 셀 트랜지스터(CT)와 비트라인 감지증폭기(BLSA)의 풀다운 NMOS 트랜지스터(MN0, MN1)의 N-웰에 인가된다. 이때, 비트라인 감지증폭기 테스트 모드 신호(tm_sa)는 논리레벨 하이로 비활성화된 상태이므로 NMOS 트랜지스터(MN2)는 턴온된 상태가 된다.In the normal mode, the back bias voltage VBB generated from the VBB generator 30 is applied to the N-wells of the pull-down NMOS transistors MN0 and MN1 of the cell transistor CT and the bit line sense amplifier BLSA. At this time, since the bit line sense amplifier test mode signal tm_sa is inactivated to a logic level high, the NMOS transistor MN2 is turned on.

한편, 비트라인 감지증폭기 테스트 모드에서는 비트라인 감지증폭기 테스트 모드 신호(tm_sa)가 논리레벨 로우로 활성화되어 NMOS 트랜지스터(MN2)가 턴오프 된다. 따라서, 비트라인 감지증폭기(BLSA)의 풀다운 NMOS 트랜지스터(MN0, MN1)는 제2 VBB 패드(34)를 통해 외부로부터 인가되는 임의의 레벨의 VBB 전압을 기판 바이어스 전압으로 인가받게 된다. 이때, 셀 트랜지스터 영역의 N-웰은 BLSA 트랜지스터 영역과 독립된 VBB 전압을 인가받게 되는데, 셀 트랜지스터(CT)의 기판 바이어스 전압으로 VBB 발생기(30)로부터 출력되는 VBB 전압을 인가받을 수 있고, 또는 VBB 발생기(30)를 디스에이블 시키고 제1 VBB 패드(32)를 통해 외부로부터 인가되는 VBB 전압을 인가받을 수도 있다.Meanwhile, in the bit line sense amplifier test mode, the bit line sense amplifier test mode signal tm_sa is activated to a logic level low, and the NMOS transistor MN2 is turned off. Accordingly, the pull-down NMOS transistors MN0 and MN1 of the bit line sense amplifier BLSA receive the VBB voltage of any level applied from the outside through the second VBB pad 34 as the substrate bias voltage. At this time, the N-well of the cell transistor region receives a VBB voltage independent of the BLSA transistor region, and may receive the VBB voltage output from the VBB generator 30 as the substrate bias voltage of the cell transistor CT, or VBB The generator 30 may be disabled and a VBB voltage applied from the outside through the first VBB pad 32 may be applied.

이 경우, 비트라인 감지증폭기(BLSA)의 풀다운 NMOS 트랜지스터(MN0, MN1)에 인가되는 VBB 전압과 셀 트랜지스터(CT)에 인가되는 VBB 전압이 서로 분리되어 비트라인 감지증폭기(BLSA)의 불량 여부를 정확하게 파악할 수 있게 된다.In this case, the VBB voltage applied to the pull-down NMOS transistors MN0 and MN1 of the bit line sense amplifier BLSA and the VBB voltage applied to the cell transistor CT are separated from each other to determine whether the bit line sense amplifier BLSA is defective. You will be able to pinpoint it.

참고적으로, 비트라인 감지증폭기 테스트 모드 신호(tm_sa)는 테스트 모드 MRS(Mode Register Set)에서 특정 어드레스 핀에 인가되는 다수 비트의 입력신호를 디코딩하여 정의되는 다수의 테스트 모드 중 하나이며, 예컨대 2개의 입력신호로 총 4개의 테스트 모드를 정의할 수 있다.For reference, the bit line sense amplifier test mode signal tm_sa is one of a plurality of test modes defined by decoding an input signal of a plurality of bits applied to a specific address pin in a test mode MRS. Four test modes can be defined with four input signals.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 테스트 모드 신호에 제어받는 스위치로서 NMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 이를 다른 종류의 스위 칭 소자로 구현하는 경우에도 본 발명은 적용된다.For example, in the above-described embodiment, a case in which an NMOS transistor is used as a switch controlled by a test mode signal has been described as an example. However, the present invention also applies to a case in which a switching device of another type is implemented.

전술한 본 발명은 비트라인 감지증폭기의 불량을 정확하게 검출할 수 있으며, 이로 인하여 반도체 메모리 소자의 동작 특성 및 신뢰도를 확보할 수 있는 효과가 있다.The above-described present invention can accurately detect the failure of the bit line detection amplifier, thereby ensuring the operation characteristics and reliability of the semiconductor memory device.

Claims (3)

백바이어스 전압을 기판 바이어스 전압으로 인가받는 다수의 셀 트랜지스터와 다수의 비트라인 감지증폭기 트랜지스터를 구비하는 반도체 메모리 소자에 있어서,A semiconductor memory device comprising a plurality of cell transistors and a plurality of bit line sense amplifier transistors receiving a back bias voltage as a substrate bias voltage. 내부적으로 상기 백바이어스 전압을 생성하기 위한 백바이어스 전압 발생 수단;Back bias voltage generating means for internally generating said back bias voltage; 테스트 모드에서 상기 셀 트랜지스터의 기판 바이어스 전압으로 임의 레벨을 가지는 백바이어스 전압을 외부에서 인가하기 위한 제1 백바이어스 전압 인가 패드; A first back bias voltage applying pad for externally applying a back bias voltage having a predetermined level as a substrate bias voltage of the cell transistor in a test mode; 테스트 모드에서 상기 비트라인 감지증폭기 트랜지스터의 기판 바이어스 전압으로 임의 레벨을 가지는 백바이어스 전압을 외부에서 인가하기 위한 제2 백바이어스 전압 인가 패드; 및A second back bias voltage applying pad for externally applying a back bias voltage having a predetermined level as a substrate bias voltage of the bit line sense amplifier transistor in a test mode; And 테스트 모드 신호에 응답하여 상기 백바이어스 전압 발생 수단의 출력단과 상기 제2 백바이어스 전압 인가 패드 사이를 선택적으로 연결/분리하기 위한 스위칭 수단Switching means for selectively connecting / disconnecting between the output terminal of the back bias voltage generating means and the second back bias voltage applying pad in response to a test mode signal 을 구비하는 반도체 메모리 소자.A semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 스위칭 수단은 상기 백바이어스 전압 발생 수단의 출력단과 상기 제2 백바이어스 전압 인가 패드 사이에 접속되며 상기 테스트 모드 신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And said switching means comprises an NMOS transistor connected between an output terminal of said back bias voltage generating means and said second back bias voltage applying pad and having said test mode signal as a gate input. 백바이어스 전압을 기판 바이어스 전압으로 인가받는 다수의 셀 트랜지스터와 다수의 비트라인 감지증폭기 트랜지스터를 구비하는 반도체 메모리 소자의 구동방법에 있어서,A method of driving a semiconductor memory device comprising a plurality of cell transistors and a plurality of bit line sense amplifier transistors receiving a back bias voltage as a substrate bias voltage, 내부적으로 상기 백바이어스 전압을 생성하는 단계;Internally generating the back bias voltage; 테스트 모드 신호에 응답하여 내부적으로 생성된 상기 백바이어스 전압을 차단하고, 외부로부터 백바이어스 전압 인가 패드 - 상기 셀 트랜지스터의 기판 바이어스 전압 인가단과는 전기적으로 분리됨 - 를 통해 상기 비트라인 감지증폭기 트랜지스터의 기판 바이어스 전압으로 임의 레벨을 가지는 백바이어스 전압을 인가하는 단계Cut off the internally generated back bias voltage in response to a test mode signal, and externally via a back bias voltage applying pad, electrically isolated from the substrate bias voltage applying end of the cell transistor, to the substrate of the bit line sense amplifier transistor. Applying a back bias voltage having an arbitrary level as a bias voltage 를 포함하는 반도체 메모리 소자의 구동방법.Method of driving a semiconductor memory device comprising a.
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