KR100439101B1 - Burn-in stress voltage control device - Google Patents
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Abstract
본 발명은 번인 스트레스 전압 제어 장치에 관한 것으로서, 반도체 메모리에 번인 스트레스 전압의 인가시, 스트레스 전압을 효과적으로 제어하기 위하여 전원전압 Vpp 및 코어전압 Vcore을 동시에 외부전원으로 연결하여 원하는 전위 레벨로 제어할 수 있도록 하는 번인 스트레스 전압 제어 장치에 관한 것이다. 이를 위해, 본 발명은 번인 스트레스 모드시 스트레스 전압을 제어하는 번인 신호를 발생하는 번인 신호 발생회로를 구비하여, 번인 신호의 인가에 따라 외부 전원전압과 내부 전원전압을 연결하여 임의로 설정된 외부 전원전압으로 스트레스 전압을 인가하도록 한다. 따라서, 번인 스트레스 전압의 인가시 외부 전원전압을 사용하여 안정적인 스트레스 전압을 인가할 수 있도록 한다.The present invention relates to a burn-in stress voltage control device, and when the burn-in stress voltage is applied to a semiconductor memory, the power supply voltage Vpp and the core voltage Vcore can be simultaneously connected to an external power source to control the stress voltage at a desired potential level. To a burn-in stress voltage control device. To this end, the present invention comprises a burn-in signal generation circuit for generating a burn-in signal for controlling the stress voltage in the burn-in stress mode, by connecting the external power supply voltage and the internal power supply voltage according to the application of the burn-in signal to a predetermined external power supply voltage Apply a stress voltage. Therefore, when the burn-in stress voltage is applied, a stable stress voltage can be applied using an external power supply voltage.
Description
본 발명은 번인 스트레스 전압 제어 장치에 관한 것으로서, 반도체 메모리에 번인 스트레스 전압의 인가시, 스트레스 전압을 효과적으로 제어하기 위하여 전원전압 Vpp 및 코어전압 Vcore을 동시에 외부전원으로 연결하여 원하는 전위 레벨로 제어할 수 있도록 하는 번인 스트레스 전압 제어 장치에 관한 것이다.The present invention relates to a burn-in stress voltage control device, and when the burn-in stress voltage is applied to a semiconductor memory, the power supply voltage Vpp and the core voltage Vcore can be simultaneously connected to an external power source to control the stress voltage at a desired potential level. To a burn-in stress voltage control device.
일반적으로 번인 스트레스 장치는 디램에서 신뢰성을 확보하기 위한 방법 중의 하나로, 디램의 노말 동작시의 온도보다 높은 대개 125℃ 정도의 온도와 노말 동작시의 전원보다 높은 전압을 디램 셀에 인가한다.In general, a burn-in stress device is one of methods for securing reliability in a DRAM. In general, a burn-in stress device applies a voltage of about 125 ° C. higher than the temperature of the DRAM in normal operation and a voltage higher than the power supply in the normal operation to the DRAM cell.
도 1은 이러한 셀의 트랜지스터 T 및 캐패시터 C에 인가되는 전위 레벨을 나타낸다.1 shows the potential level applied to transistor T and capacitor C of this cell.
워드라인 WL의 인에이블시 트랜지스터 T의 게이트에는 전원전압 Vpp가 인가되고, 비트라인 BL의 인에이블시에는 코어전압 Vcore 또는 접지전압 Vss가 인가된다. 또한, 캐패시터 C에는 셀 플레이트 전압 Vcp이 인가된다. 이러한 셀에 정확한 스트레스 전압을 인가하기 위해서는 내부전원 중에서 트랜지스터 T의 게이트 옥사이드에 스트레스 전압을 인가하기 위한 전원전압 Vpp 레벨과, 셀 캐패시터 C의 절연물질에 스트레스 전압을 인가하기 위한 코어전압 Vcore 레벨을 정확하게 제어하는 것이 주요 관건이다. 여기서, 코어전압 Vcore은 셀에 쓰여지는 데이타 레벨을 말한다.The power supply voltage Vpp is applied to the gate of the transistor T when the word line WL is enabled, and the core voltage Vcore or the ground voltage Vss is applied when the bit line BL is enabled. In addition, the cell plate voltage Vcp is applied to the capacitor C. In order to apply the correct stress voltage to such a cell, the power supply voltage Vpp level for applying the stress voltage to the gate oxide of the transistor T and the core voltage Vcore level for applying the stress voltage to the insulating material of the cell capacitor C are accurately measured. Control is the key. Here, the core voltage Vcore refers to the data level written in the cell.
종래에는 이러한 스트레스 전압을 내부전원으로 만들어서 인가하거나 어느 한 전원을 외부전원 Vdd로 쇼트 시켜서 인가하고, 다른 전원은 그 전원을 내부전원으로 인가하는 방식을 사용해왔다. 그러나, 이러한 내부전원은 PVT(공정, 외부전원 전압, 온도)의 변화에 따라 쉽게 변화될 수 있으며, 다이 투 다이(die to die), 웨이퍼 투 웨이퍼(wafer to wafer) 변화를 수반하게 되고 보다 정확한 스트레스 전압을 균일하게 인가하기에는 어려움이 많다.Conventionally, such a stress voltage is applied by making an internal power source or by applying one power source to an external power source Vdd and applying the other power source to the internal power source. However, these internal power sources can be easily changed by changes in PVT (process, external power voltage, temperature), and are accompanied by die to die and wafer to wafer changes and are more accurate. It is difficult to apply the stress voltage uniformly.
도 2 및 도 3은 종래의 번인 스트레스 전압의 인가시 번인 전위 레벨을 나타낸다.2 and 3 show burn-in potential levels upon application of a conventional burn-in stress voltage.
도 2에서는 전원전압 Vpp 및 코어전압 Vcore 모두 내부전원으로 인가하는 경우를 나타내는데, 이러한 경우 PVT의 변화에 민감하게 된다. 또한, 도 3은 셀 데이타 전위인 코어전압 Vcore은 외부전원과 쇼트시켜 외부전원 레벨로 제어하고, 전원전압 Vpp는 코어전압 Vcore을 기준으로 하여 내부전원으로 만드는 방식이다. 이러한 경우 코어전압 Vcore은 외부인가 전위와 동일하므로 정확하게 스트레스 전압으로 제어할 수 있으나 전원전압 Vpp는 내부 발생 전위로서 역시 PVT의 변화에 취약할 수 있는 문제점이 있다.In FIG. 2, both the power supply voltage Vpp and the core voltage Vcore are applied to the internal power supply. In this case, the power supply voltage Vpp and the core voltage Vcore are sensitive to changes in the PVT. In addition, FIG. 3 illustrates a method in which the core voltage Vcore, which is a cell data potential, is shorted with an external power source and controlled at an external power level, and the power source voltage Vpp is an internal power source based on the core voltage Vcore. In this case, since the core voltage Vcore is the same as the externally applied potential, it can be accurately controlled by the stress voltage, but the power supply voltage Vpp is an internally generated potential, which may also be vulnerable to changes in the PVT.
이러한 문제점을 해결하기 위해 외부전원을 스트레스 전압으로 인가하는 방식이 개시되었다.In order to solve this problem, a method of applying an external power source to a stress voltage has been disclosed.
도 4는 이러한 외부전원 Vdd를 전원전압 Vpp으로 연결하는 방식에 관한 회로도이다.4 is a circuit diagram of a method of connecting such an external power source Vdd to a power source voltage Vpp.
도 4를 보면, 인버터 IV1은 번인 신호 발생회로로부터 인가되는 번인 신호를 반전하여 출력한다. PMOS트랜지스터 P1는 소스 및 드레인이 각각 외부 전원전압 Vdd 및 전원전압 Vpp과 연결된다. 또한, 외부 전원전압 Vdd과 코어전압 Vcore단 사이에 직렬연결되어 게이트가 각각 드레인 단자와 공통 연결된 PMOS트랜지스터 P2 및 PMOS트랜지스터 P3를 구비하여 외부전원전압 Vdd와 코어전압 Vcore을 연결한다.4, the inverter IV1 inverts and outputs the burn-in signal applied from the burn-in signal generating circuit. The PMOS transistor P1 has a source and a drain connected to an external power supply voltage Vdd and a power supply voltage Vpp, respectively. In addition, a PMOS transistor P2 and a PMOS transistor P3 having a gate connected in series with an external power supply voltage Vdd and a core voltage Vcore stage are respectively connected to the drain terminal, thereby connecting the external power supply voltage Vdd and the core voltage Vcore.
하지만, 이러한 경우에도 코어전압 Vcore는 내부전원으로 만들어야 하므로 역시 PVT의 변화에 취약한 문제점이 있다. 도 5는 도 4에 도시된 종래의 번인 스트레스 전압 제어 장치에 관한 번인 레벨을 나타내는 그래프이다. 도 5를 보면, 전원전압 Vpp는 외부 전원 전압 Vdd로 사용하고, 코어전압 Vcore은 외부 전원전압Vdd-2Vt(또는 3Vt;Vt는 문턱전압)로 사용하게 된다.However, even in this case, since the core voltage Vcore must be made of an internal power supply, there is also a problem in that the PVT is vulnerable. FIG. 5 is a graph illustrating a burn-in level of the conventional burn-in stress voltage controlling device illustrated in FIG. 4. 5, the power supply voltage Vpp is used as the external power supply voltage Vdd, and the core voltage Vcore is used as the external power supply voltage Vdd-2Vt (or 3Vt; Vt is a threshold voltage).
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 번인 스트레스 전압 인가시에 전원전압 Vpp은 외부전원 Vdd에 연결하고, 코어전압 Vcore는 데이타 출력 버퍼 전원용 외부전원 Vddq에 연결하여 사용함으로써 스트레스 전압을 외부 전원전압을 이용하여 효과적으로 제어하도록 하는데 그 목적이 있다.The present invention was created to solve the above problems, the stress voltage by connecting the power supply voltage Vpp to the external power supply Vdd, the core voltage Vcore is connected to the external power supply Vddq for data output buffer power supply when the burn-in stress voltage is applied The purpose is to effectively control the voltage by using an external power supply voltage.
도 1은 종래의 셀에 인가되는 전위 레벨을 설명하기 위한 도면.1 is a diagram for explaining a potential level applied to a conventional cell.
도 2 및 도 3은 종래의 번인 스트레스 전압 제어 장치의 번인 전위레벨을 나타내는 그래프.2 and 3 are graphs showing the burn-in potential level of the conventional burn-in stress voltage control device.
도 4는 종래의 번인 스트레스 전압 제어 장치에 관한 회로도.4 is a circuit diagram of a conventional burn-in stress voltage control device.
도 5는 도 4의 번인 전위레벨을 나타내는 그래프.FIG. 5 is a graph showing the burn-in potential level of FIG. 4. FIG.
도 6은 본 발명에 따른 번인 스트레스 전압 제어 장치에 관한 회로도.6 is a circuit diagram of a burn-in stress voltage control device according to the present invention.
도 7은 도 6의 번인 전위레벨을 나타내는 그래프.FIG. 7 is a graph showing the burn-in potential level of FIG. 6. FIG.
도 8 내지 도 10은 본 발명의 다른 실시예.8 to 10 is another embodiment of the present invention.
상기한 목적을 달성하기 위한 본 발명의 번인 스트레스 전압 제어장치는, 번인 스트레스 모드시 스트레스 전압을 제어하기 위한 번인 신호를 발생하는 번인 신호 발생회로; 및 최소한 하나 이상의 스위칭 수단으로써 내부 펌핑전압단, 내부 코어전압단과 외부 전원단이 상호 연결되고, 번인 신호에 의해 스위칭 수단이 도통되면 임의로 설정된 외부전압이 스위칭 수단에 연결된 내부 펌핑전압단, 내부 코어전압단을 통하여 스트레스 전압으로 인가되는 스트레스 전압 제어수단을 구비함을 특징으로 한다.Burn-in stress voltage control apparatus of the present invention for achieving the above object, Burn-in signal generation circuit for generating a burn-in signal for controlling the stress voltage in the burn-in stress mode; And an internal pumping voltage terminal and an internal core voltage at which at least one switching means is connected to the internal pumping voltage terminal, the internal core voltage terminal, and the external power supply terminal, and when the switching means is turned on by the burn-in signal. Characterized in that the stress voltage control means is applied to the stress voltage through the stage.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 6은 본 발명에 따른 번인 스트레스 전압 제어 장치에 관한 회로도이다.6 is a circuit diagram of the burn-in stress voltage control apparatus according to the present invention.
도 6을 보면, 본 발명의 실시예는 번인 신호를 발생하기 위한 번인 신호 발생회로와, 번인 신호 발생회로로부터 인가되는 번인 신호를 반전하여 출력하는 인버터 IV2를 구비한다. 또한, 외부 전원전압 Vdd와 전원전압 Vpp를 연결하기 위한 PMOS트랜지스터 P4와, 데이타 출력 버퍼 전원용 외부 전원전압 Vddq와 코어전압Vcore을 연결하기 위한 PMOS트랜지스터 P5로 구성된다. 여기서, PMOS트랜지스터 P4는 각각 소스 및 드레인을 통하여 전원전압 Vdd와 전원전압 Vpp를 인가받고, 게이트를 통해 인버터 IV2로부터 인가되는 신호를 입력받는다. 그리고, PMOS트랜지스터 P5는 각각 소스 및 드레인을 통하여 전원전압 Vddq과 코어전압 Vcore을 인가받고, 게이트를 통해 인버터 IV2로부터 인가되는 신호를 입력받는다. 이때, 전원전압 Vdd과 데이타 출력 버퍼 전원용 외부 전원전압 Vddq는 모두 외부 전원전압이고, 전원전압 Vpp 및 코어전압 Vcore은 내부 전원전압이다. 또한, 이 전원전압 Vdd와 전원전압 Vddq는 서로 바꾸어 연결하도록 회로를 구성해도 무방하다.Referring to FIG. 6, an embodiment of the present invention includes a burn-in signal generating circuit for generating a burn-in signal, and an inverter IV2 that inverts and outputs the burn-in signal applied from the burn-in signal generating circuit. In addition, a PMOS transistor P4 for connecting the external power supply voltage Vdd and the power supply voltage Vpp, and a PMOS transistor P5 for connecting the external power supply voltage Vddq for the data output buffer power supply and the core voltage Vcore. Here, the PMOS transistor P4 receives a power supply voltage Vdd and a power supply voltage Vpp through a source and a drain, respectively, and receives a signal applied from an inverter IV2 through a gate. The PMOS transistor P5 receives a power supply voltage Vddq and a core voltage Vcore through a source and a drain, respectively, and receives a signal applied from an inverter IV2 through a gate. At this time, the power supply voltage Vdd and the external power supply voltage Vddq for the data output buffer power supply are both external power supply voltages, and the power supply voltage Vpp and the core voltage Vcore are internal power supply voltages. In addition, the circuit may be configured such that the power supply voltage Vdd and the power supply voltage Vddq are interchangeably connected.
이러한 구성을 갖는 본 발명의 동작과정은 다음과 같다.The operation process of the present invention having such a configuration is as follows.
먼저, 노말 모드에서는 번인 신호 발생회로의 출력인 번인 신호가 로우의 상태이고, 인버터 IV2를 통하여 하이의 값이 출력된다. 따라서, PMOS트랜지스터 P4 및 PMOS트랜지스터 P5가 동작하지 않으므로 노말 모드에서는 정상적인 동작을 수행하게 된다.First, in the normal mode, the burn-in signal that is the output of the burn-in signal generating circuit is in a low state, and a high value is output through the inverter IV2. Therefore, since the PMOS transistor P4 and the PMOS transistor P5 do not operate, the normal operation is performed in the normal mode.
그리고, 번인 모드에서는 번인 신호 발생회로의 출력인 번인 신호가 하이의 상태이고, 인버터 IV2를 통하여 로우의 값이 출력된다. 따라서, PMOS트랜지스터 P4,P5가 모두 턴온되어 전원전압 Vdd와 전원전압 Vpp가 연결되고, 전원전압 Vddq와 코어전압 Vcore가 연결된다.In the burn-in mode, the burn-in signal that is the output of the burn-in signal generating circuit is in a high state, and a low value is output through the inverter IV2. Therefore, the PMOS transistors P4 and P5 are all turned on to connect the power supply voltage Vdd and the power supply voltage Vpp, and the power supply voltage Vddq and the core voltage Vcore are connected.
도 7은 도 6의 구성을 갖는 본 발명의 번인 레벨을 나타내는 그래프이다.FIG. 7 is a graph showing the burn-in level of the present invention having the configuration of FIG. 6.
도 7을 보면, 전원전압 Vpp의 전위 레벨은 외부 전원전압인 Vdd에 연결되고, 코어전압 Vcore는 전원전압 Vddq과 연결되어, 번인 스트레스 전압의 인가시 인가전압을 외부 전원전압에 의해 제어한다. 따라서, 스트레스 전압을 원하는 전위레벨로 외부에서 정확하게 인가함으로써 번인 바이어스(Burn-in bias)를 보다 정확하게 제어할 수 있다. 예를들어, 전원전압 Vpp=5V, 코어전압 Vcore=3V인 상태에서 번인 스트레스 전압을 가하고자 할 때 전원전압 Vdd에 5V, 전원전압 Vddq에 3V를 각각 인가한다. 또한, 이를 전후하여 번인 신호를 발생시키면 외부에서 정확하게 제어되는 전원전압 Vpp=5V, 코어전압 Vcore=3V의 상태에서 번인 스트레스 전압을 인가할 수 있다.Referring to FIG. 7, the potential level of the power supply voltage Vpp is connected to Vdd, which is an external power supply voltage, and the core voltage Vcore is connected to the power supply voltage, Vddq, to control the applied voltage when the burn-in stress voltage is applied by the external power supply voltage. Therefore, the burn-in bias can be more accurately controlled by accurately applying the stress voltage to the desired potential level from the outside. For example, when a burn-in stress voltage is applied with the power supply voltage Vpp = 5V and the core voltage Vcore = 3V, 5V is applied to the power supply voltage Vdd and 3V to the power supply voltage Vddq, respectively. In addition, if the burn-in signal is generated before and after this, the burn-in stress voltage can be applied in the state of the externally controlled power supply voltage Vpp = 5V and the core voltage Vcore = 3V.
도 8은 본 발명에 따른 번인 스트레스 전압 제어 장치의 다른 실시예이다.8 is another embodiment of the burn-in stress voltage control apparatus according to the present invention.
도 8의 실시예는, 번인 신호를 발생하기 위한 번인 신호 발생회로와, 번인 신호 발생회로로부터 인가되는 번인 신호를 반전하여 출력하는 인버터 IV3와, 번인 신호 발생회로로부터 인가되는 번인 신호를 부트 스트래핑(Boot strapping)하는 부트 스트래핑 회로(100)를 구비한다. 또한, 외부 전원전압 Vdd와 전원전압 Vpp를 연결하기 위한 PMOS트랜지스터 P6와, 데이타 출력 버퍼 전원용 외부 전원전압 Vddq와 코어전압 Vcore을 연결하기 위한 NMOS트랜지스터 N1로 구성된다. 여기서, PMOS트랜지스터 P6는 각각 소스 및 드레인을 통하여 전원전압 Vdd와 전원전압 Vpp를 인가받고, 게이트를 통해 인버터 IV3로부터 인가되는 신호를 입력받는다. 그리고, NMOS트랜지스터 N1는 각각 소스 및 드레인을 통하여 전원전압 Vddq과 코어전압 Vcore을 인가받고, 게이트를 통해 부트 스트래핑 회로(100)로부터 인가되는 신호를 입력받는다. 여기서, 전원전압 Vpp는 워드라인 인에이블 신호용 전위이며 코어전압 Vcore는 셀에 쓰여지는 데이타 전위로 사용되는 전원이다.The embodiment of FIG. 8 bootstraps a burn-in signal generating circuit for generating a burn-in signal, an inverter IV3 for inverting and outputting a burn-in signal applied from the burn-in signal generating circuit, and a burn-in signal applied from the burn-in signal generating circuit. Boot strapping circuit 100 for boot strapping. In addition, a PMOS transistor P6 for connecting the external power supply voltage Vdd and the power supply voltage Vpp, and an NMOS transistor N1 for connecting the external power supply voltage Vddq for the data output buffer power supply and the core voltage Vcore are provided. Here, the PMOS transistor P6 receives a power supply voltage Vdd and a power supply voltage Vpp through a source and a drain, respectively, and receives a signal applied from an inverter IV3 through a gate. The NMOS transistor N1 receives a power supply voltage Vddq and a core voltage Vcore through a source and a drain, and receives a signal applied from the boot strapping circuit 100 through a gate. Here, the power supply voltage Vpp is a potential for a word line enable signal, and the core voltage Vcore is a power supply used as a data potential written in a cell.
따라서, 본 발명은 스트레스 전압을 인가하기 위한 셀 트랜지스터의 게이트에 인가되는 전위와 셀 캐패시터에 걸리는 전위가 번인시에는 외부에서 인가되는 전원전압으로 인가되어 필요한 전위레벨을 간편하고 정확하게 제어할 수 있다.Therefore, in the present invention, when a potential applied to a gate of a cell transistor for applying a stress voltage and a potential applied to a cell capacitor are burned-in, a potential voltage applied from the outside is applied to enable a simple and accurate control of a required potential level.
이러한 구성을 갖는 도 8의 실시예의 동작과정을 설명하면 다음과 같다.Referring to the operation of the embodiment of Figure 8 having such a configuration as follows.
번인 모드에서 번인 신호 발생회로의 출력인 번인 신호가 하이의 상태이고, 인버터 IV2를 통하여 로우의 값이 출력된다. 따라서, PMOS트랜지스터 P6가 턴온되어 전원전압 Vdd와 전원전압 Vpp가 연결된다. 이때, 부트 스트래핑 회로(100)는 번인 신호 발생회로로부터 인가되는 번인 신호를 부트 스트래핑(또는 펌핑)하는 회로이다. 따라서, 번인 신호 발생회로로부터 인가되는 번인 신호에 따라 NMOS트랜지스터 N1를 턴온시키기 위해 NMOS트랜지스터 N1의 게이트에 전원전압 Vddq 레벨보다 문턱전압 Vt 이상 높은 전압을 제공하게 된다. 결국, 부트스트래핑 회로(100)로부터 인가되는 전압에 의해 NMOS트랜지스터 N1이 턴온되어 전원전압 Vddq와 코어전압 Vcore이 연결된다.In the burn-in mode, the burn-in signal, which is the output of the burn-in signal generating circuit, is high, and a low value is output through the inverter IV2. Therefore, the PMOS transistor P6 is turned on to connect the power supply voltage Vdd and the power supply voltage Vpp. In this case, the bootstrapping circuit 100 is a circuit for bootstrapping (or pumping) the burn-in signal applied from the burn-in signal generating circuit. Therefore, in order to turn on the NMOS transistor N1 according to the burn-in signal applied from the burn-in signal generating circuit, the gate voltage of the NMOS transistor N1 is provided with a threshold voltage Vt higher than the power supply voltage Vddq level. As a result, the NMOS transistor N1 is turned on by the voltage applied from the bootstrapping circuit 100 to connect the power supply voltage Vddq and the core voltage Vcore.
도 9는 본 발명에 따른 번인 스트레스 전압 제어 장치의 또 다른 실시예이다.9 is another embodiment of the burn-in stress voltage control apparatus according to the present invention.
도 9의 실시예는, 번인 신호를 발생하기 위한 번인 신호 발생회로와, 번인 신호 발생회로로부터 인가되는 번인 신호를 반전하여 출력하는 인버터 IV4를 구비한다. 또한, 외부 전원전압 Vdd와 전원전압 Vpp를 연결하기 위한 PMOS트랜지스터 P7와, 데이타 출력 버퍼 전원용 외부 전원전압 Vddq와 코어전압 Vcore을 연결하기 위한 NMOS트랜지스터 N2로 구성된다. 여기서, PMOS트랜지스터 P7는 각각 소스 및드레인을 통하여 전원전압 Vdd와 전원전압 Vpp를 인가받고, 게이트를 통해 인버터 IV4로부터 인가되는 신호를 입력받는다. 그리고, NMOS트랜지스터 N2는 각각 소스 및 드레인을 통하여 전원전압 Vddq과 코어전압 Vcore을 인가받고, 게이트를 통해 번인 신호 발생회로로부터 인가되는 전원전압 Vdd 레벨의 번인 신호를 입력받는다.9 includes a burn-in signal generating circuit for generating a burn-in signal and an inverter IV4 which inverts and outputs the burn-in signal applied from the burn-in signal generating circuit. In addition, a PMOS transistor P7 for connecting the external power supply voltage Vdd and the power supply voltage Vpp, and an NMOS transistor N2 for connecting the external power supply voltage Vddq for the data output buffer power supply and the core voltage Vcore. Here, the PMOS transistor P7 receives the power supply voltage Vdd and the power supply voltage Vpp through the source and the drain, respectively, and receives the signal applied from the inverter IV4 through the gate. The NMOS transistor N2 receives a power supply voltage Vddq and a core voltage Vcore through a source and a drain, respectively, and receives a burn-in signal having a power supply voltage Vdd level applied from a burn-in signal generation circuit through a gate.
도 9의 실시예는, 번인 모드시에 전원전압 Vdd가 전원전압 Vddq 보다 문턱전압 Vt 이상 높은 경우에 별도의 부트 스트래핑(또는 펌핑)이 필요 없이 전원전압 Vdd 레벨로 구현할 수 있음을 나타낸다. 이때, 전원전압 Vddq의 전위가 코어전압 Vcore으로 연결될 때 문턱전압으로 인한 전위 레벨의 손실이 발생하지 않는다.The embodiment of FIG. 9 shows that when the power supply voltage Vdd is higher than the power supply voltage Vddq by more than the threshold voltage Vtq in the burn-in mode, the boot voltage (or pumping) may be implemented at the power supply voltage Vdd level. At this time, when the potential of the power supply voltage Vddq is connected to the core voltage Vcore, the loss of the potential level due to the threshold voltage does not occur.
도 10은 본 발명에 따른 번인 스트레스 전압 제어 장치의 또 다른 실시예이다.10 is another embodiment of the burn-in stress voltage control device according to the present invention.
도 10을 보면, 본 발명의 실시예는 번인 신호를 발생하기 위한 번인 신호 발생회로와, 번인 신호 발생회로로부터 인가되는 번인 신호를 반전하여 출력하는 인버터 IV5를 구비한다. 또한, 외부 전원전압 Vdd와 코어전압 Vcore을 연결하기 위한 PMOS트랜지스터 P8와, 데이타 출력 버퍼 전원용 외부 전원전압 Vddq와 전원전압 Vpp를 연결하기 위한 PMOS트랜지스터 P9로 구성된다. 여기서, PMOS트랜지스터 P8는 각각 소스 및 드레인을 통하여 전원전압 Vdd와 코어전압 Vcore을 인가받고, 게이트를 통해 인버터 IV5로부터 인가되는 신호를 입력받는다. 그리고, PMOS트랜지스터 P9는 각각 소스 및 드레인을 통하여 전원전압 Vddq과 전원전압 Vpp을 인가받고, 게이트를 통해 인버터 IV5로부터 인가되는 Vdd 레벨의 번인 신호를 입력받는다. 도 10의 실시예는, 번인 모드시에 전원전압 Vddq와 전원전압 Vpp가 연결되고,전원전압 Vdd와 코어전압 Vcore가 연결된다.Referring to FIG. 10, an embodiment of the present invention includes a burn-in signal generating circuit for generating a burn-in signal, and an inverter IV5 which inverts and outputs a burn-in signal applied from the burn-in signal generating circuit. In addition, a PMOS transistor P8 for connecting the external power supply voltage Vdd and the core voltage Vcore, and a PMOS transistor P9 for connecting the external power supply voltage Vddq for the data output buffer power supply and the power supply voltage Vpp are provided. Here, the PMOS transistor P8 receives a power supply voltage Vdd and a core voltage Vcore through a source and a drain, respectively, and receives a signal applied from the inverter IV5 through a gate. The PMOS transistor P9 receives a power supply voltage Vddq and a power supply voltage Vpp through a source and a drain, respectively, and receives a burn-in signal having a Vdd level applied from the inverter IV5 through a gate. In the embodiment of Fig. 10, the power supply voltage Vddq and the power supply voltage Vpp are connected in the burn-in mode, and the power supply voltage Vdd and the core voltage Vcore are connected.
이상에서 설명한 바와 같이, 본 발명은 번인 스트레스 전압의 인가시에 필요한 전위레벨을 외부 전원전압으로 정확하게 제어함으로써 전위 변화에 따른 오버 스트레스(Over stress;필요 이상으로 많은 스트레스가 인가되는 경우)나 언더 스트레스(Under stress;신뢰성이 취약한 경우)의 발생을 줄일 수 있을 뿐만 아니라, 번인 모드시 인가전압에 따른 신뢰도를 향상시킬 수 있는 효과를 제공한다.As described above, the present invention accurately controls the potential level required when the burn-in stress voltage is applied to an external power supply voltage, so that over stress (over stress) or under stress caused by a potential change is applied. In addition to reducing the occurrence of under stress (when the reliability is weak), it provides the effect of improving the reliability according to the applied voltage in the burn-in mode.
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