KR100341191B1 - Semiconductor integrated circuit device capable of externally applying power supply potential to internal circuit while restricting noise - Google Patents
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Abstract
외부 단자(118)와 내부 회로에의 내부 전원 공급 노드는 제 1 및 제 2 트랜지스터(N112 및 N114)를 거쳐서 접속되어 있다. 테스트 동작 모드에 있어서는, 제 1 및 제 2 트랜지스터(N112 및 N114)가 도통 상태로 되어, 단자(118)로부터 내부 회로에 전위가 공급된다. 통상 동작 모드에 있어서는, 단자와 제 1 트랜지스터의 게이트 사이에 마련되는 제 3 트랜지스터(N110)가 도통 상태로 되어 제 1 트랜지스터(N112)의 게이트는 외부 단자(118)와 결합하고, 제 2 트랜지스터(N114)는 차단 상태로 된다. 단자(118)에의 언더슈트는 제 1 트랜지스터(N112)가 차단 상태로 됨으로써 내부에 전달되지 않는다.The external terminal 118 and the internal power supply node to the internal circuit are connected via the first and second transistors N112 and N114. In the test operation mode, the first and second transistors N112 and N114 are in a conductive state, and a potential is supplied from the terminal 118 to the internal circuit. In the normal operation mode, the third transistor N110 provided between the terminal and the gate of the first transistor is brought into a conductive state so that the gate of the first transistor N112 is coupled with the external terminal 118 and the second transistor ( N114) is cut off. The undershoot to the terminal 118 is not transmitted internally because the first transistor N112 is turned off.
Description
본 발명은 반도체 집적 회로 장치의 테스트 동작 모드에 있어서의 내부 회로에의 전원 전위의 공급을 실행하는 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 테스트 모드 동작에 있어서는, 외부로부터 공급되는 임의의 전압을 내부 회로에 공급하는 전원 공급 회로를 구비하는 반도체 집적 회로 장치의 구성에 관한 것이다.The present invention relates to a configuration for supplying a power supply potential to an internal circuit in a test operation mode of a semiconductor integrated circuit device. More specifically, the present invention relates to the construction of a semiconductor integrated circuit device having a power supply circuit for supplying an internal circuit with an arbitrary voltage supplied from the outside in a test mode operation.
반도체 집적 회로 장치, 예컨대 다이나믹 랜덤 액세스형 메모리(이하, DRAM이라고 칭함) 등의 반도체 메모리의 집적도의 향상에 동반하여, 그 회로를 구성하는 미세화한 트랜지스터의 신뢰성을 확보하는 한편, 반도체 집적 회로의 외부와의 데이터 송수신의 인터페이스의 규격 등의 요구를 만족하는 것을 양립시킬 필요가 있다.The semiconductor integrated circuit device, for example, a dynamic random access type memory (hereinafter referred to as DRAM) and the like, improves the degree of integration of the semiconductor memory, while ensuring the reliability of the miniaturized transistors constituting the circuit, It is necessary to make both of them satisfy | fill the requirements, such as the specification of the interface of data transmission / reception with the data.
따라서, 반도체 메모리 등의 반도체 집적 회로 장치로는, 외부 전원 전위 Ext.Vcc를 강압하여 내부 전원 전위 int.Vcc를 생성하는 강압 전원 회로가 탑재되는 것이 일반적이다.Therefore, as a semiconductor integrated circuit device such as a semiconductor memory, a step-down power supply circuit for stepping down an external power supply potential Ext. Vcc to generate an internal power supply potential int. Vcc is generally mounted.
또한, DRAM에서는 메모리 셀을 구성하는 메모리 셀 캐패시터의 신뢰성을 확보할 필요가 있을 뿐만아니라, 데이터 판독시의 잡음내성, 저소비 전력 및 판독 전압 마진의 확보 등을 고려한 회로 구성으로 할 필요가 있다. 이 때문에, DRAM에서는, 메모리 셀 캐패시터의 저장 노드의 대향 전극인 셀 플레이트에는 내부 전원 전위 int.Vcc의 1/2의 전위가 공급되고, 또한 비트선쌍의 프리 차지 전위로서도 내부 전원 전위 int.Vcc의 1/2의 전위가 공급된다.In addition, in DRAM, not only the reliability of the memory cell capacitors constituting the memory cell needs to be secured, but also the circuit configuration considering noise resistance, low power consumption, and read voltage margin during data readout is required. For this reason, in a DRAM, a potential of 1/2 of the internal power supply potential int. Vcc is supplied to the cell plate, which is a counter electrode of the storage node of the memory cell capacitor, and the internal power supply potential int.Vcc is also used as the precharge potential of the bit line pair. 1/2 of the potential is supplied.
또한, 트랜지스터의 리크 전류 특성을 개선하거나 기생 용량을 저감하는 등의 목적을 위하여, 기판에는 부(負) 전위(기판 전위)가 공급된다.In addition, a negative potential (substrate potential) is supplied to the substrate for the purpose of improving the leakage current characteristics of the transistor, reducing the parasitic capacitance, and the like.
즉, DRAM에 있어서는 외부로부터 공급되는 외부 전원 전위 Ext.Vcc는, 예컨대 3.3V 등의 단일 전위이더라도, DRAM 내부에 탑재된 강압 전원 회로, 셀 플레이트 전압 발생 회로, 비트선 프리차지 전압 발생 회로, 기판 전위 발생 회로 등의 복수의 내부 전원 회로가 탑재되는 것이 일반적이다.That is, in the DRAM, the external power supply potential Ext. Vcc supplied from the outside is a step-down power supply circuit, a cell plate voltage generation circuit, a bit line precharge voltage generation circuit, a board mounted inside the DRAM even if a single potential such as 3.3 V is supplied. It is common to mount several internal power supply circuits, such as a potential generating circuit.
상술한 바와 같은 내부 전원 회로는, 내부 회로의 안정 동작을 보증하기 위해서, 외부 전원 전위 Ext.Vcc가 변동한 경우에도 안정된 전위 레벨을 발생하도록 설계된다. 그런데, 장치의 동작 시험에 있어서는, 그 동작 마진을 파악하기 위해서 의도적으로 상기 내부 전원 전위를 임의의 범위에서 변화시켜, 장치의 동작 상태를 파악하고자 하는 경우가 있다. 그러나, 상기한 바와 같은 내부 전원 회로를 거쳐서, 외부 전원 전위 Ext.Vcc를 변환한 전위를 내부 회로에 부여하는 구성에서는, 외부로부터 내부 전원 전위가 생성하는 전위 레벨을 소망하는 값으로 설정하기가 곤란하다.The internal power supply circuit as described above is designed to generate a stable potential level even when the external power supply potential Ext. Vcc is varied in order to ensure stable operation of the internal circuit. By the way, in the operation test of the apparatus, in order to grasp the operation margin, the internal power supply potential may be intentionally changed in an arbitrary range to grasp the operation state of the apparatus. However, in the configuration in which the potential obtained by converting the external power source potential Ext. Vcc is applied to the internal circuit through the internal power source circuit as described above, it is difficult to set the potential level generated by the internal power source potential from the outside to a desired value. Do.
한편, 예컨대 DRAM 등에 있어서는 출하전의 스크리닝 테스트로서, 소위 번인 테스트라고 불리는 가속 시험이 행하여진다. 이것은 메모리 셀 캐패시터, 트랜지스터의 게이트 절연막, 다층 배선 등에 잠재화되어 있는 불량을 고전압이나 고환경온도 등의 가속 조건화에서 장치를 동작시킴으로써 현재화(顯在化)시키는 것을 목적으로 하는 시험이다. 이러한 가속 시험에 있어서도, 상기 내부 전원 회로가 생성하는 전위가 아니라, 소망하는 전원 전위를 내부 회로에 인가해야 한다.On the other hand, in a DRAM or the like, an acceleration test called a burn-in test is performed as a screening test before shipment. This is a test for the purpose of presenting defects latent in memory cell capacitors, gate insulating films of transistors, multilayer wirings, etc. by operating the device under accelerated conditions such as high voltage and high environmental temperature. Also in this acceleration test, the desired power supply potential must be applied to the internal circuit, not the potential generated by the internal power supply circuit.
도 9는 반도체 집적 회로 장치에 탑재된 내부 전원 회로가 생성하는 전압 대신에, 외부로부터 인가되는 전압을 내부 회로에 인가하는 것을 가능하게 하는 종래의 전위 공급 회로(8000)의 구성을 나타내는 개략 블럭도이다.Fig. 9 is a schematic block diagram showing the structure of a conventional potential supply circuit 8000 that makes it possible to apply a voltage applied from the outside to the internal circuit, instead of the voltage generated by the internal power supply circuit mounted in the semiconductor integrated circuit device. to be.
도 9를 참조하면, 전위 공급 회로(8000)는 DRAM의 외부로부터 인가되는 제어 신호 및 어드레스 신호의 조합에 의해, 활성의 테스트 모드 신호 STEST를 발생하는 테스트 모드 신호 발생 회로(8010)와, 테스트 모드 신호 STEST의 활성화에 따라서, 내부 전원 노드 ns와 외부로부터의 공급 전위를 수신하는 단자(8020)를 접속하고, 테스트 모드 신호의 비활성 기간 중에는 내부 전원 노드 ns와 단자(8020)를 전기적으로 분리하는 전압 인가 회로(8040)와, 테스트 모드 신호 STEST의 비활성 기간 중에는 내부 전원 노드 ns에 내부 전원 전압 int.V를 공급하고, 테스트 모드 신호의 활성 기간 중에는 동작을 정지하는 내부 전원 전압 발생 회로 회로(8030)를 구비한다.Referring to FIG. 9, the potential supply circuit 8000 includes a test mode signal generation circuit 8010 that generates an active test mode signal STEST by a combination of a control signal and an address signal applied from the outside of the DRAM, and a test mode. In accordance with the activation of the signal STEST, the internal power node ns and a terminal 8020 for receiving a supply potential from the outside are connected, and a voltage for electrically separating the internal power node ns and the terminal 8020 during the inactive period of the test mode signal. The internal circuit voltage generator circuit 8030 supplies the internal power supply voltage int.V to the internal power supply node ns during the inactive period of the applying circuit 8040 and the test mode signal STEST, and stops operation during the active period of the test mode signal. It is provided.
도 9에 있어서, 내부 전원 전압 발생 회로(8030)는 강압 전원 회로, 셀 플레이트 전압 발생 회로, 비트선 프리차지 전압 발생 회로, 기판 전위 발생 회로 등의어느 하나를 대표적으로 나타내고 있는 것으로 한다.In Fig. 9, the internal power supply voltage generation circuit 8030 is representatively one of a step-down power supply circuit, a cell plate voltage generation circuit, a bit line precharge voltage generation circuit, a substrate potential generation circuit, and the like.
또한, 테스트 모드 신호 STEST의 레벨은, 활성 기간 중에는 내부 전원 전압 레벨 int.Vcc이고, 비활성 기간 중에는 접지 전위 레벨 GND인 것으로 한다.The level of the test mode signal STEST is assumed to be the internal power supply voltage level int.Vcc during the active period and to the ground potential level GND during the inactive period.
도 10은 도 9에 나타낸 전압 인가 회로(8040)의 구성을 설명하기 위한 회로도이다.FIG. 10 is a circuit diagram for explaining the configuration of the voltage application circuit 8040 shown in FIG.
도 10을 참조하면, 전압 인가 회로(8040)는 내부 전원 전압 int.Vcc로 동작하고, 테스트 모드 신호 STEST를 수신하는 인버터 IVN500과, 외부 전원 전압 Ext.Vcc와 접지 전위 GND 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 P502 및 N 채널 MOS 트랜지스터 N502와, 외부 전원 전압 Ext.Vcc와 접지 전위 GND 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 P504 및 N 채널 MOS 트랜지스터 N504를 포함한다.Referring to FIG. 10, the voltage application circuit 8040 operates in the internal power supply voltage int.Vcc and is connected in series between an inverter IVN500 that receives the test mode signal STEST and an external power supply voltage Ext.Vcc and a ground potential GND. P-channel MOS transistors P502 and N-channel MOS transistors N502, and P-channel MOS transistors P504 and N-channel MOS transistors N504 connected in series between an external power supply voltage Ext.Vcc and ground potential GND.
트랜지스터 N502의 게이트는 신호 STEST를 수신하고, 트랜지스터 N504의 게이트는 인버터 IVN500의 출력을 수신한다. 트랜지스터 P504의 게이트는 트랜지스터 P502와 N502의 접속 노드 n502에 결합하고, 트랜지스터 P502의 게이트는 트랜지스터 P504와 N504의 접속 노드 n504에 결합한다.The gate of transistor N502 receives the signal STEST, and the gate of transistor N504 receives the output of inverter IVN500. The gate of transistor P504 is coupled to the connection node n502 of transistors P502 and N502, and the gate of transistor P502 is coupled to the connection node n504 of transistors P504 and N504.
전압 인가 회로(8040)는 외부 전원 전압 Ext.Vcc와 부전위인 기판 전위 Vbb 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 P506 및 N 채널 MOS 트랜지스터 N506과, 외부 전원 전압 Ext.Vcc와 기판 전위 Vbb 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 P508 및 N 채널 MOS 트랜지스터 N508을 더 포함한다.The voltage application circuit 8040 is connected between the P-channel MOS transistor P506 and the N-channel MOS transistor N506 connected in series between the external power supply voltage Ext.Vcc and the negative potential of the substrate potential Vbb, and between the external power supply voltage Ext.Vcc and the substrate potential Vbb. It further includes a P-channel MOS transistor P508 and an N-channel MOS transistor N508 connected in series.
트랜지스터 P506의 게이트는 노드 n504와 결합하고, 트랜지스터 P508의 게이트는 노드 n502와 결합한다. 트랜지스터 N508의 게이트는 트랜지스터 P506과 N506의 접속 노드 n506에 결합하고, 트랜지스터 N506의 게이트는 트랜지스터 P508과 N508의 접속 노드 n508에 결합한다.The gate of transistor P506 is coupled to node n504, and the gate of transistor P508 is coupled to node n502. The gate of transistor N508 is coupled to the connection node n506 of transistors P506 and N506, and the gate of transistor N506 is coupled to the connection node n508 of transistors P508 and N508.
전압 인가 회로(8040)는 단자(8020)와 내부 전원 노드 ns 사이에 결합되고, 게이트 전위가 노드 n508의 전위 레벨에 의해 제어되는 N 채널 MOS 트랜지스터 N510을 더 구비한다.The voltage application circuit 8040 further includes an N-channel MOS transistor N510 coupled between the terminal 8020 and the internal power supply node ns and whose gate potential is controlled by the potential level of the node n508.
다음에, 전압 인가 회로(8040)의 동작에 대하여 간단히 설명한다.Next, the operation of the voltage application circuit 8040 will be briefly described.
테스트 모드 신호 STEST가 활성 상태("H" 레벨: 내부 전원 전압 레벨 int.Vcc)로 되면, 인버터 IVN500의 출력은 "L" 레벨(접지 전위 레벨 GND)로 된다. 이에 따라서, 트랜지스터 N502는 도통 상태로 되고, 트랜지스터 N504는 차단 상태로 된다.When the test mode signal STEST becomes active ("H" level: internal power supply voltage level int.Vcc), the output of the inverter IVN500 goes to the "L" level (ground potential level GND). As a result, the transistor N502 is brought into a conductive state, and the transistor N504 is turned off.
따라서, 트랜지스터 P504의 게이트 전위는 트랜지스터 N504에 의해 접지 전위 GND 레벨로 되어, 트랜지스터 P504는 도통 상태로 된다. 따라서, 노드 n504의 전위 레벨은 외부 전원 전압 Ext.Vcc로 된다. 이에 대하여, 트랜지스터 P502는 차단 상태 그대로이다. 따라서, 노드 n502의 전위 레벨은 접지 전위 GND로 된다.Therefore, the gate potential of the transistor P504 is brought to the ground potential GND level by the transistor N504, and the transistor P504 is brought into a conductive state. Therefore, the potential level of the node n504 becomes the external power supply voltage Ext.Vcc. In contrast, the transistor P502 remains in a blocked state. Therefore, the potential level of the node n502 becomes the ground potential GND.
노드 n504의 전위가 외부 전원 전압 Ext.Vcc로 됨에 따라서 트랜지스터 P506은 차단 상태로 되고, 노드 n502의 전위가 접지 전위 GND로 됨에 따라서 트랜지스터 P508은 도통 상태로 된다.As the potential of the node n504 becomes the external power supply voltage Ext.Vcc, the transistor P506 is turned off, and as the potential of the node n502 becomes the ground potential GND, the transistor P508 is brought into a conductive state.
따라서, 노드 n508의 전위가 외부 전원 전압 Ext.Vcc로 됨에 따라서, 트랜지스터 N506은 게이트 전위가 외부 전원 전압 Ext.Vcc로 되기 때문에 도통 상태로 된다. 이에 따라 노드 n506의 전위 레벨은 부전위인 기판 전위 Vbb로 된다. 따라서, 트랜지스터 N508은 차단 상태이다.Therefore, as the potential of the node n508 becomes the external power supply voltage Ext.Vcc, the transistor N506 becomes in a conducting state because the gate potential becomes the external power supply voltage Ext.Vcc. As a result, the potential level of the node n506 becomes the substrate potential Vbb which is a negative potential. Thus, the transistor N508 is in a cutoff state.
노드 n508의 전위가 외부 전원 전압 Ext.Vcc로 됨으로써, 트랜지스터 N510이 도통 상태로 되고, 단자(8020)와 내부 전원 노드 ns가 결합되어, 단자(8020)로부터 내부 전원 노드 ns에 전위를 공급 가능해진다.When the potential of the node n508 becomes the external power supply voltage Ext.Vcc, the transistor N510 is brought into a conductive state, and the terminal 8020 and the internal power supply node ns are coupled to enable the potential to be supplied from the terminal 8020 to the internal power supply node ns. .
이에 대하여, 신호 STEST가 비활성 상태("L" 레벨: 접지 전위 레벨)에서는 트랜지스터 N504가 도통하고, 트랜지스터 N502는 차단 상태이기 때문에, 트랜지스터 P502가 도통 상태로 되고, 트랜지스터 P504는 차단 상태로 된다. 따라서, 노드 n502의 레벨은 외부 전원 전압 Ext.Vcct로 되고, 노드 n504의 레벨은 접지 전위 레벨로 된다.In contrast, when the signal STEST is in an inactive state (“L” level: ground potential level), the transistor N504 is turned on, and the transistor N502 is turned off, so the transistor P502 is turned on and the transistor P504 is turned off. Therefore, the level of the node n502 becomes the external power supply voltage Ext. Vcct, and the level of the node n504 becomes the ground potential level.
이에 따라 트랜지스터 P506이 도통 상태로 되고, 노드 n506의 전위는 외부 전원 전압 Ext.Vcc로 된다. 이에 따라서, 트랜지스터 N508은 도통하기 때문에, 노드 n508의 전위, 즉 트랜지스터 N510의 게이트 전위는 기판 전위 Vbb로 된다. 트랜지스터 N510이 차단 상태로 됨으로써, 단자(8020)는 내부 전원 노드 ns와 전기적으로 분리된다.As a result, the transistor P506 is brought into a conductive state, and the potential of the node n506 becomes the external power supply voltage Ext.Vcc. Accordingly, since the transistor N508 conducts, the potential of the node n508, that is, the gate potential of the transistor N510 becomes the substrate potential Vbb. By turning off transistor N510, terminal 8020 is electrically isolated from internal power supply node ns.
즉, 트랜지스터 N510의 게이트에는, 신호 STEST가 활성 상태에서는 외부 전원 전위 Ext.Vcc가 인가되고, 신호 STEST가 비활성 상태에서는 기판 전위 Vbb가 인가된다.That is, the external power source potential Ext. Vcc is applied to the gate of the transistor N510 when the signal STEST is active, and the substrate potential Vbb is applied when the signal STEST is inactive.
테스트 모드 신호 STEST의 활성 시에 트랜지스터 N510의 게이트에 외부 전원 전압 Ext.Vcc를 부여하는 것은, 내부 전원 노드 ns에 외부로부터 단자(8020)를 거쳐서 내부 전원 전위 int.Vcc 정도의 전압까지 인가할 수 있도록 하기 위해서이다.The provision of the external power supply voltage Ext.Vcc to the gate of the transistor N510 when the test mode signal STEST is active can be applied to the internal power supply node ns via a terminal 8020 from the outside up to a voltage of the internal power supply potential int.Vcc. To ensure that
또한, 테스트 모드 신호 STEST의 비활성 시에 트랜지스터 N510의 게이트에 기판 전위 Vbb를 부여하는 것은, 단자(8020)에 언더슈트가 인가된 경우에 그 언더슈트를 내부 전원 노드 ns에 전달하지 않도록 하기 위해서이다. 그러나, 언더슈트의 크기가 트랜지스터 N510의 임계값을 Vth로 할 때, 전위(Vbb-Vth) 이하로 되었을 경우에는, 트랜지스터 N510은 도통 상태로 되어, 이 언더슈트가 내부 전원 노드 ns에 전달되어 버린다. 한편, 단자(8020)에 오버슈트가 인가된 경우에는, 트랜지스터 N510이 N 채널 MOS 트랜지스터이기 때문에 그 차단 상태에 있어서, 단자(8020)에 오버슈트가 인가되었다고 해도 차단 상태를 유지하는 것이 가능하고, 오버슈트가 내부 전원 노드 ns에 인가되는 것을 방지하는 것이 가능하다.In addition, the substrate potential Vbb is applied to the gate of the transistor N510 when the test mode signal STEST is inactive in order to prevent the undershoot from being transmitted to the internal power supply node ns when an undershoot is applied to the terminal 8020. . However, when the size of the undershoot is equal to or lower than the potential Vbb-Vth when the threshold value of the transistor N510 is set to Vth, the transistor N510 is in a conductive state, and the undershoot is transmitted to the internal power supply node ns. . On the other hand, when the overshoot is applied to the terminal 8020, since the transistor N510 is an N-channel MOS transistor, in the blocking state, even if the overshoot is applied to the terminal 8020, the blocking state can be maintained. It is possible to prevent the overshoot from being applied to the internal power node ns.
그런데, 도 10에 도시하는 바와 같은 전위 공급 회로(8040)에서는, 테스트 모드 신호 STEST의 활성 시에는, 트랜지스터 N508 및 P506의 소스·드레인간, 트랜지스터 N506의 게이트·소스간에는 전압(|Ext.Vcc|+|Vbb|)이 가해지고, 테스트 모드 신호 STEST의 비활성 시에는, 트랜지스터 N506 및 P508의 소스·드레인간, 트랜지스터 N508의 게이트·소스간에는 전압(|Ext.Vcc|+|Vbb|)이 가해진다.By the way, in the potential supply circuit 8040 shown in FIG. 10, when the test mode signal STEST is active, the voltage (| Ext.Vcc || is between the source and the drain of the transistors N508 and P506 and between the gate and the source of the transistor N506. + | Vbb | is applied, and when the test mode signal STEST is inactive, a voltage (| Ext.Vcc | + | Vbb |) is applied between the source and drain of the transistors N506 and P508 and between the gate and the source of the transistor N508. .
최근, 반도체 집적 회로 장치의 미세화에 따라 게이트 산화막 등의 내압이 저하하고 있다. 특히, 번인 등의 통상 동작보다 고전압이 트랜지스터에 가해질 때 이 문제는 더 현저해진다. 따라서, 트랜지스터에 비교적 높은 전압(|Ext.Vcc|+|Vbb|)이 인가되는 것은 신뢰성의 관점에서도 바람직하지 못하다.In recent years, with the miniaturization of semiconductor integrated circuit devices, breakdown voltages of gate oxide films and the like have decreased. In particular, this problem becomes more pronounced when a high voltage is applied to the transistor than in normal operation such as burn-in. Therefore, it is undesirable from the viewpoint of reliability to apply a relatively high voltage (| Ext. Vcc | + | Vbb |) to the transistor.
또한, 이것은 테스트 모드에 있어서, 외부로부터 단자(8020)를 거쳐서 내부회로에 전위를 공급할 때에, 트랜지스터 내압의 제한에 의해 내부 회로에 충분히 높은 전압을 공급하기 곤란하다는 것도 의미한다.This also means that in the test mode, when a potential is supplied to the internal circuit from the outside via the terminal 8020, it is difficult to supply a sufficiently high voltage to the internal circuit due to the limitation of the transistor breakdown voltage.
본 발명의 목적은, 반도체 집적 회로의 외부로부터 내부 전원 회로의 출력과 관계없이, 충분히 절대값이 큰 임의의 전압을 외부로부터 내부 회로에 인가하는 것이 가능한 전위 공급 회로를 구비하는 반도체 집적 회로 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device having a potential supply circuit capable of applying an arbitrary voltage having a sufficiently large absolute value to the internal circuit from the outside regardless of the output of the internal power supply circuit from the outside of the semiconductor integrated circuit. To provide.
본 발명의 다른 목적은, 임의의 전압을 외부로부터 내부 회로에 인가하는 전위 공급 회로를 구비하고, 또한 언더슈트 등의 외부 핀의 노이즈가 내부 회로에 전달되는 것을 방지하는 것이 가능한 반도체 집적 회로 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor integrated circuit device having a potential supply circuit for applying an arbitrary voltage from the outside to an internal circuit, and capable of preventing noise from external pins such as undershoots from being transmitted to the internal circuit. To provide.
본 발명은 요약하면, 반도체 집적 회로 장치에 있어서 제어 회로, 내부 회로, 내부 전원 회로 및 전압 인가 회로를 구비한다.In summary, the present invention includes a control circuit, an internal circuit, an internal power supply circuit, and a voltage application circuit in a semiconductor integrated circuit device.
제어 회로는 외부로부터의 지시에 따라 반도체 집적 회로 장치의 동작을 제어한다. 내부 회로는 외부와의 사이에서 신호의 송수신을 실행한다. 내부 전원 회로는 외부 전원 전위를 수취하여, 통상 동작 모드에 있어서 내부 회로의 동작을 위해 공급되는 내부 전원 전위를 생성한다.The control circuit controls the operation of the semiconductor integrated circuit device in accordance with instructions from the outside. The internal circuit performs signal transmission and reception with the outside. The internal power supply circuit receives an external power supply potential and generates an internal power supply potential supplied for the operation of the internal circuit in the normal operation mode.
전압 인가 회로는 제어 회로에 의해 제어되고, 테스트 동작 모드에 있어서 내부 전원 회로의 출력 대신에, 내부 회로에 공급하는 내부 전원 전위를 외부로부터 공급한다.The voltage application circuit is controlled by the control circuit, and supplies the internal power supply potential supplied to the internal circuit from the outside instead of the output of the internal power supply circuit in the test operation mode.
전압 인가 회로는 단자, 제 1 전계 효과형 트랜지스터, 제 2 전계 효과형 트랜지스터 및 제 3 전계 효과형 트랜지스터를 포함한다.The voltage application circuit includes a terminal, a first field effect transistor, a second field effect transistor, and a third field effect transistor.
단자는 외부로부터 공급되는 전위를 수신한다. 제 1 전계 효과형 트랜지스터는 단자와 내부 노드 사이에 마련되고, 테스트 동작 모드에서 도통 상태로 된다.The terminal receives a potential supplied from the outside. The first field effect transistor is provided between the terminal and the internal node and is in a conductive state in the test operation mode.
제 2 전계 효과형 트랜지스터는 내부 노드와 내부 전원 회로의 출력의 사이에 마련되고, 테스트 동작 모드에서 도통 상태로 되고, 또한 통상 동작 모드에서는 차단 상태로 된다. 제 3 전계 효과형 트랜지스터는 단자와 제 1 전계 효과형 트랜지스터의 게이트 사이에 마련되고, 통상 동작 모드에서 도통 상태로 되고, 또한 테스트 동작 모드에 있어서는 차단 상태로 된다.The second field effect transistor is provided between the internal node and the output of the internal power supply circuit, is brought into a conductive state in the test operation mode, and is turned off in the normal operation mode. The third field effect transistor is provided between the terminal and the gate of the first field effect transistor, is brought into a conductive state in a normal operation mode, and is cut off in a test operation mode.
바람직하게는, 내부 회로는 제어 회로에 의해 제어되고, 반도체 집적 회로 장치의 외부와의 사이에서 기억 데이터의 송수신을 실행하는 기억 회로를 포함한다. 또한, 기억 회로는 행렬 형상으로 배치되고, 기억 데이터를 유지하기 위한 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 제어 회로에 의해 제어되고, 외부와 메모리 셀 사이에서 데이터의 송수신을 실행하기 위한 입출력 회로를 갖는다. 제어 회로는 통상 동작 모드에 있어서, 단자에 인가되는 지시에 따라서 입출력 회로에 대한 데이터 마스크 동작을 지시한다.Preferably, the internal circuit is controlled by a control circuit and includes a memory circuit which performs transmission and reception of the storage data between the outside of the semiconductor integrated circuit device. In addition, the memory circuit is arranged in a matrix and has a memory cell array having a plurality of memory cells for holding the stored data, and an input / output circuit for controlling data transmission and reception between the outside and the memory cells. Has The control circuit instructs the data mask operation for the input / output circuit in accordance with the instruction applied to the terminal in the normal operation mode.
혹은, 바람직하게는 제 1, 제 2 및 제 3 전계 효과형 트랜지스터는 각각 제 1 도전형의 MOS 트랜지스터이다. 또한, 전압 인가 회로는 제 2 도전형의 제 4 MOS 트랜지스터, 제 2 도전형의 제 5 MOS 트랜지스터 및 제 2 도전형의 제 6 MOS 트랜지스터를 포함한다. 제 2 도전형의 제 4 MOS 트랜지스터는 단자와 내부 노드 사이에 마련되고, 테스트 동작 모드에 있어서 도통 상태로 된다. 제 2 도전형의 제 5MOS 트랜지스터는 내부 노드와 내부 전원 회로의 출력 사이에 마련되어, 테스트 동작 모드에 있어서 도통 상태로 되고, 또한 통상 동작 모드에 있어서는 차단 상태로 된다. 제 2 도전형의 제 6 MOS 트랜지스터는 단자와 제 4 MOS 트랜지스터의 게이트의 사이에 마련되어, 통상 동작 모드에 있어서 도통 상태로 되고, 또한 테스트 동작 모드에 있어서는 차단 상태로 된다.Alternatively, preferably, the first, second and third field effect transistors are MOS transistors of the first conductivity type, respectively. The voltage application circuit also includes a fourth MOS transistor of the second conductivity type, a fifth MOS transistor of the second conductivity type, and a sixth MOS transistor of the second conductivity type. The fourth MOS transistor of the second conductivity type is provided between the terminal and the internal node and is brought into a conductive state in the test operation mode. The fifth MOS transistor of the second conductivity type is provided between the internal node and the output of the internal power supply circuit, and becomes a conducting state in the test operation mode, and a cutoff state in the normal operation mode. The sixth MOS transistor of the second conductivity type is provided between the terminal and the gate of the fourth MOS transistor to be in a conductive state in a normal operation mode and to a cutoff state in a test operation mode.
따라서, 본 발명의 주된 이점은 반도체 집적 회로의 외부로부터, 내부 전원 회로의 출력과 관계없이, 충분히 절대값이 큰 임의의 전압을 외부로부터 내부 회로에 인가하는 것이 가능하다. 또한, 언더슈트 등의 외부로부터의 노이즈가 내부 회로에 전달되는 것을 방지하는 것이 가능하다.Therefore, the main advantage of the present invention is that it is possible to apply any voltage having a sufficiently large absolute value from the outside to the internal circuit from the outside of the semiconductor integrated circuit, regardless of the output of the internal power supply circuit. In addition, it is possible to prevent noise from the outside, such as undershoot, from being transmitted to the internal circuit.
본 발명의 다른 이점은, 외부로부터의 전위 공급에 있어서 외부 단자의 개수를 증가시킬 필요가 없어, 칩 면적의 증대를 억제하는 것이 가능하다.Another advantage of the present invention is that it is not necessary to increase the number of external terminals in supplying electric potential from the outside, and it is possible to suppress an increase in chip area.
본 발명의 또 다른 이점은, 임의의 극성 전압을 외부로부터 내부 회로에 인가할 수 있고, 또한 언더슈트 등의 외부로부터의 노이즈가 내부 회로에 전달되는 것을 방지하는 것이 가능하다.Another advantage of the present invention is that it is possible to apply any polarity voltage from the outside to the internal circuit, and also to prevent noise from the outside such as undershoot from being transferred to the internal circuit.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.The above and other objects, features, aspects, advantages, and the like of the present invention will become more apparent from the following detailed embodiments described with reference to the accompanying drawings.
도 1은 본 발명의 실시예 1의 반도체 기억 장치(1000)의 구성을 나타내는 개략 블럭도,1 is a schematic block diagram showing the structure of a semiconductor memory device 1000 according to a first embodiment of the present invention;
도 2는 도 1에 도시한 메모리 셀 어레이(100.1)의 구성을 보다 상세히 설명하기 위한 블럭도,FIG. 2 is a block diagram illustrating the configuration of the memory cell array 100.1 shown in FIG. 1 in more detail.
도 3은 도 1에 도시한 전압 인가 회로(220)에 포함되는 전압 인가 제어 회로(2000)의 구성을 설명하기 위한 회로도,FIG. 3 is a circuit diagram for describing a configuration of a voltage application control circuit 2000 included in the voltage application circuit 220 shown in FIG. 1.
도 4는 도 1에 도시한 결합 회로(2100)의 구성을 나타내는 회로도,FIG. 4 is a circuit diagram showing the configuration of the coupling circuit 2100 shown in FIG. 1;
도 5는 전압 인가 제어 회로(2000) 및 결합 회로(2100)의 동작을 설명하기 위한 타이밍 차트,5 is a timing chart for explaining the operation of the voltage application control circuit 2000 and the coupling circuit 2100;
도 6은 본 발명의 실시예 2의 반도체 기억 장치에 탑재되는 결합 회로(2102)의 구성을 나타내는 회로도,6 is a circuit diagram showing a configuration of a coupling circuit 2102 mounted in a semiconductor memory device of Embodiment 2 of the present invention;
도 7은 본 발명의 실시예 3의 반도체 기억 장치에 탑재되는 결합 회로(2104)의 구성을 나타내는 회로도,FIG. 7 is a circuit diagram showing the structure of a coupling circuit 2104 mounted in a semiconductor memory device of Embodiment 3 of the present invention;
도 8은 전압 인가 제어 회로(2000) 및 결합 회로(2104)의 동작을 설명하기 위한 타이밍 차트,8 is a timing chart for explaining the operation of the voltage application control circuit 2000 and the coupling circuit 2104;
도 9는 종래의 전위 공급 회로(8000)의 구성을 나타내는 개략 블록도,9 is a schematic block diagram showing the structure of a conventional potential supply circuit 8000;
도 10은 전압 인가 회로(8040)의 구성을 설명하기 위한 회로도.10 is a circuit diagram for explaining the configuration of a voltage application circuit 8040.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
10 : 전원 단자 12 : 접지 단자10: power supply terminal 12: ground terminal
100.1∼100.4 : 메모리 셀 어레이 블록 102.1∼102.4 : 칼럼 디코더100.1 to 100.4: memory cell array block 102.1 to 102.4: column decoder
104.1∼104.4 : 로우 디코더 106.1∼106.4 : I/O 게이트104.1 to 104.4: Row decoder 106.1 to 106.4: I / O gate
110 : 어드레스 신호 입력 단자군 112 : 어드레스 버퍼110: address signal input terminal group 112: address buffer
114 : 제어 신호 입력 단자군 116 : 제어 신호 버퍼114: control signal input terminal group 116: control signal buffer
118 : 단자 120 : 버퍼118: terminal 120: buffer
130 : 데이터 입출력 버퍼 200 : 제어 회로130: data input / output buffer 200: control circuit
210 : 테스트 모드 검지 회로 220 : 전압 인가 회로210: test mode detection circuit 220: voltage application circuit
300 : 기준 전위 발생 회로 310 : 강압 전원 회로300: reference potential generating circuit 310: step-down power supply circuit
320 : 기판 전위 발생 회로320: substrate potential generating circuit
330 : 셀 플레이트 전위 생성 회로330: cell plate potential generating circuit
340 : 비트선 프리차지 전위 생성 회로 1000 : 반도체 기억 장치340: bit line precharge potential generating circuit 1000: semiconductor memory device
2000 : 전압 인가 제어 회로 2100, 2102, 2104 : 결합 회로2000: Voltage application control circuit 2100, 2102, 2104: Combined circuit
8000 : 전위 공급 회로8000: potential supply circuit
8010 : 테스트 모드 신호 발생 회로 8020 : 단자8010: test mode signal generating circuit 8020: terminal
8030 : 내부 전원 전압 발생 회로 8040 : 전압 인가 회로8030: internal power supply voltage generation circuit 8040: voltage application circuit
도 1은 본 발명의 실시예 1의 반도체 기억 장치(1000)의 구성을 나타내는 개략 블럭도이다.1 is a schematic block diagram showing the structure of a semiconductor memory device 1000 according to a first embodiment of the present invention.
또, 도 1에서는 반도체 기억 장치(1000)는 DRAM인 것으로 하여 설명하지만, 이하의 설명에서 명백하게 되는 바와 같이, 본 발명은 반도체 기억 장치(1000)에 한정되지 않고, 보다 일반적으로 내부 전원 회로를 탑재하는 반도체 집적 회로 장치에 적용 가능한 것이다.In FIG. 1, the semiconductor memory device 1000 will be described as being a DRAM. However, as will be apparent from the following description, the present invention is not limited to the semiconductor memory device 1000, and more generally, an internal power supply circuit is mounted. It is applicable to a semiconductor integrated circuit device.
도 1을 참조하면, 반도체 기억 장치(1000)는 외부로부터의 외부 전원 전압 Ext.Vcc를 수취하는 전원 단자(10)와, 외부로부터의 접지 전위 GND를 수취하는 접지 단자(12)와, 메모리 셀 어레이 블럭(100.1∼100.4)을 구비한다. 메모리 셀 어레이 블럭(100.1∼100.4)의 각각은 행렬 형상으로 배치된 메모리 셀 MC와, 메모리 셀의 행 방향으로 배열되는 복수의 워드선 WL과, 메모리 셀의 열 방향으로 배열되는 비트선쌍 BL, /BL을 포함한다. 도 1에 있어서는, 메모리 셀 어레이 블럭(100.1)중의 1개의 메모리 셀 및 그에 대응하는 워드선 WL 및 비트선 쌍 BL, /BL을 대표적으로 나타낸다.Referring to FIG. 1, the semiconductor memory device 1000 includes a power supply terminal 10 that receives an external power supply voltage Ext.Vcc from the outside, a ground terminal 12 that receives a ground potential GND from the outside, and a memory cell. Array blocks 100.1 to 100.4 are provided. Each of the memory cell array blocks 100.1 to 100.4 includes a memory cell MC arranged in a matrix shape, a plurality of word lines WL arranged in a row direction of the memory cell, a bit line pair BL arranged in a column direction of the memory cell, / It includes BL. In Fig. 1, one memory cell in the memory cell array block 100.1 and the word line WL and bit line pair BL and / BL corresponding thereto are representatively shown.
반도체 기억 장치(1000)는 외부로부터의 어드레스 신호를 수신하는 어드레스 신호 입력 단자군(110)과, 어드레스 신호를 버퍼 처리하기 위한 어드레스 버퍼(112)와, 외부로부터의 제어 신호를 수신하는 제어 신호 입력 단자군(114)과, 제어 신호를 버퍼 처리하기 위한 제어 신호 버퍼(116)와, 메모리 셀 어레이 블럭(100.1∼100.4)의 각각에 대응하여 마련되고, 외부로부터 인가되는 어드레스 신호에 따라서, 대응하는 메모리 셀 어레이 블럭 중의 메모리 셀행(워드선)을 선택하기 위한 로우 디코더(104.1∼104.4)와, 메모리 셀 어레이 블럭(100.1∼100.4)의 각각에 대응하여 마련되고, 외부로부터 인가되는 어드레스 신호에 따라서, 대응하는 메모리 셀 어레이 블럭 중의 메모리 셀열(비트선쌍)을 선택하기 위한 칼럼 디코더(102.1∼102.4)와, 칼럼 디코더(102.1∼102.4)의 각각에 대응하여 마련되고, 선택된 메모리 셀과의 사이에서 데이터의 송수신을 실행하기 위한 I/O 게이트(106.1∼106.4)와, 외부로부터의 제어 신호인 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 출력 인에이블 신호 /OE, 라이트 인에이블 신호 /WE 등의 제어 신호를 수신하여, 반도체 기억 장치(1000)의 동작을 제어하기 위한 제어 회로(200)를 더 구비한다.The semiconductor memory device 1000 includes an address signal input terminal group 110 for receiving an address signal from the outside, an address buffer 112 for buffering the address signal, and a control signal input for receiving a control signal from the outside. Corresponding to each of the terminal group 114, the control signal buffer 116 for buffering the control signal, and the memory cell array blocks 100.1 to 100.4, and corresponding to the address signal applied from the outside. In accordance with each of the row decoders 104.1 to 104.4 for selecting memory cell rows (word lines) in the memory cell array blocks and the memory cell array blocks 100.1 to 100.4, and according to an address signal applied from the outside, In each of the column decoders 102.1 to 102.4 and the column decoders 102.1 to 102.4 for selecting memory cell strings (bit line pairs) in the corresponding memory cell array blocks. I / O gates 106.1 to 106.4 for transmitting and receiving data to and from a selected memory cell, a row address strobe signal / RAS, a column address strobe signal / CAS, and output as an external control signal. A control circuit 200 is further provided for receiving control signals such as the enable signal / OE and the write enable signal / WE, and for controlling the operation of the semiconductor memory device 1000.
반도체 기억 장치(1000)는 테스트 모드에 있어서 외부로부터 공급되는 전위를 수신하는 단자(118)를 더 구비한다. 특별히 한정되지 않지만, 단자(118)는 통상 동작 모드에 있어서는, 데이터 입출력 단자로부터 입력되는 데이터에 대한 데이터 마스크 동작을 지시하기 위한 데이터 마스크 신호 DQM을 수신한다. 통상 동작 모드에 있어서는, 데이터 마스크 신호 DQM은 버퍼(120)를 거쳐서 반도체 기억 장치(1000)에 인가되고, 제어 회로(200)가 데이터 입출력 버퍼(130)를 제어하여 데이터 입출력에 대한 데이터 마스크 동작을 실행한다. 테스트 동작 모드에 있어서는, 이 데이터 마스크 신호 DQM을 이용하지 않을 경우에는, 통상 동작 모드에 있어서, 이러한 데이터 마스크 신호 DQM을 수신하는 단자(118)를, 테스트 동작 모드에 있어서, 외부로부터의 전위를 수취하는 단자로서 공용하는 것이 가능하다. 테스트 동작 모드에 있어서는 버퍼(120)는 그 동작을 정지하는 것으로 한다.The semiconductor memory device 1000 further includes a terminal 118 that receives a potential supplied from the outside in the test mode. Although not particularly limited, the terminal 118 receives a data mask signal DQM for instructing a data mask operation for data input from the data input / output terminal in the normal operation mode. In the normal operation mode, the data mask signal DQM is applied to the semiconductor memory device 1000 via the buffer 120, and the control circuit 200 controls the data input / output buffer 130 to perform a data mask operation for data input / output. Run In the test operation mode, when the data mask signal DQM is not used, in the normal operation mode, the terminal 118 that receives the data mask signal DQM receives the potential from the outside in the test operation mode. It can be shared as a terminal. In the test operation mode, the buffer 120 stops the operation.
또, 이러한 공용을 실행하는 것이 가능한 단자는, 데이터 마스크 신호 DQM을 수신하는 단자에 한정되지 않고, 예컨대 칩 선택 신호 /CS를 수신하는 단자를 이용하는 것도 가능하다.In addition, the terminal which can perform such sharing is not limited to the terminal which receives the data mask signal DQM, For example, the terminal which receives the chip selection signal / CS can also be used.
이러한 구성으로 하면, 외부로부터의 전위 공급에 있어서, 외부 단자의 개수를 증가할 필요가 없어, 칩 면적의 증대를 억제하는 것이 가능하다.With such a configuration, it is not necessary to increase the number of external terminals in supplying electric potential from the outside, and it is possible to suppress an increase in chip area.
반도체 기억 장치(1000)는 제어 신호 및 어드레스 신호의 조합에 의해, 테스트 모드가 지정되면, 활성의 테스트 모드 신호 TEST를 생성하는 테스트 모드 검지 회로(210)와, 외부 전원 전압 Ext.Vcc 및 접지 전위 GND를 수취하고, 기준 전위 Vref를 생성하는 기준 전위 발생 회로(300)와, 외부 전원 전압 Ext.Vcc 및 접지 전위 GND를 수취하고, 기준 전위 Vref에 근거하여, 내부 전원 전위 int.Vcc를 생성하는 강압 전원 회로(310)와, 접지 전위 GND보다 낮은 기판 전위 Vbb를 생성하는 기판 전위 발생 회로(320)와, 강압 전원 회로(310)의 출력의 내부 전원 전위 int.Vcc를 수취하고, 전위 int.Vcc의 1/2의 레벨의 셀 플레이트 전위 Vcp를 생성하는 셀 플레이트 전위 생성 회로(330)와, 강압 전원 회로(310)의 출력의 내부 전원 전위 int.Vcc를 수취하고, 전위 int.Vcc의 1/2의 레벨의 비트선 프리차지 전위 Vbp를 생성하는 비트선 프리차지 전위 생성 회로(340)와, 단자(118)로부터 공급되는 전위를 수취하고, 셀 플레이트 전위 발생 회로(330)의 출력 노드 ns1 및 비트선 프리차지 전위 생성 회로(340)의 출력 노드 ns2에 공급하는 전압 인가 회로(220)를 더 구비한다.The semiconductor memory device 1000 includes a test mode detection circuit 210 that generates an active test mode signal TEST when a test mode is designated by a combination of a control signal and an address signal, an external power supply voltage Ext. Vcc, and a ground potential. A reference potential generating circuit 300 that receives GND and generates a reference potential Vref, and receives an external power supply voltage Ext.Vcc and a ground potential GND, and generates an internal power supply potential int.Vcc based on the reference potential Vref. The step-down power supply circuit 310, the board | substrate potential generating circuit 320 which produces the board | substrate potential Vbb lower than the ground potential GND, and the internal power supply potential int. Vcc of the output of the step-down power supply circuit 310 are received, and the potential int. A cell plate potential generating circuit 330 for generating a cell plate potential Vcp having a level of 1/2 of Vcc, and an internal power source potential int. Vcc of the output of the step-down power supply circuit 310 are received, and 1 of the potential int.Vcc is received. Before bit line precharge of 1/2 level A bit line precharge potential generation circuit 340 for generating Vbp, a potential supplied from the terminal 118, and receive the output node ns1 and the bit line precharge potential generation circuit 340 of the cell plate potential generation circuit 330. And a voltage application circuit 220 for supplying to the output node ns2.
테스트 모드 신호 TEST의 활성화에 따라서, 셀 플레이트 전위 발생 회로(330) 및 비트선 프리차지 전위 생성 회로(340)는 그 동작을 정지하고, 전압 인가 회로(220)는 활성 상태로 되어, 단자(118)로부터의 전위를 노드 ns1 및 ns2에공급한다.In response to the activation of the test mode signal TEST, the cell plate potential generating circuit 330 and the bit line precharge potential generating circuit 340 stop its operation, and the voltage application circuit 220 becomes active, thereby providing a terminal 118. Potential is supplied to nodes ns1 and ns2.
전압 인가 회로(220)는 테스트 모드 신호 TEST를 수신하고, 전압 인가 제어 신호를 생성하는 전압 인가 제어 회로(2000)와, 전압 인가 제어 신호에 의해 제어되고, 단자(118)와 전원 노드 ns1 및 ns2을 결합하는 결합 회로(2100)를 포함한다.The voltage application circuit 220 is controlled by the voltage application control circuit 2000 that receives the test mode signal TEST and generates the voltage application control signal, and is controlled by the voltage application control signal, and the terminal 118 and the power supply nodes ns1 and ns2. It includes a coupling circuit 2100 for coupling.
반도체 기억 장치(1000)는 데이터 입출력 단자 DQ0∼DQn-1과, 데이터 입출력 버퍼(130)를 더 구비한다.The semiconductor memory device 1000 further includes data input / output terminals DQ0 to DQn-1 and a data input / output buffer 130.
도 2는 도 1에 도시한 메모리 셀 어레이(100.1)의 구성을 더욱 상세하게 설명하기 위한 블록도이다.FIG. 2 is a block diagram illustrating the configuration of the memory cell array 100.1 shown in FIG. 1 in more detail.
도 2에 나타낸 구성은 소위 쉐어드 센스 앰프 구성으로서, 2세트의 비트선쌍 BL1, /BL1과, 비트선쌍 BL2, /BL2이 하나의 센스 앰프 SA를 공유하고 있다.The configuration shown in Fig. 2 is a so-called shared sense amplifier configuration in which two sets of bit line pairs BL1, / BL1, and bit line pairs BL2, / BL2 share one sense amplifier SA.
센스 앰프 SA는 센스 앰프 제어선 SON 및 /SOP에 의해 제어되어 활성화된다. 센스 앰프 SA는 센스 앰프 제어선 /SOP 및 SON 사이에 직렬로 결합되는 P 채널 MOS 트랜지스터 P21 및 N 채널 MOS 트랜지스터 N21과, 센스 앰프 제어선/SOP 및 SON 사이에 직렬로 결합되는 P 채널 MOS 트랜지스터 P22 및 N 채널 MOS 트랜지스터 N22를 포함한다.The sense amplifier SA is controlled and activated by the sense amplifier control lines SON and / SOP. The sense amplifier SA is a P-channel MOS transistor P21 and an N-channel MOS transistor N21 coupled in series between the sense amplifier control line / SOP and SON and a P-channel MOS transistor P22 coupled in series between the sense amplifier control line / SOP and SON. And an N-channel MOS transistor N22.
트랜지스터 P21 및 N21의 게이트는 트랜지스터 P22 및 N22의 접속 노드 nd2와 결합하고, 트랜지스터 P22 및 N22의 게이트는 트랜지스터 P21 및 N21의 접속 노드 nd1과 결합한다.Gates of the transistors P21 and N21 are coupled with the connection node nd2 of the transistors P22 and N22, and gates of the transistors P22 and N22 are coupled with the connection node nd1 of the transistors P21 and N21.
접속 노드 nd1은 신호 SOI1에 의해 제어되는 게이트 트랜지스터 N21 및 신호 SOI2에 의해 제어되는 게이트 트랜지스터 N23을 거쳐서, 비트선 BL1 또는 BL2에 선택적으로 결합된다. 한편, 접속 노드 nd2는, 신호 SOI1에 의해 제어되는 게이트 트랜지스터 N22 및 신호 SOI2에 의해 제어되는 게이트 트랜지스터 N24를 거쳐서, 비트선/BL1 또는 /BL2에 선택적으로 결합된다.The connection node nd1 is selectively coupled to the bit line BL1 or BL2 via the gate transistor N21 controlled by the signal SOI1 and the gate transistor N23 controlled by the signal SOI2. On the other hand, the connection node nd2 is selectively coupled to the bit line / BL1 or / BL2 via the gate transistor N22 controlled by the signal SOI1 and the gate transistor N24 controlled by the signal SOI2.
메모리 셀 MC는 메모리 셀 트랜지스터 N11과, 한쪽 단부가 셀 플레이트 전위 Vcp와 결합하고, 다른쪽 단부가 메모리 셀 트랜지스터 N11을 거쳐서 비트선 BL1과 결합하는 메모리 셀 캐패시터 C를 포함한다. 메모리 셀 트랜지스터의 게이트는 워드선 WL과 결합한다.The memory cell MC includes a memory cell transistor N11 and a memory cell capacitor C whose one end is coupled to the cell plate potential Vcp and the other end is coupled to the bit line BL1 via the memory cell transistor N11. The gate of the memory cell transistor is coupled with the word line WL.
또한, 비트선 프리차지 회로 BPCKT는 신호 SEQ에 의해 제어되어 비트선쌍 BL1 및 /BL1의 전위, 비트선쌍 BL2 및 /BL2의 전위를 이퀄라이즈하기 위한 트랜지스터 N41과, 신호 SEQ에 의해 제어되어 비트선 프리차지 전위 Vbp를 비트선쌍 BL1 및 /BL1, 비트선쌍 BL2 및 /BL2에 전달하기 위한 트랜지스터 N42 및 N43을 포함한다.In addition, the bit line precharge circuit BPCKT is controlled by the signal SEQ to control the transistor N41 for equalizing the potentials of the bit line pairs BL1 and / BL1, the potentials of the bit line pairs BL2 and / BL2, and is controlled by the signal SEQ. Transistors N42 and N43 for transferring the charge potential Vbp to the bit line pairs BL1 and / BL1 and the bit line pairs BL2 and / BL2.
센스 앰프에 의해 증폭된 데이터는, 컬럼 디코더(102.1)로부터의 컬럼 선택 신호 CSL에 의해 활성화되는 트랜지스터 N31 및 N32를 거쳐서 국부 I/O선쌍 L-I/O에 전달된다.The data amplified by the sense amplifier is transferred to the local I / O line pair L-I / O via transistors N31 and N32 which are activated by the column select signal CSL from the column decoder 102.1.
이상 설명한 바와 같이, 셀 플레이트 전위 Vcp는 메모리 셀 MC 중의 메모리 셀 캐패시터 C에 공급되고, 비트선 프리차지 전위 Vbp는 비트선쌍의 이퀄라이즈 전위로서 비트선쌍 BL1, /BL1 등에 공급된다.As described above, the cell plate potential Vcp is supplied to the memory cell capacitor C in the memory cell MC, and the bit line precharge potential Vbp is supplied to the bit line pair BL1, / BL1 and the like as an equalization potential of the bit line pair.
도 3은 도 1에 나타낸 전압 인가 회로(220)에 포함되는 전압 인가 제어 회로(2000)의 구성을 설명하기 위한 회로도이다.FIG. 3 is a circuit diagram illustrating the configuration of the voltage application control circuit 2000 included in the voltage application circuit 220 shown in FIG. 1.
도 3을 참조하면, 전압 인가 제어 회로(2000)는 접지 전위 GND 및 내부 전원 전위 int.Vcc로 동작하고, 테스트 모드 검지 회로(210)로부터의 테스트 모드 신호 TEST를 수신하는 인버터 INV100과, 외부 전원 전압 Ext.Vcc와 접지 전위 GND 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 P100 및 N 채널 N100과, 외부 전원 전압 Ext.Vcc와 접지 전위 GND 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 P102 및 N 채널 N102를 포함한다.Referring to FIG. 3, the voltage application control circuit 2000 operates at the ground potential GND and the internal power supply potential int.Vcc, and receives an inverter INV100 and an external power supply that receive the test mode signal TEST from the test mode detection circuit 210. P-channel MOS transistors P100 and N-channel N100 connected in series between voltage Ext.Vcc and ground potential GND, and P-channel MOS transistors P102 and N-channel N102 connected in series between external power supply voltage Ext.Vcc and ground potential GND. It includes.
트랜지스터 P100의 게이트는 트랜지스터 P102와 N102와의 접속 노드 n2에 결합하고, 트랜지스터 P102의 게이트는 트랜지스터 P100과 N100과의 접속 노드 N1에 결합한다. 노드 n2의 전위 레벨이 신호 ETEST로서 출력되고, 인버터 INV100의 출력이 신호 ZTEST로서 출력된다.The gate of the transistor P100 is coupled to the connection node n2 of the transistors P102 and N102, and the gate of the transistor P102 is coupled to the connection node N1 of the transistors P100 and N100. The potential level of the node n2 is output as the signal ETEST, and the output of the inverter INV100 is output as the signal ZTEST.
전압 인가 제어 회로(2000)는 접지 전위 GND 및 외부 전원 전위 Ext.Vcc로 동작하고, 노드 n2의 전위를 수취하여, 신호 ZETEST를 출력하는 인버터 INV102를 더 구비한다.The voltage application control circuit 2000 further includes an inverter INV102 that operates at the ground potential GND and the external power supply potential Ext. Vcc, receives the potential of the node n2, and outputs a signal ZETEST.
따라서, 신호 ZTEST의 레벨은 접지 전위 GND와 내부 전원 전위 int.Vcc의 사이에서 변화하고, 신호 ETEST 및 신호 ZETEST의 레벨은 접지 전위 GND와 외부 전원 전위 Ext.Vcc의 사이에서 변화한다.Therefore, the level of the signal ZTEST changes between the ground potential GND and the internal power supply potential int. Vcc, and the levels of the signal ETEST and the signal ZETEST change between the ground potential GND and the external power supply potential Ext.Vcc.
도 4는 도 1에 도시한 결합 회로(2100)의 구성을 나타내는 회로도이다.FIG. 4 is a circuit diagram showing the configuration of the coupling circuit 2100 shown in FIG.
도 4를 참조하면, 결합 회로(2100)는 단자(118)와 내부 전원 노드 ns1(및 ns2)의 사이에 직렬로 결합되는 N 채널 MOS 트랜지스터 N112 및 N114와, 단자(118)와 트랜지스터 N112의 게이트 사이에 결합되고, 게이트 전위가 신호 ZTEST에 의해제어되는 N 채널 MOS 트랜지스터 N110과, 외부 전원 전위 Ext.Vcc와 트랜지스터 N112의 게이트 사이에 결합되고, 게이트 전위가 신호 ZETEST에 의해 제어되는 P 채널 MOS 트랜지스터 P110을 구비한다. 내부 전원 노드 ns1측에 마련되는 트랜지스터 N114의 게이트 전위는 신호 ETEST에 의해 제어된다.Referring to FIG. 4, the coupling circuit 2100 includes N-channel MOS transistors N112 and N114 coupled in series between the terminal 118 and the internal power supply node ns1 (and ns2), and the gate of the terminal 118 and the transistor N112. An N-channel MOS transistor N110 coupled between and controlled by a signal ZTEST, and a P-channel MOS transistor coupled between an external power supply potential Ext.Vcc and a gate of the transistor N112, and whose gate potential is controlled by a signal ZETEST. P110 is provided. The gate potential of the transistor N114 provided on the internal power supply node ns1 side is controlled by the signal ETEST.
이하의 설명에서 명백해지는 바와 같이, 트랜지스터 N112는 단자(118)에 인가된 언더슈트가 내부 전원 노드 ns1(ns2)에 전달되는 것을 방지한다.As will be apparent from the description below, transistor N112 prevents undershoot applied to terminal 118 from being delivered to internal power supply node ns1 (ns2).
도 5는 도 3 및 도 4에 도시한 전압 인가 제어 회로(2000) 및 결합 회로(2100)의 동작을 설명하기 위한 타이밍 차트이다.FIG. 5 is a timing chart for explaining the operation of the voltage application control circuit 2000 and the coupling circuit 2100 shown in FIGS. 3 and 4.
시각 t0에 있어서는, 테스트 모드 신호 TEST는 비활성 상태("L" 레벨)로서, 신호 ZETEST, 신호 ZTEST 및 신호 ETEST의 레벨은 각각 외부 전원 전위 Ext.Vcc, 내부 전원 전위 int.Vcc, 접지 전위 GND이다.At time t0, the test mode signal TEST is inactive ("L" level), and the levels of the signal ZETEST, the signal ZTEST, and the signal ETEST are the external power supply potential Ext. Vcc, the internal power supply potential int. Vcc, and the ground potential GND, respectively. .
따라서, 트랜지스터 N114는 차단 상태이다. 한편, 트랜지스터 N110은 도통 상태이며, 트랜지스터 P110은 차단 상태로 된다. 이에 따라, 트랜지스터 N112의 게이트에는 단자(118)의 전위가 직접 인가되게 된다.Therefore, the transistor N114 is in a cutoff state. On the other hand, transistor N110 is in a conducting state, and transistor P110 is in a blocking state. As a result, the potential of the terminal 118 is directly applied to the gate of the transistor N112.
이 때문에, 시각 t1에 있어서, 단자(118)에 오버슈트가 들어간 경우, 트랜지스터 N112의 게이트 전위는 그에 따라 상승하고, 트랜지스터 N112는 도통 상태로 된다. 이에 따라, 트랜지스터 N112와 트랜지스터 N114의 접속 노드 n3까지 오버슈트가 전달되게 된다. 그러나, 트랜지스터 N114가 차단 상태이기 때문에, 내부 전원 노드 ns1(또는 ns2)까지 오버슈트는 전달되지 않는다.For this reason, when the overshoot enters the terminal 118 at time t1, the gate potential of the transistor N112 rises accordingly, and the transistor N112 is brought into a conductive state. As a result, the overshoot is transmitted to the connection node n3 of the transistor N112 and the transistor N114. However, since the transistor N114 is in a shut down state, the overshoot is not delivered to the internal power supply node ns1 (or ns2).
또한, 시각 t2에 있어서, 단자(118)에 언더슈트가 들어간 경우, 트랜지스터N112의 게이트 전위는 부전위로 되고, 트랜지스터 N112는 차단 상태로 되기 때문에, 내부 전원 노드 ns1(또는 ns2)까지 언더슈트는 전달되지 않는다.In addition, when the undershoot enters the terminal 118 at time t2, the gate potential of the transistor N112 becomes negative and the transistor N112 becomes a shut-off state, so that the undershoot is transmitted to the internal power supply node ns1 (or ns2). It doesn't work.
따라서, 테스트 모드 신호가 비활성이며, 통상의 동작 모드에서는, 내부 전원 노드 ns1 및 ns2에는 셀 플레이트 전위 발생 회로(330) 및 비트선 프리차지 전위 생성 회로(340)로부터의 전위가 노드 ns1 및 ns2에 공급된다.Therefore, the test mode signal is inactive, and in the normal operation mode, potentials from the cell plate potential generating circuit 330 and the bit line precharge potential generating circuit 340 are applied to the nodes ns1 and ns2 at the internal power supply nodes ns1 and ns2. Supplied.
또한, 시각 t3에 있어서, 테스트 모드 신호 TEST는 활성 상태("H" 레벨)로 되면, 신호 ZETEST, 신호 ZTEST 및 신호 ETEST의 레벨은 각각 접지 전위 GND, 접지 전위 GND, 외부 전원 전위 Ext.Vcc로 된다.At the time t3, when the test mode signal TEST becomes active ("H" level), the levels of the signal ZETEST, the signal ZTEST, and the signal ETEST are set to ground potential GND, ground potential GND, and external power supply potential Ext.Vcc, respectively. do.
따라서, 트랜지스터 N112 및 N114의 게이트 전위는 외부 전원 전위 Ext.Vcc로 되어, 트랜지스터 N112 및 N114는 도통 상태로 된다. 한편, 트랜지스터 N110은 차단 상태로 된다. 이에 따라, 트랜지스터 N112 및 N114를 거쳐서 단자(118)의 전위가 내부 전원 노드 ns1 및 ns2에 직접 인가되게 된다. 즉, 시각 t4로부터 t5에 걸쳐서, 단자(118)에 인가되는 전위가 변화하면, 이에 따라 내부 전원 노드 ns1 및 ns2에 인가되는 전위도 변화한다.Therefore, the gate potentials of the transistors N112 and N114 become the external power supply potential Ext. Vcc, and the transistors N112 and N114 are in a conductive state. On the other hand, transistor N110 is turned off. Accordingly, the potential of the terminal 118 is directly applied to the internal power supply nodes ns1 and ns2 via the transistors N112 and N114. In other words, when the potential applied to the terminal 118 changes from time t4 to t5, the potential applied to the internal power supply nodes ns1 and ns2 also changes accordingly.
이상과 같은 구성으로 하면, 전압 인가 제어 회로(2000) 및 결합 회로(2100)를 구성하는 어느 트랜지스터에도, 종래 예와 같은 높은 전압(|Ext.Vcc|+|Vbb|)이 인가되는 일이 없다.With the above configuration, the high voltage (| Ext. Vcc | + | Vbb |) as in the conventional example is not applied to any transistors constituting the voltage application control circuit 2000 and the coupling circuit 2100. .
또한, 테스트 모드 비활성 기간 중에 언더슈트나 오버슈트가 내부 전원 노드에 전달하는 것을 방지하는 것이 가능하다. 테스트 모드 활성 시에는 단자(118)로부터 소망하는 전위를 내부 전원 전위로서 내부 회로에 공급하는 것이 가능하다.It is also possible to prevent undershoot or overshoot from passing to the internal power node during the test mode inactivity period. When the test mode is activated, it is possible to supply a desired potential from the terminal 118 to the internal circuit as an internal power supply potential.
(실시예 2)(Example 2)
도 6은 본 발명의 실시예 2의 반도체 기억 장치에 탑재되는 결합 회로(2102)의 구성을 나타내는 회로도이다.Fig. 6 is a circuit diagram showing the structure of the coupling circuit 2102 mounted in the semiconductor memory device of the second embodiment of the present invention.
실시예 2의 반도체 기억 장치의 그 밖의 부분의 구성은, 실시예 1의 반도체 기억 장치의 구성과 마찬가지이기 때문에, 그 설명은 반복하지 않는다.Since the configuration of other parts of the semiconductor memory device of the second embodiment is the same as that of the semiconductor memory device of the first embodiment, the description thereof will not be repeated.
도 6을 참조하면, 결합 회로(2102)는 단자(118)와 내부 전원 노드 ns1(및 ns2) 사이에 직렬로 결합되는 P 채널 MOS 트랜지스터 P212 및 P214와, 단자(118)와 트랜지스터 P212의 게이트 사이에 결합되고, 게이트 전위가 신호 TEST에 의해 제어되는 P 채널 MOS 트랜지스터 P210과, 접지 전위 GND와 트랜지스터 P212의 게이트의 사이에 결합되고, 게이트 전위가 신호 ETEST에 의해 제어되는 N 채널 MOS 트랜지스터 N210을 구비한다. 내부 전원 노드 ns1측에 마련되는 트랜지스터 P214의 게이트 전위는 신호 ZETEST에 의해 제어된다.Referring to FIG. 6, the coupling circuit 2102 includes P-channel MOS transistors P212 and P214 coupled in series between the terminal 118 and the internal power supply node ns1 (and ns2), and between the terminal 118 and the gate of the transistor P212. A P-channel MOS transistor P210 coupled to the gate potential and controlled by the signal TEST, and an N-channel MOS transistor N210 coupled between the ground potential GND and the gate of the transistor P212 and whose gate potential is controlled by the signal ETEST. do. The gate potential of the transistor P214 provided on the internal power supply node ns1 side is controlled by the signal ZETEST.
이하의 설명에서 명백해지는 바와 같이, 트랜지스터 P212는 단자(118)에 인가된 오버슈트가 내부 전원 노드 ns1(ns2)에 전달되는 것을 방지한다.As will be apparent from the description below, transistor P212 prevents overshoot applied to terminal 118 from being delivered to internal power supply node ns1 (ns2).
다음에, 결합 회로(2102)의 동작을 간단히 설명한다.Next, the operation of the coupling circuit 2102 will be briefly described.
테스트 모드 신호 TEST가 비활성 상태("L" 레벨)에서는, 신호 ETEST, 신호 TEST 및 신호 ZETEST의 레벨은 각각 접지 전위 GND, 접지 전위 GND, 외부 전원 전위 Ext.Vcc이다.When the test mode signal TEST is inactive (“L” level), the levels of the signal ETEST, the signal TEST, and the signal ZETEST are ground potential GND, ground potential GND, and external power supply potential Ext. Vcc, respectively.
따라서, 트랜지스터 P214는 차단 상태이다. 한편, 트랜지스터 P210은 도통 상태이고, 트랜지스터 N210은 차단 상태로 된다. 이에 따라, 트랜지스터 P212의게이트에는 단자(118)의 전위가 직접 인가되게 된다. ·Therefore, the transistor P214 is in a cutoff state. On the other hand, transistor P210 is in a conducting state, and transistor N210 is in a blocking state. Accordingly, the potential of the terminal 118 is directly applied to the gate of the transistor P212. ·
이 때문에, 단자(118)에 언더슈트가 들어간 경우, 트랜지스터 P212의 게이트 전위는 그것에 응하여 저하되고, 트랜지스터 P212는 도통 상태로 된다. 이에 따라, 트랜지스터 P212와 트랜지스터 P214와의 접속 노드 n4까지 언더슈트가 전달되게 된다. 그러나, 트랜지스터 P214가 차단 상태이기 때문에, 내부 전원 노드 ns1(또는 ns2)까지 언더슈트는 전달되지 않는다.For this reason, when the undershoot enters the terminal 118, the gate potential of the transistor P212 falls in response to it, and the transistor P212 is brought into a conductive state. As a result, the undershoot is transmitted to the connection node n4 between the transistor P212 and the transistor P214. However, since the transistor P214 is in the cutoff state, undershoot is not transmitted until the internal power supply node ns1 (or ns2).
또한, 단자(118)에 오버슈트가 들어간 경우, 트랜지스터 P212의 게이트 전위는 정(正) 전위로 되고, 트랜지스터 P212는 차단 상태로 되기 때문에, 내부 전원 노드 ns1(또는 ns2)까지 오버슈트는 전달되지 않는다.In addition, when the overshoot enters the terminal 118, the gate potential of the transistor P212 becomes a positive potential, and the transistor P212 is turned off, so that the overshoot is not transmitted to the internal power supply node ns1 (or ns2). Do not.
따라서, 테스트 모드 신호가 비활성이며, 통상의 동작 모드에서는, 내부 전원 노드 ns1 및 ns2에는 셀 플레이트 전위 발생 회로(330) 및 비트선 프리차지 전위 생성 회로(340)로부터의 전위가 노드 ns1 및 ns2에 공급된다.Therefore, the test mode signal is inactive, and in the normal operation mode, potentials from the cell plate potential generating circuit 330 and the bit line precharge potential generating circuit 340 are applied to the nodes ns1 and ns2 at the internal power supply nodes ns1 and ns2. Supplied.
또한, 테스트 모드 신호 TEST가 활성 상태("H" 레벨)로 되면, 신호 ETEST, 신호 TEST 및 신호 ZETEST의 레벨은 각각 외부 전원 전위 Ext.Vcc, 내부 전원 전위 int.Vcc, 접지 전위 GND로 된다.Further, when the test mode signal TEST becomes active ("H" level), the levels of the signal ETEST, the signal TEST, and the signal ZETEST become the external power supply potential Ext. Vcc, the internal power supply potential int. Vcc, and the ground potential GND, respectively.
따라서, 트랜지스터 P212 및 P214의 게이트 전위는 접지 전위 GND로 되고, 트랜지스터 N112 및 N114은 도통 상태로 된다. 한편, 트랜지스터 P210은 차단 상태로 된다. 이에 따라, 트랜지스터 P212 및 P214를 거쳐서, 단자(118)의 전위가 내부 전원 노드 ns1 및 ns2에 직접 인가되게 된다. 즉, 단자(118)에 인가되는 전위가 변화하면, 이에 따라서, 내부 전원 노드 ns1 및 ns2에 인가되는 전위도 변화한다.Therefore, the gate potentials of the transistors P212 and P214 become the ground potential GND, and the transistors N112 and N114 are in a conductive state. On the other hand, the transistor P210 is turned off. Accordingly, the potential of the terminal 118 is directly applied to the internal power supply nodes ns1 and ns2 via the transistors P212 and P214. That is, when the potential applied to the terminal 118 changes, the potential applied to the internal power supply nodes ns1 and ns2 also changes accordingly.
이상과 같은 구성으로 하면, 전압 인가 제어 회로(2000) 및 결합 회로(2102)를 구성하는 어느 트랜지스터에도 종래 예와 같은 높은 전압(|Ext.Vcc|+|Vbb|)이 인가되는 일이 없다.With the above configuration, the high voltage (| Ext. Vcc | + | Vbb |) similar to the conventional example is not applied to any of the transistors constituting the voltage application control circuit 2000 and the coupling circuit 2102.
또한, 테스트 모드 비활성 기간 중에 언더슈트나 오버슈트가 내부 전원 노드에 전달하는 것을 방지하는 것이 가능하다. 테스트 모드 활성 시에는 단자(118)로부터 소망하는 전위를 내부 전원 전위로서 내부 회로에 공급하는 것이 가능하다.It is also possible to prevent undershoot or overshoot from passing to the internal power node during the test mode inactivity period. When the test mode is activated, it is possible to supply a desired potential from the terminal 118 to the internal circuit as an internal power supply potential.
(실시예 3)(Example 3)
도 7은 본 발명의 실시예 3의 반도체 기억 장치에 탑재되는 결합 회로(2104)의 구성을 나타내는 회로도이다.Fig. 7 is a circuit diagram showing the construction of a coupling circuit 2104 mounted in the semiconductor memory device of the third embodiment of the present invention.
실시예 3의 반도체 기억 장치의 그 밖의 부분의 구성은 실시예 1의 반도체 기억 장치의 구성과 마찬가지이기 때문에, 그 설명은 반복하지 않는다.Since the configuration of other parts of the semiconductor memory device of the third embodiment is the same as that of the semiconductor memory device of the first embodiment, the description thereof will not be repeated.
도 7을 참조하면, 결합 회로(2104)는 단자(118)와 내부 전원 노드 ns1(및 ns2) 사이에 직렬로 결합되는 N 채널 MOS 트랜지스터 N112 및 N114와, 단자(118)와 트랜지스터 N112의 게이트 사이에 결합되고, 게이트 전위가 신호 ZTEST에 의해 제어되는 N 채널 MOS 트랜지스터 N110과, 외부 전원 전위 Ext.Vcc와 트랜지스터 N112의 게이트 사이에 결합되고, 게이트 전위가 신호 ZETEST에 의해 제어되는 P 채널 MOS 트랜지스터 P110을 구비한다. 내부 전원 노드 ns1측에 마련되는 트랜지스터 N114의 게이트 전위는 신호 ETEST에 의해 제어된다.Referring to FIG. 7, the coupling circuit 2104 includes N-channel MOS transistors N112 and N114 coupled in series between the terminal 118 and the internal power supply node ns1 (and ns2), and between the terminal 118 and the gate of the transistor N112. P-channel MOS transistor P110 coupled to the N-channel MOS transistor N110 whose gate potential is controlled by the signal ZTEST and between the external power supply potential Ext.Vcc and the gate of the transistor N112, and whose gate potential is controlled by the signal ZETEST P110. It is provided. The gate potential of the transistor N114 provided on the internal power supply node ns1 side is controlled by the signal ETEST.
결합 회로(2104)는 단자(118)와 내부 전원 노드 ns1(및 ns2) 사이에 직렬로 결합되는 P 채널 MOS 트랜지스터 P212 및 P214와, 단자(118)와 트랜지스터 P212의 게이트 사이에 결합되고, 게이트 전위가 신호 TEST에 의해 제어되는 P 채널 MOS 트랜지스터 P210과, 접지 전위 GND와 트랜지스터 P212의 게이트 사이에 결합되고, 게이트 전위가 신호 ETEST에 의해 제어되는 N 채널 MOS 트랜지스터 N210을 더 구비한다. 내부 전원 노드 ns1측에 마련되는 트랜지스터 P214의 게이트 전위는 신호 ZETEST에 의해 제어된다.The coupling circuit 2104 is coupled between the P-channel MOS transistors P212 and P214 coupled in series between the terminal 118 and the internal power supply node ns1 (and ns2), the gate potential of the terminal 118 and the transistor P212, and the gate potential Is further provided with a P-channel MOS transistor P210 whose Q is controlled by the signal TEST, and an N-channel MOS transistor N210 whose gate potential is controlled by the signal ETEST, coupled between the ground potential GND and the gate of the transistor P212. The gate potential of the transistor P214 provided on the internal power supply node ns1 side is controlled by the signal ZETEST.
도 8은 도 3 및 도 7에 나타낸 전압 인가 제어 회로(2000) 및 결합 회로(2104)의 동작을 설명하기 위한 타이밍 차트이다.FIG. 8 is a timing chart for explaining the operation of the voltage application control circuit 2000 and the coupling circuit 2104 shown in FIGS. 3 and 7.
시각 t0에 있어서는, 테스트 모드 신호 TEST는 비활성 상태("L" 레벨)이고, 신호 ZETEST, 신호 ZTEST, 신호 ETEST 및 신호 TEST의 레벨은 각각 외부 전원 전위 Ext.Vcc, 내부 전원 전위 int.Vcc, 접지 전위 GND, 접지 전위 GND이다.At time t0, the test mode signal TEST is inactive ("L" level), and the levels of the signal ZETEST, signal ZTEST, signal ETEST and signal TEST are the external power supply potential Ext.Vcc, the internal power supply potential int.Vcc, and the ground, respectively. Potential GND, ground potential GND.
따라서, 트랜지스터 N114 및 P214는 차단 상태이다. 한편, 트랜지스터 N110 및 P210은 도통 상태이며, 트랜지스터 P110 및 N210은 차단 상태로 된다. 이에 따라, 트랜지스터 N112 및 P212의 게이트에는 단자(118)의 전위가 직접인가되게 된다.Thus, transistors N114 and P214 are in a blocked state. On the other hand, transistors N110 and P210 are in a conducting state, and transistors P110 and N210 are in a blocking state. Accordingly, the potential of the terminal 118 is directly applied to the gates of the transistors N112 and P212.
이 때문에, 시각 t1에 있어서, 단자(118)에 오버슈트가 들어간 경우, 트랜지스터 N112의 게이트 전위는 그에 따라 상승하고, 트랜지스터 N112는 도통 상태로 된다. 이것에 의해, 트랜지스터 N112와 트랜지스터 N114의 접속 노드 n5까지 오버슈트가 전달되게 된다. 그러나, 트랜지스터 N114가 차단 상태이기 때문에, 내부전원 노드 ns1(또는 ns2)까지, 오버슈트는 전달되지 않는다.For this reason, when the overshoot enters the terminal 118 at time t1, the gate potential of the transistor N112 rises accordingly, and the transistor N112 is brought into a conductive state. As a result, the overshoot is transmitted to the connection node n5 of the transistor N112 and the transistor N114. However, since the transistor N114 is in the cutoff state, the overshoot is not transmitted until the internal power supply node ns1 (or ns2).
또한, 시각 t2에 있어서, 단자(118)에 언더슈트가 들어간 경우, 트랜지스터 P212의 게이트 전위는 그것에 응하여 저하되고, 트랜지스터 P212는 도통 상태로 된다. 이에 따라, 트랜지스터 P212와 트랜지스터 P214의 접속 노드 n5까지 언더슈트가 전달되게 된다. 그러나, 트랜지스터 P214가 차단 상태이기 때문에, 내부 전원 노드 ns1(또는 ns2)까지, 언더슈트는 전달되지 않는다.At the time t2, when the undershoot enters the terminal 118, the gate potential of the transistor P212 decreases in response to it, and the transistor P212 is in a conductive state. As a result, the undershoot is transferred to the connection node n5 of the transistors P212 and P214. However, since the transistor P214 is in the cutoff state, the undershoot is not delivered until the internal power supply node ns1 (or ns2).
따라서, 테스트 모드 신호가 비활성이며, 통상의 동작 모드에서는, 내부 전원 노드 ns1 및 ns2에는 셀 플레이트 전위 발생 회로(330) 및 비트선 프리차지 전위 생성 회로(340)로부터의 전위가 노드 ns1 및 ns2에 공급된다.Therefore, the test mode signal is inactive, and in the normal operation mode, potentials from the cell plate potential generating circuit 330 and the bit line precharge potential generating circuit 340 are applied to the nodes ns1 and ns2 at the internal power supply nodes ns1 and ns2. Supplied.
또한, 시각 t3에 있어서, 테스트 모드 신호 TEST가 활성 상태("H" 레벨)로 되면, 신호 ZETEST, 신호 ZTEST, 신호 ETEST 및 신호 TEST의 레벨은 각각 접지 전위 GND, 접지 전위 GND, 외부 전원 전위 Ext.Vcc, 내부 전원 전위 int.Vcc로 된다.When the test mode signal TEST becomes active ("H" level) at time t3, the levels of the signal ZETEST, the signal ZTEST, the signal ETEST, and the signal TEST are ground potential GND, ground potential GND, and external power supply potential Ext, respectively. .Vcc and internal power supply potential int.Vcc.
따라서, 트랜지스터 N112 및 N114의 게이트 전위는 외부 전원 전위 Ext.Vcc로 되어, 트랜지스터 N112 및 N114은 도통 상태로 된다. 한편, 트랜지스터 N110은 차단 상태로 된다. 또한, 트랜지스터 P212 및 P214의 게이트 전위는 접지 전위 GND로 되어, 트랜지스터 N112 및 N114는 도통 상태로 된다. 한편, 트랜지스터 P210은 차단 상태로 된다. 이에 따라, 트랜지스터 P212 및 P214 그리고 트랜지스터 N112 및 N114을 거쳐서, 단자(118)의 전위가 내부 전원 노드 ns1 및 ns2에 직접 인가되게 된다.Therefore, the gate potentials of the transistors N112 and N114 become the external power supply potential Ext. Vcc, and the transistors N112 and N114 are in a conductive state. On the other hand, transistor N110 is turned off. The gate potentials of the transistors P212 and P214 become the ground potential GND, and the transistors N112 and N114 are in a conductive state. On the other hand, the transistor P210 is turned off. Accordingly, the potential of the terminal 118 is directly applied to the internal power supply nodes ns1 and ns2 via the transistors P212 and P214 and the transistors N112 and N114.
즉, 시각 t4로부터 t5에 걸쳐서, 단자(118)에 인가되는 전위가 변화하면, 이에 따라서 내부 전원 노드 ns1 및 ns2에 인가되는 전위도 변화한다. 이 경우, 단자(118)의 전위는 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터의 쌍방을 거쳐서, 내부 전원 노드 ns1 또는 ns2에 인가되기 때문에, 트랜지스터의 임계치 전압분의 전압 강하의 영향을 받는 일없이, 임의의 전위를 내부 전원 노드에 공급하는 것이 가능하다.In other words, when the potential applied to the terminal 118 changes from time t4 to t5, the potential applied to the internal power supply nodes ns1 and ns2 also changes accordingly. In this case, since the potential of the terminal 118 is applied to the internal power supply node ns1 or ns2 via both the P-channel MOS transistor and the N-channel MOS transistor, without being affected by the voltage drop of the threshold voltage of the transistor, It is possible to supply any potential to the internal power node.
이상과 같은 구성으로 하면, 전압 인가 제어 회로(2000) 및 결합 회로(2104)를 구성하는 어느 트랜지스터에도 종래 예와 같은 높은 전압(|Ext.Vcc|+|Vbb|)이 인가되는 일이 없다.With the above configuration, the high voltage (| Ext. Vcc | + | Vbb |) as in the conventional example is not applied to any transistors constituting the voltage application control circuit 2000 and the coupling circuit 2104.
또한, 테스트 모드 비활성 기간 중에 언더슈트나 오버슈트가 내부 전원 노드에 전달하는 것을 방지하는 것이 가능하다. 테스트 모드 활성 시에는, 단자(118)로부터 소망하는, 게다가 임의의 레벨의 전위를 내부 전원 전위로서 내부 회로에 공급하는 것이 가능하다.It is also possible to prevent undershoot or overshoot from passing to the internal power node during the test mode inactivity period. When the test mode is active, it is possible to supply a desired and desired level of potential from the terminal 118 to the internal circuit as an internal power supply potential.
이상과 같이, 본 발명에 따르면, 임의의 전압을 외부로부터 내부 회로에 인가하는 전위 공급 회로를 구비하고, 또한 언더슈트 등의 외부 핀의 노이즈가 내부 회로에 전달되는 것을 방지하는 것이 가능한 반도체 집적 회로 장치를 제공하는 것이다.As described above, according to the present invention, a semiconductor integrated circuit having a potential supply circuit for applying an arbitrary voltage to an internal circuit from the outside and capable of preventing noise from external pins such as an undershoot from being transmitted to the internal circuit can be obtained. To provide a device.
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