KR100689804B1 - high voltage generating circuit of a semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 고전압 발생회로를 공개한다. 그 회로는 내부 기준전압과 고전압을 입력하고 고전압의 레벨 변화를 검출하여 제1고전압 검출신호를 발생하기 위한 제1고전압 검출부, 외부로부터 인가되는 전압과 고전압을 입력하여 고전압의 레벨 변화를 검출하여 제2고전압 검출신호를 발생하기 위한 제2고전압 검출부, 정상 동작시에 제1고전압 검출신호를 고전압 검출신호로 발생하고, 테스트시에 제2고전압 검출신호를 고전압 발생신호로 발생하기 위한 스위칭부, 및 고전압 검출신호를 입력하여 고전압을 발생하기 위한 고전압 발생부로 구성되어 있다. 따라서, 본 발명의 반도체 메모리 장치의 고전압 발생회로는 테스트시에 공정 변화에 무관하게 원하는 고전압 레벨을 발생할 수 있다.The present invention discloses a high voltage generation circuit of a semiconductor memory device. The circuit inputs an internal reference voltage and a high voltage, detects a level change of the high voltage, generates a first high voltage detection signal, and inputs an external voltage and a high voltage to detect the level change of the high voltage. A second high voltage detection unit for generating a high voltage detection signal, a switching unit for generating a first high voltage detection signal as a high voltage detection signal during normal operation, and a second high voltage detection signal as a high voltage generation signal during a test; It consists of a high voltage generator for inputting a high voltage detection signal to generate a high voltage. Therefore, the high voltage generation circuit of the semiconductor memory device of the present invention can generate a desired high voltage level regardless of the process change during the test.

Description

반도체 메모리 장치의 고전압 발생회로{high voltage generating circuit of a semiconductor memory device}High voltage generating circuit of a semiconductor memory device

도1은 도1은 종래의 반도체 메모리 장치의 고전압 발생회로의 블록도이다.1 is a block diagram of a high voltage generation circuit of a conventional semiconductor memory device.

도2는 도1에 나타낸 고전압 검출회로의 실시예의 회로도이다.FIG. 2 is a circuit diagram of an embodiment of the high voltage detection circuit shown in FIG.

도3은 도1에 나타낸 고전압 검출회로의 외부 전원전압의 레벨 변화에 따른 고전압 레벨의 변화를 나타내는 그래프이다.3 is a graph showing the change of the high voltage level according to the change of the level of the external power supply voltage of the high voltage detection circuit shown in FIG.

도4는 본 발명의 반도체 메모리 장치의 고전압 발생회로의 블록도이다.4 is a block diagram of a high voltage generation circuit of the semiconductor memory device of the present invention.

도5는 본 발명의 고전압 발생회로의 고전압 검출회로들, 및 스위치의 실시예의 회로도이다.Fig. 5 is a circuit diagram of an embodiment of high voltage detecting circuits and a switch of the high voltage generating circuit of the present invention.

본 발명은 반도체 메모리 장치의 고전압 발생회로에 관한 것으로, 특히 테스트시에 공정 변화에 무관하게 원하는 고전압 레벨을 발생할 수 있는 반도체 메모리 장치의 고전압 발생회로에 관한 것이다.The present invention relates to a high voltage generating circuit of a semiconductor memory device, and more particularly to a high voltage generating circuit of a semiconductor memory device capable of generating a desired high voltage level irrespective of process changes during testing.

반도체 메모리 장치의 고전압 발생회로는 메모리 셀에 데이터를 리드/라이트시에 워드 라인의 레벨을 올려주는 역할을 한다. The high voltage generation circuit of the semiconductor memory device increases the level of a word line when reading / writing data into a memory cell.                         

종래의 반도체 메모리 장치의 고전압 발생회로는 번-인 테스트시에 높은 외부 전원전압을 인가하여 장치가 정확하게 동작하는지를 테스트하게 된다. 이 테스트는 외부 전원전압이 높아짐에 따른 장치의 안정성 여부를 판단하는 것으로, 외부 전원전압이 증가하게 되면 고전압의 레벨도 기준전압의 영향을 받아 동일한 기울기로 증가하게 된다. The high voltage generation circuit of the conventional semiconductor memory device applies a high external power supply voltage during the burn-in test to test whether the device operates correctly. This test determines the stability of the device as the external power supply voltage increases. As the external power supply voltage increases, the level of the high voltage also increases with the same slope under the influence of the reference voltage.

도1은 종래의 반도체 메모리 장치의 고전압 발생회로의 블록도로서, 기준전압(VREF) 발생회로(10), 기준전압(VREFP) 발생회로(12), 내부 전원전압(IVC) 발생회로(14), 고전압 검출회로(16), 및 고전압 발생회로(18)로 구성되어 있다.1 is a block diagram of a high voltage generation circuit of a conventional semiconductor memory device, which includes a reference voltage VREF generation circuit 10, a reference voltage VREFP generation circuit 12, and an internal power supply voltage IVC generation circuit 14. , A high voltage detection circuit 16, and a high voltage generation circuit 18.

도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 1 will be described below.

기준전압(VREF) 발생회로(10)는 반도체 메모리 장치 내부의 기준전압(VREF)을 발생한다. 기준전압(VREFP) 발생회로(12)는 메모리 셀 어레이(미도시)의 주변 회로를 위한 기준전압(VREFP)을 발생한다. 내부 전원전압 발생회로(14)는 기준전압(VREFP)과 내부 전원전압(IVC)을 비교하여 내부 전원전압(IVC)이 기준전압(VREFP) 레벨을 유지하도록 한다. 고전압 검출회로(16)는 기준전압(VREFP)과 고전압(VPP)을 입력하여 고전압(VPP)의 레벨 강하를 검출하여 고전압 검출신호(VPPS)를 발생한다. 고전압 발생회로(18)는 고전압 검출신호(VPPS)에 응답하여 고전압(VPP)을 발생한다.The reference voltage VREF generation circuit 10 generates the reference voltage VREF inside the semiconductor memory device. The reference voltage VREFP generation circuit 12 generates the reference voltage VREFP for the peripheral circuit of the memory cell array (not shown). The internal power supply voltage generation circuit 14 compares the reference voltage VREFP with the internal power supply voltage IVC to maintain the internal power supply voltage IVC at the reference voltage VREFP level. The high voltage detection circuit 16 inputs the reference voltage VREFP and the high voltage VPP to detect the level drop of the high voltage VPP to generate the high voltage detection signal VPPS. The high voltage generation circuit 18 generates the high voltage VPP in response to the high voltage detection signal VPPS.

도2는 도1에 나타낸 고전압 검출회로의 실시예의 회로도로서, PMOS트랜지스터(P1), NMOS트랜지스터들(N1, N2, N3), 및 인버터들(I1, I2, I3)로 구성되어 있다. FIG. 2 is a circuit diagram of the embodiment of the high voltage detection circuit shown in FIG. 1, which is composed of a PMOS transistor P1, NMOS transistors N1, N2, N3, and inverters I1, I2, I3.                         

도2에 나타낸 고전압 검출회로의 동작을 설명하면 다음과 같다.The operation of the high voltage detection circuit shown in Fig. 2 is as follows.

PMOS트랜지스터(P1)는 전류 공급원으로 동작한다. NMOS트랜지스터들(N1, N2, N3)은 각각의 게이트로 인가되는 고전압(VPP)과 기준전압(VREF)에 의해서 저항값이 조절된다. 따라서, 노드(A)의 전압은 NMOS트랜지스터들(N1, N2, N3)에 의한 저항 값을 R1, R2, R3 라고 할 때, (R2+R3)IVC/(R1+R2+R3)으로 나타낼 수 있다.PMOS transistor P1 operates as a current source. The NMOS transistors N1, N2, and N3 have their resistances adjusted by the high voltage VPP and the reference voltage VREF applied to their respective gates. Therefore, the voltage of the node A can be represented as (R2 + R3) IVC / (R1 + R2 + R3) when the resistance values of the NMOS transistors N1, N2, and N3 are R1, R2, and R3. have.

고전압 검출회로는 고전압(VPP)의 레벨이 일정 레벨보다 높아지게 되면 저항들(R1, R3)의 값이 작아지게 되어 노드(A)의 전압 레벨이 높아지게 된다. 인버터(I1)는 노드(A)의 레벨이 높아지게 되면 "로우"레벨의 신호를 발생한다. 인버터들(I2, I3)로 구성된 회로는 "로우"레벨의 신호를 버퍼하여 "로우"레벨의 고전압 검출신호(VPPS)를 발생한다.In the high voltage detection circuit, when the level of the high voltage VPP is higher than a predetermined level, the values of the resistors R1 and R3 become small, thereby increasing the voltage level of the node A. The inverter I1 generates a signal of "low" level when the level of the node A becomes high. The circuit composed of inverters I2 and I3 buffers a "low" level signal to generate a "low" level high voltage detection signal VPPS.

반면에, 고전압(VPP)의 레벨이 일정 레벨보다 낮아지게 되면 저항들(R1, R3)의 값이 커지게 되어 노드(A)의 전압 레벨이 작아지게 된다. 인버터(I1)는 노드(A)의 전압 레벨이 작아지게 되면 "하이"레벨의 신호를 발생한다. 인버터들(I2, I3)로 구성된 회로는 "하이"레벨의 신호를 버퍼하여 "하이"레벨의 고전압 검출신호(VPPS)를 발생한다.On the other hand, when the level of the high voltage VPP is lower than the predetermined level, the values of the resistors R1 and R3 become large, and thus the voltage level of the node A becomes smaller. Inverter I1 generates a signal of "high" level when the voltage level of node A becomes small. A circuit composed of inverters I2 and I3 buffers a "high" level signal to generate a "high" level high voltage detection signal VPPS.

즉, 고전압 검출회로는 고전압(VPP)의 레벨이 일정 레벨보다 높아지게 되면 "로우"레벨이 고전압 검출신호(VPPS)를 발생하고, 고전압(VPP)의 레벨이 일정 레벨보다 낮아지게 되면 "하이"레벨의 고전압 검출신호(VPPS)를 발생한다.That is, the high voltage detection circuit generates a high voltage detection signal VPPS when the level of the high voltage VPP is higher than a predetermined level, and a high level when the level of the high voltage VPP is lower than a predetermined level. Generates a high voltage detection signal VPPS.

"로우"레벨의 고전압 검출신호(VPPS)가 발생되면 도1에 나타낸 고전압 발생회로는 고전압(VPP)의 레벨을 낮추고, "하이"레벨의 고전압 검출신호(VPPS)가 발생 되면 도1에 나타낸 고전압 발생회로는 고전압(VPP)의 레벨을 높인다.When the "low" level high voltage detection signal VPPS is generated, the high voltage generation circuit shown in FIG. 1 lowers the level of the high voltage VPP. When the "high" level high voltage detection signal VPPS is generated, the high voltage shown in FIG. The generating circuit raises the level of the high voltage VPP.

도3은 도1에 나타낸 고전압 검출회로의 외부 전원전압의 레벨 변화에 따른 고전압 레벨의 변화를 나타내는 그래프로서, 3개의 고전압(VPP) 그래프는 공정 변화에 따라 고전압(VPP)의 레벨이 변화하는 것을 나타내는 것이다.FIG. 3 is a graph showing the change of the high voltage level according to the change in the level of the external power supply voltage of the high voltage detection circuit shown in FIG. 1, and the three high voltage (VPP) graphs show that the level of the high voltage VPP changes as the process changes. To indicate.

도3의 그래프로부터 알 수 있듯이, 외부 전원전압(EVCC1)이하와 외부 전원전압(EVCC2)이상에서는 외부 전원전압(EVCC)의 레벨이 증가하면 고전압(VPP) 레벨이 증가하게 된다. 반면에, 외부 전원전압(EVCC1)과 외부 전원전압(EVCC2)사이에서는 상술한 도2의 설명에 나타낸 바와 같은 방법에 의해서 외부 전원전압(EVC)의 레벨의 변화에 무관하게 일정 레벨을 유지한다. As can be seen from the graph of FIG. 3, when the level of the external power supply voltage EVCC is lower than or equal to the external power supply voltage EVCC1 and the external power supply voltage EVCC2, the high voltage VPP level increases. On the other hand, a constant level is maintained between the external power supply voltage EVCC1 and the external power supply voltage EVCC2 regardless of the change of the level of the external power supply voltage EVC by the method as shown in the above description of FIG.

그런데, 종래의 고전압 검출회로는 도3의 그래프에 나타낸 바와 같이 공정 변화에 따라 기준전압들(VREF, VREFP)의 레벨이 달라지게 됨으로써 고전압(VPP)의 레벨 또한 달라지게 된다는 문제점이 있었다. However, in the conventional high voltage detection circuit, as shown in the graph of FIG. 3, the level of the reference voltages VREF and VREFP is changed according to the process change, thereby causing a problem that the level of the high voltage VPP is also changed.

이러한 문제점은 테스트시에 더욱 더 문제가 된다. 왜냐하면, 테스트시에는 외부 전원전압(EVCC1)이하의 고전압(VPP)과 외부 전원전압(EVCC2)이상의 고전압(VPP)을 발생하여야 하는데, 공정 변화에 의해서 고전압(VPP)의 레벨이 원하는 고전압(VPP) 레벨이 발생되지 못하게 되기 때문이다. This problem becomes even more problematic during testing. This is because, during the test, high voltage (VPP) below the external power supply voltage (EVCC1) and high voltage (VPP) above the external power supply voltage (EVCC2) should be generated. This is because the level does not occur.

이에 따라, 반도체 메모리 장치에 대한 정확한 테스트가 이루어지지 못하게 된다.As a result, accurate testing of the semiconductor memory device may not be performed.

본 발명의 목적은 테스트시에 공정 변화에 무관하게 고전압(VPP)의 레벨을 정확하게 발생할 수 있는 반도체 메모리 장치의 고전압 발생회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a high voltage generating circuit of a semiconductor memory device capable of accurately generating a level of high voltage (VPP) regardless of a process change during a test.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 고전압 발생회로는 내부 기준전압과 고전압을 입력하고 상기 고전압의 레벨 변화를 검출하여 제1고전압 검출신호를 발생하기 위한 제1고전압 검출수단, 외부로부터 인가되는 전압과 고전압을 입력하여 상기 고전압의 레벨 변화를 검출하여 제2고전압 검출신호를 발생하기 위한 제2고전압 검출수단, 정상 동작시에 상기 제1고전압 검출신호를 고전압 검출신호로 발생하고, 테스트시에 상기 제2고전압 검출신호를 상기 고전압 발생신호로 발생하기 위한 스위칭 수단, 및 상기 고전압 검출신호를 입력하여 상기 고전압을 발생하기 위한 고전압 발생수단을 구비한 것을 특징으로 한다.The high voltage generation circuit of the semiconductor memory device of the present invention for achieving the above object comprises a first high voltage detection means for inputting an internal reference voltage and a high voltage and detecting a level change of the high voltage to generate a first high voltage detection signal, from outside A second high voltage detection means for detecting a level change of the high voltage by inputting an applied voltage and a high voltage to generate a second high voltage detection signal, generating the first high voltage detection signal as a high voltage detection signal in a normal operation, and testing Switching means for generating said second high voltage detection signal as said high voltage generation signal, and high voltage generation means for inputting said high voltage detection signal to generate said high voltage.

상기 제2고전압 검출수단은 상기 고전압의 레벨과 상기 외부로부터 인가되는 전압의 레벨을 비교하여 상기 고전압의 레벨이 원하는 고전압의 레벨보다 높은 경우에는 제1상태의 제2고전압 검출신호를 발생하고, 상기 고전압의 레벨이 상기 원하는 고전압의 레벨보다 낮은 경우에는 제2상태의 제2고전압 검출신호를 발생하는 것을 특징으로 한다.The second high voltage detecting means compares the level of the high voltage with the level of the voltage applied from the outside, and generates a second high voltage detection signal in a first state when the level of the high voltage is higher than a desired high voltage level. When the level of the high voltage is lower than the desired high voltage level, the second high voltage detection signal in the second state is generated.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 고전압 발생회로를 설명하면 다음과 같다.Hereinafter, a high voltage generation circuit of a semiconductor memory device of the present invention will be described with reference to the accompanying drawings.

도4는 본 발명의 반도체 메모리 장치의 고전압 발생회로의 블록도로서, 도1에 나타낸 종래의 고전압 발생회로에 고전압 검출회로(30), 및 스위치(32)를 추가 하여 구성되어 있다.4 is a block diagram of a high voltage generating circuit of the semiconductor memory device of the present invention, in which a high voltage detecting circuit 30 and a switch 32 are added to the conventional high voltage generating circuit shown in FIG.

도4에 나타낸 고전압 발생회로의 기능을 설명하면 다음과 같다.The function of the high voltage generation circuit shown in Fig. 4 is as follows.

도1에 나타낸 고전압 발생회로의 기준전압(VREF) 발생회로(10), 기준전압(VREFP) 발생회로(12), 내부 전원전압(IVC) 발생회로(14), 고전압 검출회로(16), 및 고전압 발생회로(18)의 기능은 도1의 기능을 참고로 하면 쉽게 이해될 것이다.The reference voltage VREF generation circuit 10, the reference voltage VREFP generation circuit 12, the internal power supply voltage IVC generation circuit 14, the high voltage detection circuit 16 of the high voltage generation circuit shown in FIG. 1, and The function of the high voltage generation circuit 18 will be readily understood with reference to the function of FIG.

고전압 검출회로(16)는 고전압(VPP)의 레벨 변화를 검출하여 고전압 검출신호(VPPS1)를 발생한다.The high voltage detection circuit 16 detects the level change of the high voltage VPP to generate the high voltage detection signal VPPS1.

고전압 검출회로(30)는 외부의 핀으로부터 인가되는 기준전압(EVREFP)과 고전압(VPP)을 입력하여 고전압(VPP)의 레벨이 일정 레벨보다 높아지게 되면 "로우"레벨이 고전압 검출신호(VPPS2)를 발생하고, 고전압(VPP)의 레벨이 일정 레벨보다 낮아지게 되면 "하이"레벨의 고전압 검출신호(VPPS2)를 발생한다.The high voltage detection circuit 30 inputs the reference voltage EVREFP and the high voltage VPP applied from an external pin, and when the level of the high voltage VPP becomes higher than a predetermined level, the "low" level receives the high voltage detection signal VPPS2. When the level of the high voltage VPP becomes lower than the predetermined level, the high voltage detection signal VPPS2 of the "high" level is generated.

스위치(32)는 테스트 신호(PTEST)에 응답하여 테스트시에는 고전압 검출회로(30)로부터 출력되는 고전압 검출신호(VPPS2)를 발생하고, 정상 동작시에는 고전압 검출회로(16)으로부터 출력되는 고전압 검출신호(VPPS1)를 발생한다.The switch 32 generates a high voltage detection signal VPPS2 output from the high voltage detection circuit 30 during the test in response to the test signal PTEST, and detects the high voltage output from the high voltage detection circuit 16 during normal operation. Generate signal VPPS1.

즉, 도4에 나타낸 본 발명의 고전압 발생회로는 정상 동작시에는 고전압(VPP)과 기준전압(VREFP)을 입력하고 고전압(VPP)의 레벨 변화를 감지하여 고전압 검출신호(VPPS1)를 고전압 검출신호(VPPS)로 발생하고, 테스트시에는 고전압(VPP)와 외부의 핀으로부터 인가되는 공정 변화에 영향을 받지 않는 일정한 기준 전압을 입력하고 고전압(VPP)의 레벨 변화를 감지하여 고전압 검출신호(VPPS2)를 고전압 검출신호(VPPS)로 발생한다.That is, the high voltage generation circuit of the present invention shown in FIG. 4 inputs the high voltage VPP and the reference voltage VREFP during normal operation, detects the level change of the high voltage VPP, and converts the high voltage detection signal VPPS1 into the high voltage detection signal. Generated as (VPPS), and during testing, inputs a constant reference voltage that is not affected by the high voltage (VPP) and process changes applied from external pins, and detects the level change of the high voltage (VPP) to detect the high voltage detection signal (VPPS2) Is generated as a high voltage detection signal (VPPS).

따라서, 공정 변화에 영향을 받지 않는 일정한 레벨의 기준전압을 외부의 핀을 통하여 인가함으로써 반도체 메모리 장치의 테스트시에 공정 변화에 따라 고전압(VPP) 레벨이 변화되는 것을 방지할 수 있다.Therefore, by applying a reference voltage of a constant level that is not affected by the process change through an external pin, it is possible to prevent the high voltage (VPP) level from being changed in accordance with the process change during the test of the semiconductor memory device.

도5는 본 발명의 고전압 발생회로의 고전압 검출회로들, 및 스위치의 실시예의 회로도로서, 고전압 검출회로(16)의 구성은 도2에 나타낸 고전압 검출회로의 구성과 동일하며, 고전압 검출회로(30)은 PMOS트랜지스터(P2), NMOS트랜지스터들(N4, N5, N6), 및 인버터들(I6, I7, I8)로 구성되며 고전압 검출회로(16)의 구성과 동일하다. Fig. 5 is a circuit diagram of an embodiment of the high voltage detecting circuits and the switch of the high voltage generating circuit of the present invention. The configuration of the high voltage detecting circuit 16 is the same as that of the high voltage detecting circuit shown in Fig. 2, and the high voltage detecting circuit 30 ) Is composed of PMOS transistor P2, NMOS transistors N4, N5, N6, and inverters I6, I7, I8, and is the same as that of high voltage detection circuit 16.

도5의 실시예에서는, 스위치(32)가 고전압 검출회로들(16, 30)의 출력단에 연결되는 구성을 나타내었으나, 스위치(32)는 인버터들(I2, I7)의 출력단, 또는 인버터들(I1, I6)의 출력단에 연결되어 구성되더라도 상관없다. In the embodiment of Fig. 5, the switch 32 is shown connected to the output terminal of the high voltage detection circuits 16 and 30, but the switch 32 is the output terminal of the inverters I2 and I7, or the inverters ( It may be connected to the output terminal of I1, I6).

도5에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 5 is as follows.

고전압 검출회로(30)의 동작은 도2에 나타낸 고전압 검출회로(16)의 동작과 동일하다. 그런데, 고전압 검출회로(30)로 인가되는 기준전압(EVREFP)을 내부에서 발생되는 기준전압(VREFP)을 이용하는 것이 아니라 외부의 핀을 통하여 직접적으로 인가되는 기준전압(EVREFP)을 이용하여 고전압 검출신호(VPPS2)를 발생하는 것이 상이하다.The operation of the high voltage detection circuit 30 is the same as that of the high voltage detection circuit 16 shown in FIG. However, instead of using the reference voltage VREFP generated inside the reference voltage EVREFP applied to the high voltage detection circuit 30, the high voltage detection signal using the reference voltage EVREFP applied directly through an external pin. It is different to generate (VPPS2).

고전압 검출회로(30)가 외부의 핀을 통하여 직접적으로 인가되는 기준전압(EVREFP)을 사용하여 고전압 검출신호(VPPS2)를 발생함으로써 공정 변화에 무관하게 원하는 고전압(VPP) 레벨을 발생할 수 있게 된다.The high voltage detection circuit 30 generates the high voltage detection signal VPPS2 using the reference voltage EVREFP directly applied through an external pin to generate a desired high voltage VPP level regardless of the process change.

스위치(32)는 테스트 신호(PTEST)에 응답하여 정상 동작시에는 접점(a)으로 스위칭함에 의해서 고전압 검출신호(VPPS1)를 발생하고, 테스트시에는 접점(b)로 스위칭함에 의해서 고전압 검출신호(VPPS2)를 발생한다.The switch 32 generates the high voltage detection signal VPPS1 by switching to the contact a in normal operation in response to the test signal PTEST, and during the test, the high voltage detection signal ( VPPS2).

본 발명의 반도체 메모리 장치의 고전압 발생회로는 테스트시에 외부의 핀을 통하여 일정 레벨의 기준전압을 인가하여 고전압 검출신호를 발생함으로써 공정 변화에 무관하게 원하는 고전압(VPP) 레벨을 발생할 수 있다.The high voltage generation circuit of the semiconductor memory device of the present invention generates a high voltage detection signal by applying a reference voltage of a predetermined level through an external pin during a test, thereby generating a desired high voltage (VPP) level regardless of process change.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

본 발명의 반도체 메모리 장치의 고전압 발생회로는 테스트시에 공정 변화에 무관하게 원하는 고전압 레벨을 발생할 수 있다.The high voltage generation circuit of the semiconductor memory device of the present invention can generate a desired high voltage level regardless of process change during testing.

따라서, 반도체 메모리 장치의 테스트시에 고전압 레벨을 정확하게 발생할 수 있으므로 장치의 신뢰성이 향상될 수 있다.


Therefore, since the high voltage level can be accurately generated during the test of the semiconductor memory device, the reliability of the device can be improved.


Claims (2)

내부 기준전압과 고전압을 입력하고 상기 고전압의 레벨 변화를 검출하여 제1고전압 검출신호를 발생하기 위한 제1고전압 검출수단;First high voltage detection means for inputting an internal reference voltage and a high voltage and detecting a level change of the high voltage to generate a first high voltage detection signal; 외부로부터 인가되는 기준전압과 고전압을 입력하여 상기 고전압의 레벨 변화를 검출하여 제2고전압 검출신호를 발생하기 위한 제2고전압 검출수단; Second high voltage detection means for inputting a reference voltage and a high voltage applied from the outside to detect a level change of the high voltage to generate a second high voltage detection signal; 정상 동작시에 상기 제1고전압 검출신호를 고전압 검출신호로 발생하고, 테스트시에 상기 제2고전압 검출신호를 상기 고전압 발생신호로 발생하기 위한 스위칭 수단; 및Switching means for generating said first high voltage detection signal as a high voltage detection signal in normal operation and generating said second high voltage detection signal as said high voltage generating signal in a test; And 상기 고전압 검출신호를 입력하여 상기 고전압을 발생하기 위한 고전압 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생회로.And a high voltage generating means for inputting said high voltage detection signal to generate said high voltage. 제1항에 있어서, 상기 제2고전압 검출수단은The method of claim 1, wherein the second high voltage detection means 상기 고전압의 레벨과 상기 외부로부터 인가되는 기준전압의 레벨을 비교하여 상기 고전압의 레벨이 원하는 고전압의 레벨보다 높은 경우에는 제1상태의 제2고전압 검출신호를 발생하고, 상기 고전압의 레벨이 상기 원하는 고전압의 레벨보다 낮은 경우에는 제2상태의 제2고전압 검출신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생회로.When the level of the high voltage is higher than the level of the desired high voltage by comparing the level of the high voltage with the level of the reference voltage applied from the outside, a second high voltage detection signal of a first state is generated, and the level of the high voltage is the desired level. And generating a second high voltage detection signal in a second state when the voltage is lower than the high voltage level.
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