KR100640785B1 - Semiconductor memory device - Google Patents

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Abstract

본 발명은 테스트모드를 통해 셀프리프레쉬 시 불필요한 전류소모가 발생하지 않는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 테스트모드에서 인가되는 복수의 테스트-선택신호에 응답하여 복수 비트의 레벨-제어신호를 출력하거나, 퓨즈옵션에 따라 상기 복수 비트의 레벨-제어신호를 출력하기 위한 제어신호 생성수단; 상기 복수 비트의 레벨-제어신호에 따라 제1 및 제2 구동신호의 전압레벨을 조절하여 출력하기 위한 구동신호 생성수단; 상기 제1 및 제2 구동신호의 전압레벨에 따라 조절된 주기를 갖는 주기신호를 생성하기 위한 주기신호 생성수단; 및 상기 주기신호를 인가받아 셀프리프레쉬를 수행하기 위한 셀프리프레쉬신호를 생성하기 위한 셀프리프레쉬 제어수단을 구비하는 반도체메모리소자를 제공한다.SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device that does not cause unnecessary current consumption during cell refresh through a test mode. The present invention provides a plurality of bit levels in response to a plurality of test-selection signals applied in a test mode. Control signal generating means for outputting a control signal or for outputting the plurality of bit-level control signals according to a fuse option; Driving signal generating means for adjusting and outputting voltage levels of the first and second driving signals in accordance with the plurality of bit-level control signals; Periodic signal generating means for generating a periodic signal having a period adjusted according to the voltage levels of the first and second driving signals; And a cell refresh control means for generating a cell refresh signal for performing cell refresh by receiving the periodic signal.

셀프리프레쉬, 주기, 소모전류, 감소, 퓨즈Cell Refresh, Cycle, Current Consumption, Reduction, Fuse

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE} Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}             

도 1은 종래기술에 따른 반도체메모리소자 내 셀프리프레쉬 주기 조절장치의 내부 회로도.1 is an internal circuit diagram of a cell refresh period control device in a semiconductor memory device according to the prior art.

도 2는 본 발명의 일 실시 예에 따른 반도체메모리소자 내 셀프리프레쉬 주기 조절장치의 블로 구성도.2 is a blow configuration diagram of a cell refresh cycle control device in a semiconductor memory device according to an embodiment of the present invention.

도 3은 도 2의 제어신호 생성부의 내부 회로도.3 is an internal circuit diagram of a control signal generator of FIG. 2.

도 4는 도 2의 구동신호 생성부의 내부 회로도.4 is an internal circuit diagram of a driving signal generator of FIG. 2;

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 ： 제어신호 생성부100 ： Control signal generator

200 ： 구동신호 생성부200 ： drive signal generator

본 발명은 반도체 설계 기술에 관한 것으로, 특히 퓨즈 컷팅 이전에 전류소 모를 최소로 할 수 있는 셀프리프레쉬 주기를 찾기 위한 테스트모드를 갖는 반도체메모리소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a semiconductor memory device having a test mode for finding a cell refresh cycle that can minimize current consumption before fuse cutting.

점차 모바일 기기가 일상화 됨에 따라, 반도체메모리소자를 모바일 기기에 적용하고자 하는 노력이 진행 중이다.As mobile devices become more and more common, efforts are being made to apply semiconductor memory devices to mobile devices.

반도체메모리소자가 모바일 기기에 적용되기 위해서는 저전력 소모를 가져야 하므로, 이를 반영하여 각 상황에 따른 IDD값을 모바일 스펙으로 규정하고 있다.Since semiconductor memory devices must have low power consumption in order to be applied to mobile devices, the IDD value according to each situation is defined as a mobile specification.

특히, 모바일 기기에서 반도체메모리소자는 대부분 셀프 리프레쉬 동작상태에 놓이기 때문에, 셀 데이터의 손실이 발생하지 않는 범위 내에서 셀프리프레쉬의 주기를 늘려주어 셀프리프레쉬 시 소모되는 전류 IDD6를 감소시킨다.In particular, since most semiconductor memory devices in a mobile device are in the self-refresh operation state, the period of cell refresh is increased within a range where cell data loss does not occur, thereby reducing the current IDD6 consumed during cell refresh.

또한, 웨이퍼 상태에서 모바일 스펙을 만족시키는 다이의 양을 증가시키기 위해서는 셀프리프레쉬의 소모전류를 감소시켜야할 뿐 아니라, 웨이프 상태에서 셀프리프레쉬 소모전류의 다이 변동이 작아야 한다.In addition, in order to increase the amount of die that satisfies the mobile specification in the wafer state, not only should the current consumption of the cell refresh be reduced, but also the die variation of the cell refresh current consumption in the wafer state should be small.

이와같이, 셀프리프레쉬의 소모전류 및 다이 변동을 줄이면 모바일 기기의 배터리가 갖는 로딩을 감소시킬 수 있다.In this way, reducing the current consumption and die fluctuation of the cell refresh can reduce the load of the battery of the mobile device.

셀프리프레쉬의 소모전류를 감소시키기 위한 일환으로, 일부 뱅크 혹은 뱅크 내 일부 어레이를 단위로 셀프리프레쉬를 수행하는 부분 어레이 셀프리프레쉬 방식을 스펙으로 채택하는 실정이다.As part of reducing the current consumption of the cell refresh, a partial array cell refresh method of performing a cell refresh on a part of a bank or a part of an array in a bank is adopted as a specification.

도 1은 종래기술에 따른 반도체메모리소자 내 셀프리프레쉬 주기 조절장치의 내부 회로도이다.1 is an internal circuit diagram of a cell refresh period control device in a semiconductor memory device according to the prior art.

도 1을 참조하면, 종래기술에 따른 셀프리프레쉬 주기 조절장치는 제1 및 제 2 구동신호(p_level, n_level)가 갖는 전압레벨에 따라 조절된 주기를 갖는 주기신호(osc)를 생성하기 위한 주기신호 생성부(20)와, 퓨즈옵션(fs<0：4>)에 따라 제1 및 제2 구동신호(p_level, n_level)의 레벨을 조절하여 출력하기 위한 구동신호 생성부(10)를 구비한다.Referring to FIG. 1, the cell refresh period control apparatus according to the related art generates a periodic signal for generating a periodic signal osc having a period adjusted according to a voltage level of the first and second driving signals p_level and n_level. The generation unit 20 and a driving signal generation unit 10 for adjusting and outputting the levels of the first and second driving signals p_level and n_level according to the fuse options fs <0: 4>.

그리고 구동신호 생성부(10)는 전원전압 Vdd에 자신의 소스단 및 게이트단이 접속된 PMOS트랜지스터(PM1)와, 전원전압 Vss에 자신의 소스단이 접속되고, 자신의 드레인단에 게이트단이 접속된 NMOS트랜지스터(NM1)와, PMOS트랜지스터(PM1)의 드레인단과 NMOS트랜지스터(NM1)의 드레인단 사이에 직렬 배치된 제1 내지 제5 저항(R1, R2, R3, R4, R5)과, 제1 내지 제5 저항(R1, R2, R3, R4, R5)에 각각 병렬 접속된 제1 내지 제5 퓨즈(fs<0：4>)를 구비하여, PMOS트랜지스터(PM1)의 드레인단에 걸린 전압을 제1 구동신호(p_level)로, NMOS트랜지스터(NM1)의 드레인단에 걸린 전압을 제2 구동신호(n_level)로 출력한다.The driving signal generator 10 has a PMOS transistor PM1 having its source terminal and gate terminal connected to the power supply voltage Vdd, and its source terminal connected to the power supply voltage Vss, and the gate terminal is connected to its drain terminal. First to fifth resistors R1, R2, R3, R4, and R5 disposed in series between the connected NMOS transistor NM1, the drain terminal of the PMOS transistor PM1, and the drain terminal of the NMOS transistor NM1; The first to fifth fuses fs <0: 4> connected in parallel to the first to fifth resistors R1, R2, R3, R4, and R5, respectively, are applied to the drain terminal of the PMOS transistor PM1. Is outputted as the first driving signal p_level and the voltage applied to the drain terminal of the NMOS transistor NM1 as the second driving signal n_level.

주기신호 생성부(20)는 제1 및 제2 구동신호(p_level, n_level)를 각 게이트 입력으로 갖는 복수의 PMOS트랜지스터 및 NMOS트랜지스터와, PMOS트랜지스터 및 NMOS트랜지스터에 의한 출력값을 따라 구동되는 복수의 트라이-스테이트 인버터와, 각 트라이-스테이트 인버터의 출력노드에 연결된 커패시터를 구비한다.The periodic signal generator 20 includes a plurality of PMOS transistors and NMOS transistors having first and second driving signals p_level and n_level as their gate inputs, and a plurality of tri-drives driven along output values of the PMOS transistors and the NMOS transistors. A state inverter and a capacitor connected to the output node of each tri-state inverter.

따라서, 주기신호 생성부(20)는 제1 및 제2 구동신호(p_level, n_level)를 PMOS트랜지스터 및 NMOS트랜지스터의 게이트단에 인가하므로, 제1 및 제2 구동신호(p_level, n_level)의 전압 레벨에 따라 MOS트랜지스터로 흐르는 전류량이 조절되어 출력되는 주기신호(osc)의 주기가 조정된다.Therefore, since the periodic signal generator 20 applies the first and second driving signals p_level and n_level to the gate terminals of the PMOS transistor and the NMOS transistor, the voltage levels of the first and second driving signals p_level and n_level are applied. As a result, the amount of current flowing through the MOS transistor is adjusted to adjust the period of the output periodic signal osc.

참고로, 도면에는 도시되지 않았으나, 반도체메모리소자는 주기신호 생성부(20)의 주기신호(osc)를 셀프리프레쉬 제어부에 인가하여 셀프리프레쉬의 수행을 위한 셀프리프레쉬신호를 생성한다.For reference, although not shown in the drawing, the semiconductor memory device generates a cell refresh signal for performing the cell refresh by applying the periodic signal osc of the periodic signal generator 20 to the cell refresh controller.

다음에서 셀프리프레쉬 주기 조절장치의 동작을 간략히 살펴보면, 퓨즈옵션(fs<0：4>)의 선택이 없는 상태에서 구동신호 생성부(10)를 통해 생성된 제1 및 제2 구동신호(p_level, n_level)를 주기신호 생성부(20)에 인가하면, 주기신호 생성부(20)는 인가된 제1 및 제2 구동신호(p_level, n_level)가 갖는 전압 레벨에 따라 주기를 조절하여 주기신호(osc)를 생성한다. 이어, 소자는 주기신호(osc)에 응답하여 셀프리프레쉬를 수행한다.Next, the operation of the cell refresh cycle controller will be briefly described. The first and second driving signals p_level, which are generated through the driving signal generator 10 without the selection of the fuse options fs <0: 4>, can be described. When n_level is applied to the periodic signal generator 20, the periodic signal generator 20 adjusts the period according to the voltage levels of the first and second driving signals p_level and n_level applied to the periodic signal osc. ) Subsequently, the device performs cell refresh in response to the periodic signal osc.

이와같은 과정을 거친 후, 프로브 테스트(Probe Test)를 통해 셀프리프레쉬의 소모전류 IDD6를 측정한다.After this process, the Probe Test measures the current consumption of the cell refresh IDD6.

즉, 측정된 셀프리프레쉬의 소모전류 IDD6가 갖는 평균값 및 분포를 분석하여, 구동신호 생성부(10) 내 퓨즈옵션(fs<0：4>)을 끊어주어 분석된 결과에 따라 제1 및 제2 구동신호(p_level, n_level)의 레벨을 조절한다.That is, by analyzing the average value and distribution of the measured current consumption of the cell refresh IDD6, the fuse option (fs <0: 4>) in the driving signal generation unit 10 is cut off and according to the analysis result, the first and second The level of the driving signals p_level and n_level is adjusted.

그러나, 전술한 종래기술에 따른 반도체메모리소자는 퓨즈옵션의 컷팅에 따른 결과를 관찰하지 못하기 때문에, 셀 데이터의 손실이 발생하지 않는 최소한의 셀프리프레쉬 주기를 생성하지 못해, 셀프리프레쉬의 소모전류 IDD6 내 불필요한 전류소모가 여전히 존재하는 문제점이 발생한다.However, since the semiconductor memory device according to the related art described above cannot observe the result of the cutting of the fuse option, it cannot generate a minimum cell refresh cycle in which cell data loss does not occur, and thus the current consumption of the cell refresh IDD6. The problem arises that my current consumption is still present.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트모드를 통해 셀프리프레쉬 시 불필요한 전류소모가 발생하지 않는 반도체메모리소자를 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device in which unnecessary current consumption does not occur during cell refresh through a test mode.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 테스트모드에서 인가되는 복수의 테스트-선택신호에 응답하여 복수 비트의 레벨-제어신호를 출력하거나, 퓨즈옵션에 따라 상기 복수 비트의 레벨-제어신호를 출력하기 위한 제어신호 생성수단; 상기 복수 비트의 레벨-제어신호에 따라 제1 및 제2 구동신호의 전압레벨을 조절하여 출력하기 위한 구동신호 생성수단; 상기 제1 및 제2 구동신호의 전압레벨에 따라 조절된 주기를 갖는 주기신호를 생성하기 위한 주기신호 생성수단; 및 상기 주기신호를 인가받아 셀프리프레쉬를 수행하기 위한 셀프리프레쉬신호를 생성하기 위한 셀프리프레쉬 제어수단을 구비한다.In accordance with an aspect of the present invention, a semiconductor memory device may output a plurality of bit level control signals in response to a plurality of test-selection signals applied in a test mode, or the plurality of plurality of level-control signals according to a fuse option. Control signal generating means for outputting a level-control signal of the bit; Driving signal generating means for adjusting and outputting voltage levels of the first and second driving signals in accordance with the plurality of bit-level control signals; Periodic signal generating means for generating a periodic signal having a period adjusted according to the voltage levels of the first and second driving signals; And a cell refresh control means for generating a cell refresh signal for performing cell refresh by receiving the periodic signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명의 일 실시 예에 따른 반도체메모리소자 내 셀프리프레쉬 주기 조절장치의 블로 구성도이다.2 is a block diagram illustrating an apparatus for adjusting a cell refresh period in a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시 예에 따른 셀프리프레쉬 주기 조절장치 는 테스트모드에서 인가되는 테스트-선택신호(tm<0：4>)에 응답하여 레벨-제어신호(lv_ctr<0：4>)를 출력하거나, 퓨즈옵션(fs<0：4>)에 따라 레벨-제어신호(lv_ctr<0：4>)를 출력하기 위한 제어신호 생성부(100)와, 레벨-제어신호(lv_ctr<0：4>)에 따라 제1 및 제2 구동신호(p_level, n_level)의 전압레벨을 조절하여 출력하기 위한 구동신호 생성부(200)와, 제1 및 제2 구동신호(p_level, n_level)의 전압레벨에 따라 조절된 주기를 갖는 주기신호(osc)를 생성하기 위한 주기신호 생성부(300)를 구비한다.Referring to FIG. 2, the cell refresh period control apparatus according to an exemplary embodiment of the present invention responds to the level-control signal lv_ctr <0: 4 in response to the test-selection signal tm <0: 4> applied in the test mode. Control signal generator 100 for outputting the level control signal lv_ctr <0: 4> according to the fuse option fs <0: 4>, and the level control signal lv_ctr < 0: 4>) and the driving signal generator 200 for adjusting and outputting the voltage levels of the first and second driving signals p_level and n_level, and the first and second driving signals p_level and n_level. And a periodic signal generator 300 for generating a periodic signal osc having a period adjusted according to the voltage level.

참고로, 도면에는 도시되지 않았으나, 반도체메모리소자는 주기신호 생성부(300)의 주기신호(osc)를 셀프리프레쉬 제어부에 인가하여 셀프리프레쉬의 수행을 위한 셀프리프레쉬신호를 생성한다.For reference, although not shown in the drawing, the semiconductor memory device generates a cell refresh signal for performing cell refresh by applying the periodic signal osc of the periodic signal generator 300 to the cell refresh controller.

도 3은 도 2의 제어신호 생성부(100)의 내부 회로도로서, 퓨즈옵션 및 테스트-선택신호 별로 구비되므로 퓨즈옵션 fs<0> 및 테스트-선택신호 tm<0>를 인가받아 레벨-제어신호 lv_ctr<0>를 생성하는 제1 제어신호 생성부를 예로서 살펴보도록 한다.3 is an internal circuit diagram of the control signal generator 100 of FIG. 2, and is provided for each fuse option and test-selection signal, and thus is supplied with the fuse option fs <0> and the test-selection signal tm <0>. The first control signal generator that generates lv_ctr <0> will be described as an example.

도 3을 참조하면, 제1 제어신호 생성부(100)는 퓨즈옵션(fs<0>)에 따라 퓨즈-제어신호를 출력하기 위한 퓨즈부(120)와, 테스트-선택신호(tm<0>)와 테스트-리셋신호(tm_rst)를 인가받아 테스트-제어신호를 출력하기 위한 테스트부(140)와, 퓨즈-제어신호 또는 테스트-제어신호의 활성화 시 레벨-제어신호(lv_ctr<0>)를 활성화시키기 위한 출력부(160)를 구비한다.Referring to FIG. 3, the first control signal generator 100 may include a fuse 120 for outputting a fuse-control signal according to a fuse option fs <0>, and a test-selection signal tm <0>. ) And the test unit 140 for outputting the test control signal by receiving the test reset signal tm_rst and the level control signal lv_ctr <0> when the fuse control signal or the test control signal is activated. And an output unit 160 for activating.

그리고 퓨즈부(120)는 전원전압 Vdd에 일측단이 접속된 퓨즈옵션(fs<0>)과, 퓨즈옵션(fs<0>)의 타측단과 전원전압 Vss 사이에 배치된 커패시터(C1)와, 퓨즈옵션(fs<0>)과 커패시터(C1)의 연결노드에 걸린 전압을 반전시켜 퓨즈-제어신호로 출력하기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 게이트 입력으로 가지며 퓨즈옵션(fs<0>)의 타측단에 드레인단이 접속되고 전원전압 Vss에 소스단이 접속된 NMOS트랜지스터(NM2)를 구비한다.The fuse unit 120 includes a fuse option fs <0> having one end connected to the power supply voltage Vdd, a capacitor C1 disposed between the other end of the fuse option fs <0> and the power supply voltage Vss, Inverter I1 for inverting the voltage across the connection node of fuse option fs <0> and capacitor C1 and outputting it as a fuse-control signal, and an output signal of inverter I1 as a gate input. An NMOS transistor NM2 having a drain terminal connected to the other end of (fs <0>) and a source terminal connected to the power supply voltage Vss is provided.

테스트부(140)는 테스트-선택신호(tm<0>)를 반전시키기 위한 제1 인버터(I2)와, 테스트-리셋신호(tm_rst)를 반전시키기 위한 제2 인버터(I3)와, 제1 인버터(I2)의 출력신호를 셋신호로 인가받고 제2 인버터(I3)의 출력신호 및 파워업신호(pwrup)를 리셋신호로 인가받아 테스트-제어신호를 출력하기 위한 RS래치(142)를 구비한다.The test unit 140 may include a first inverter I2 for inverting the test-selection signal tm <0>, a second inverter I3 for inverting the test-reset signal tm_rst, and a first inverter. RS latch 142 for outputting a test-control signal by receiving the output signal of I2 as a set signal and receiving the output signal and the power-up signal pwrup of the second inverter I3 as a reset signal. .

출력부(160)는 퓨즈-제어신호 및 테스트-제어신호를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 반전시켜 레벨-제어신호(lv_ctr<0>)로 출력하기 위한 인버터(I4)를 구비한다.The output unit 160 inverts the NOR gate NR1 having the fuse-control signal and the test-control signal as inputs, and outputs the level-control signal lv_ctr <0> by inverting the output signal of the NOR gate NR1. Inverter I4 is provided.

참고적으로, 테스트부(140)는 파워업신호(pwrup)를 인가 받으므로서 레벨-제어신호(lv_ctr<0>)를 초기화시키는데, 이는 소자의 초기 구동 시 소자의 신뢰성을 향상시키기 위한 것이다.For reference, the test unit 140 initializes the level-control signal lv_ctr <0> by receiving the power-up signal pwrup. This is to improve reliability of the device during initial driving of the device.

그리고 테스트부(140) 내 RS 래치(142)는 크로스 커플드된 낸드게이트로 구현된다.In addition, the RS latch 142 in the test unit 140 is implemented as a cross-coupled NAND gate.

다음에서는 제1 제어신호 생성부(100)의 동작을 간략히 살펴보도록 한다.Next, the operation of the first control signal generator 100 will be briefly described.

먼저, 테스트부(140)는 해당 테스트-선택신호 tm<0>가 활성화되면 테스트-제 어신호를 활성화시키며, 출력부(160)는 테스트-제어신호의 활성화에 응답하여 레벨-제어신호 lv_ctr<0>를 활성화시킨다.First, the test unit 140 activates the test-control signal when the corresponding test-selection signal tm <0> is activated, and the output unit 160 responds to the activation of the test-control signal and the level-control signal lv_ctr < 0> is activated.

그리고 테스트부(140)는 테스트-리셋신호(tm_rst)가 활성화되면 테스트-제어신호를 비활성화 시키므로서, 출력부(160)가 레벨-제어신호 lv_ctr<0>를 비활성화 시키도록 한다.When the test-reset signal tm_rst is activated, the test unit 140 deactivates the test-control signal, thereby causing the output unit 160 to deactivate the level-control signal lv_ctr <0>.

또한, 퓨즈옵션 fs<0>이 끊어지면 퓨즈부(120)에 의해 퓨즈-제어신호가 활성화되므로, 출력부(160)가 레벨-제어신호 lv_ctr<0>를 활성화시킨다.In addition, when the fuse option fs <0> is blown, the fuse-control signal is activated by the fuse unit 120, so that the output unit 160 activates the level-control signal lv_ctr <0>.

제2 내지 제5 제어신호 생성부도 전술한 제1 제어신호 생성부와 동일한 동작을 갖는다.The second to fifth control signal generators also have the same operation as the aforementioned first control signal generator.

따라서, 제1 내지 제5 제어신호 생성부는 퓨즈옵션(fs<0：4>)을 인가하기 이전에 테스트-선택신호(tm<0：4>)의 인가를 통해 다양한 조합의 레벨-제어신호(lv_ctr<0：4>)를 생성할 수 있으며, 퓨즈옵션(fs<0：4>)을 통해 원하는 레벨-제어신호(lv_ctr<0：4>)가 고정적으로 활성화되도록 할 수 있다.Accordingly, the first to fifth control signal generators may apply various levels of the control signal through the application of the test-selection signal tm <0: 4> before applying the fuse options fs <0: 4>. lv_ctr <0: 4> may be generated, and a desired level-control signal lv_ctr <0: 4> may be fixedly activated through the fuse option fs <0: 4>.

도 4는 도 2의 구동신호 생성부(200)의 내부 회로도이다.4 is an internal circuit diagram of the driving signal generator 200 of FIG. 2.

도 4를 참조하면, 구동신호 생성부(200)는 전원전압 Vdd에 자신의 소스단 및 게이트단이 접속된 PMOS트랜지스터(PM2)와, 게이트단이 자신의 드레인단에 접속되고, 전원전압 Vss에 자신의 소스단이 접속된 NMOS트랜지스터(NM3)와, PMOS트랜지스터(PM2)의 드레인단과 NMOS트랜지스터(NM3)의 드레인단 사이에 직렬로 배치되어, 레벨-제어신호(lv_ctr<0：4>)의 해당 비트에 응답하여 자신의 저항값을 조절하는 복수의 저항 조절부(210, 220, 230, 240, 250)를 구비한다.Referring to FIG. 4, the driving signal generator 200 includes a PMOS transistor PM2 having its source terminal and a gate terminal connected to a power supply voltage Vdd, and a gate terminal thereof connected to a drain terminal thereof, and connected to a power supply voltage Vss. The source terminal is connected in series between the NMOS transistor NM3, the drain terminal of the PMOS transistor PM2, and the drain terminal of the NMOS transistor NM3, and the level-control signal lv_ctr <0: 4> is connected in series. A plurality of resistance adjusting units 210, 220, 230, 240, 250 for adjusting their resistance value in response to the corresponding bit.

레벨-제어신호(lv_ctr<0：4>)를 각각 인가받는 제1 내지 제5 저항 조절부(210, 220, 230, 240, 250)는 동일한 회로적 구현을 가지므로, 제1 저항 조절부(210)를 예로서 살펴보도록 한다.Since the first to fifth resistance adjusting units 210, 220, 230, 240, and 250 each receiving the level-control signal lv_ctr <0: 4> have the same circuit implementation, the first resistance adjusting unit ( Take 210 as an example.

제1 저항 조절부(210)는 레벨-제어신호 lv_ctr<0>에 응답하여 입력노드에 인가된 전압을 출력노드로 바이패스 시키기 위한 제1 트랜스퍼 게이트(212)와, 레벨 제어신호 lv_ctr<0>에 응답하여 입력노드에 인가된 전압이 저항(R6)을 거쳐 출력노드로 출력되도록 하기 위한 제2 트랜스퍼 게이트(214)를 구비한다.The first resistance adjuster 210 may include a first transfer gate 212 for bypassing the voltage applied to the input node to the output node in response to the level control signal lv_ctr <0>, and the level control signal lv_ctr <0>. And a second transfer gate 214 for causing the voltage applied to the input node to be output to the output node in response to the resistor R6.

동작을 살펴보면, 제1 내지 제5 저항 조절부(210, 220, 230, 240, 250)는 해당 레벨-제어신호(lv_ctr<0：4>)의 활성화 시에는 입력노드에 인가된 전압이 저항(R6, R7, R8, R9, R10)을 거쳐 출력노드에 인가되도록 하며, 해당 레벨-제어신호(lv_ctr<0：4>)의 비활성화 시에는 입력노드에 인가된 전압을 출력노드로 바이패스 시킨다.In operation, the first to fifth resistance adjusting units 210, 220, 230, 240, and 250 may have a voltage applied to the input node when the level-control signal lv_ctr <0: 4> is activated. The output node is applied to the output node via R6, R7, R8, R9, and R10. When the level control signal lv_ctr <0: 4> is deactivated, the voltage applied to the input node is bypassed to the output node.

따라서, 레벨-제어신호(lv_ctr<0：4>)에 따라 구동신호 생성부(200) 내 제1 내지 제5 저항 조절부(210, 220, 230, 240, 250)가 입력노드와 출력노드를 바로 연결하거나, 입력노드와 출력노드 사이에 저항(R6, R7, R8, R9, R10)을 연결하기 때문에, 제1 및 제2 구동신호(p_level, n_level)가 출력되는 노드 사이의 저항값이 달라져 흐르는 전류량이 조절되어 제1 및 제2 구동신호(p_level, n_level)의 전압레벨이 달라진다.Accordingly, the first to fifth resistance adjusting units 210, 220, 230, 240, and 250 in the driving signal generator 200 may control the input node and the output node according to the level-control signal lv_ctr <0: 4>. Since the resistors R6, R7, R8, R9, and R10 are directly connected to each other or between the input node and the output node, resistance values between nodes where the first and second driving signals p_level and n_level are output are changed. The amount of current flowing is adjusted to change the voltage levels of the first and second driving signals p_level and n_level.

이때, 각 저항 조절부(210, 220, 230, 240, 250) 내 저항(R6, R7, R8, R9, R10)의 값을 각각 다르게 하면, 레벨-제어신호(lv_ctr<0：4>)에 따라 출력되는 제1 및 제2 구동신호(p_level, n_level)의 전압 레벨이 비례적이지 않고 다양할 수 있다.At this time, if the values of the resistors R6, R7, R8, R9, and R10 in the resistance adjusting units 210, 220, 230, 240, and 250 are respectively different, the level-control signal lv_ctr <0: 4> is applied. Accordingly, the voltage levels of the first and second driving signals p_level and n_level that are output according to the present invention may not be proportional but vary.

이와같이 제1 및 제2 구동신호(p_level, n_level)의 전압레벨이 다양해지면, 주기신호 생성부(300)에 의해 생성되는 주기신호(osc)의 주기도 다양해 진다.As the voltage levels of the first and second driving signals p_level and n_level vary, the period of the periodic signal osc generated by the periodic signal generator 300 also varies.

또한, 직렬 연결되는 저항 조절부의 수를 증가시키면, 제1 및 제2 구동신호(p_level, n_level)의 전압레벨을 보다 미세하게 조절할 수 있다.In addition, when the number of resistance adjusting units connected in series is increased, the voltage levels of the first and second driving signals p_level and n_level may be finely adjusted.

한편, 다음에서는 본 발명의 일 실시예에 따른 셀프리프레쉬 주기 조절장치를 통해 주기신호(osc)의 주기를 조절하는 과정을 간략히 살펴보도록 한다.On the other hand, the following briefly looks at the process of adjusting the period of the periodic signal (osc) through the cell refresh period control apparatus according to an embodiment of the present invention.

먼저, 테스트모드에서 테스트-선택신호(tm<0：4>)를 제어신호 생성부(100)에 인가하므로서, 다양한 조합의 레벨-제어신호(lv_ctr<0：4>)를 생성한다.First, the test-selection signal tm <0: 4> is applied to the control signal generator 100 in the test mode, thereby generating various combinations of the level-control signal lv_ctr <0: 4>.

이어, 구동신호 생성부(200)는 다양한 조합의 레벨-제어신호(lv_ctr<0：4>)에 따라 제1 및 제2 구동신호(p_level, n_level)의 전압레벨을 조절하여 출력한다.Subsequently, the driving signal generator 200 adjusts and outputs voltage levels of the first and second driving signals p_level and n_level according to various combinations of the level-control signals lv_ctr <0: 4>.

따라서, 주기신호 생성부(300)는 제1 및 제2 구동신호(p_level, n_level)의 전압레벨에 따라 조정된 주기를 갖는 주기신호(osc)를 생성한다.Accordingly, the periodic signal generator 300 generates a periodic signal osc having a period adjusted according to voltage levels of the first and second driving signals p_level and n_level.

이와같이 생성된 주기신호(osc)를 통해 수행되는 소자의 셀프리프레쉬 시 소모되는 전류 IDD6를 측정하여, 셀 데이터가 손실되지 않고 스펙을 만족시키며 불필요한 전류소모가 발생하지 않는 주기를 결정한다.By measuring the current IDD6 consumed during the cell refresh of the device performed through the periodic signal (osc) generated in this way, the cell data is not lost, satisfies the specification, and determines the period in which unnecessary current consumption does not occur.

이후, 테스트-리셋신호(tm_rst)를 인가하여 레벨-제어신호(lv_ctr<0：4>)가 초기화 되도록 한 후,측정에 따라 불필요한 전류소모가 발생하지 않는 주기신호(osc)가 생성되도록 하기 위한 레벨-제어신호(lv_ctr<0：4>)가 선택되도록 퓨즈옵 션(fs<0：4>)을 컷팅한다.Thereafter, the test-reset signal tm_rst is applied to initialize the level control signal lv_ctr <0: 4>, and then a periodic signal osc is generated so that unnecessary current consumption does not occur according to the measurement. Cut the fuse option fs <0: 4> so that the level control signal lv_ctr <0: 4> is selected.

그러므로, 전술한 본 발명에 따른 셀프리프레쉬 주기 조절장치를 구비하는 반도체메모리소자는 테스트모드를 통해 셀프리프레쉬 시 불필요한 전류소모를 발생시키지 않는 주기를 측정한 뒤, 퓨즈옵션의 컷팅을 통해 측정된 주기를 설정하므로, 셀 데이터의 손실이 없으며 셀프리프레쉬 시 불필요한 전류소모가 발생하지 않는다.Therefore, the semiconductor memory device including the cell refresh period control device according to the present invention described above measures the period not causing unnecessary current consumption during the cell refresh through the test mode, and then measures the period measured by cutting the fuse option. By setting, there is no loss of cell data and unnecessary current consumption during cell refresh.

또한, 이러한 측정을 다이 별로 실시하여 주기를 설정하므로, 종래에는 다이에 따라 셀프리프레쉬의 불필요한 소모전류가 발생하던 현상을 방지할 수 있다.In addition, since the period is set by performing the measurement for each die, a phenomenon in which unnecessary consumption current of the cell refresh is generated according to the die can be prevented.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 테스트모드를 통해 셀프리프레쉬 시 불필요한 전류소모를 발생시키지 않는 주기를 측정한 뒤, 퓨즈옵션의 컷팅을 통해 측정된 주기를 설정하므로, 셀 데이터의 손실이 없으며 셀프리프레쉬 시 불필요한 전류소모가 발생하지 않는다.The present invention described above sets the measured period through the cutting of the fuse option after measuring the period that does not cause unnecessary current consumption during the cell refresh through the test mode, there is no loss of cell data and unnecessary current consumption during the cell refresh Does not occur.

또한, 다이 별로 측정을 실시할 수 있어, 다이에 상관없이 셀프리프레쉬의 전류소모가 일정하도록 할 수 있다.In addition, measurement can be performed for each die, so that the current consumption of the cell refresh can be constant regardless of the die.

Claims (7)

삭제delete 테스트모드에서 인가되는 복수의 테스트-선택신호에 응답하여 복수 비트의 레벨-제어신호를 출력하거나, 퓨즈옵션에 따라 상기 복수 비트의 레벨-제어신호를 출력하기 위한 제어신호 생성수단;Control signal generation means for outputting a plurality of bit-level control signals in response to the plurality of test-selection signals applied in a test mode, or for outputting the plurality of bit-level control signals according to a fuse option; 상기 복수 비트의 레벨-제어신호에 따라 제1 및 제2 구동신호의 전압레벨을 조절하여 출력하기 위한 구동신호 생성수단;Driving signal generating means for adjusting and outputting voltage levels of the first and second driving signals in accordance with the plurality of bit-level control signals; 상기 제1 및 제2 구동신호의 전압레벨에 따라 조절된 주기를 갖는 주기신호를 생성하기 위한 주기신호 생성수단; 및Periodic signal generating means for generating a periodic signal having a period adjusted according to the voltage levels of the first and second driving signals; And 상기 주기신호를 인가받아 셀프리프레쉬를 수행하기 위한 셀프리프레쉬신호를 생성하기 위한 셀프리프레쉬 제어수단을 구비하며,Cell refresh control means for generating a cell refresh signal for performing the cell refresh by receiving the cycle signal, 상기 제어신호 생성수단은,The control signal generating means, 상기 퓨즈옵션에 따라 퓨즈-제어신호를 출력하기 위한 퓨즈부와, 상기 테스트-선택신호와 테스트-리셋신호를 인가받아 테스트-제어신호를 출력하기 위한 테스트부와, 퓨즈-제어신호 또는 테스트-제어신호의 활성화 시 상기 레벨-제어신호를 활성화시키기 위한 출력부를 구비하는 A fuse unit for outputting a fuse-control signal according to the fuse option, a test unit for outputting a test-control signal by receiving the test-selection signal and the test-reset signal, and a fuse-control signal or test-control An output for activating the level-control signal upon activation of the signal 반도체메모리소자.Semiconductor memory device. 제2항에 있어서,The method of claim 2, 상기 퓨즈부는,The fuse unit, 제1 전원전압에 일측단이 접속된 퓨즈와,A fuse having one end connected to the first power supply voltage; 상기 퓨즈의 타측단과 제2 전원전압에 배치된 커패시터와,A capacitor disposed at the other end of the fuse and a second power supply voltage; 상기 퓨즈와 상기 커패시터의 연결노드에 걸린 전압을 반전시켜 상기 퓨즈-제어신호로 출력하기 위한 인버터와,An inverter for inverting the voltage applied to the connection node of the fuse and the capacitor to output the fuse-control signal; 상기 인버터의 출력신호를 게이트 입력으로 가지며 상기 퓨즈의 타측단에 드레인단이 접속되고 상기 제2 전원전압에 소스단이 접속된 NMOS트랜지스터An NMOS transistor having an output signal of the inverter as a gate input, a drain terminal connected to the other end of the fuse, and a source terminal connected to the second power supply voltage; 를 구비하는 것을 특징으로 하는 반도체메모리소자.A semiconductor memory device comprising: a. 제2항에 있어서,The method of claim 2, 상기 테스트부는,The test unit, 상기 테스트-선택신호를 반전시키기 위한 제1 인버터;A first inverter for inverting the test-selection signal; 상기 테스트-리셋신호를 반전시키기 위한 제2 인버터; 및A second inverter for inverting the test-reset signal; And 상기 제1 인버터의 출력신호를 셋신호로 인가받고, 상기 제2 인버터의 출력 신호 및 파워업신호를 리셋신호로 인가받아 상기 테스트-제어신호를 출력하기 위한 RS래치RS latch for receiving the output signal of the first inverter as a set signal, the output signal and the power-up signal of the second inverter as a reset signal to output the test-control signal 를 구비하는 것을 특징으로 하는 반도체메모리소자.A semiconductor memory device comprising: a. 제2항에 있어서,The method of claim 2, 상기 출력부는The output unit 상기 퓨즈-제어신호 및 상기 테스트-제어신호를 입력으로 갖는 노어게이트와,A NOR gate having the fuse-control signal and the test-control signal as inputs; 상기 노어게이트의 출력신호를 반전시켜 상기 레벨-제어신호로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.And an inverter for inverting the output signal of the NOR gate to output the level control signal. 제2항에 있어서,The method of claim 2, 상기 구동신호 생성수단은,The drive signal generating means, 제1 전원전압에 자신의 소스단 및 게이트단이 접속된 PMOS트랜지스터;A PMOS transistor having a source terminal and a gate terminal connected to the first power supply voltage; 게이트단이 자신의 드레인단에 접속되고, 제2 전원전압에 자신의 소스단이 접속된 NMOS트랜지스터;An NMOS transistor whose gate end is connected to its drain end and whose source end is connected to a second power supply voltage; 상기 PMOS트랜지스터의 드레인단과 상기 NMOS트랜지스터의 드레인단 사이에 직렬로 배치되어, 상기 레벨-제어신호의 해당 비트에 응답하여 자신의 저항값을 조절하는 복수의 저항 조절부A plurality of resistance adjusting units disposed in series between the drain terminal of the PMOS transistor and the drain terminal of the NMOS transistor, and adjusting their resistance in response to a corresponding bit of the level-control signal; 를 구비하는 반도체메모리소자.A semiconductor memory device having a. 제6항에 있어서,The method of claim 6, 상기 저항 조절부는,The resistance control unit, 해당 레벨-제어신호에 응답하여 입력노드에 인가된 전압을 출력노드로 바이패스 시키기 위한 제1 트랜스퍼 게이트와,A first transfer gate for bypassing the voltage applied to the input node to the output node in response to the level-control signal; 상기 해당 레벨 제어신호에 응답하여 입력노드에 인가된 전압이 저항을 거쳐 출력노드로 출력되도록 하기 위한 제2 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 반도체메모리소자.And a second transfer gate for allowing a voltage applied to an input node to be output to the output node through a resistor in response to the level control signal.
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