JP3661983B2 - Semiconductor memory device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置をテストモードで動作させるためのモード信号を発生するモード信号発生装置(Generation circuit of mode signal in semiconductor memory device)を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置は、パッケージをする前にウェーハ状態でバーンインストレス(burn-in stress)を印加したり、又は所定の特殊目的のテストなどを行う場合がある。
【０００３】
このようなバーンインストレス又は特殊目的のテストを行うテストモードは正常な動作モードではないので、半導体メモリ装置に備えられた全ての入力ピン及び出力ピンを用いずに、単に数本の入力ピン及び出力ピンのみに所定の信号を印加してテストモードの動作を行う。
【０００４】
ウェーハ状態でバーンインストレス又は特殊目的のテストを行い得るようにするため、従来は半導体メモリ装置を製造する場合、チップに別の入力ピン(dummy pad)を準備し、該入力ピンにテストモードを行うためのモード信号を印加していた。
【０００５】
【発明が解決しようとする課題】
然るに、半導体メモリ装置を製造する場合、別のテストモード信号を発生するための入力ピンを共に製造しなければならないので、チップのサイズが大きくなるという問題点があった。
【０００６】
又、前記半導体メモリ装置の動作をテストするテスタに、前記チップの入力ピンに別のモード信号を印加できるようにする手段を具備する必要があるので、テスタの製造原価が上昇するという問題点があった。
【０００７】
本発明の目的は、別の入力ピンを用いず、チップ内部の直流電圧発生部の直流電圧出力用ピンを用いてテストモード信号を発生し得るようにしたモード信号発生装置を有する半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明に係る半導体メモリ装置のモード信号発生装置によると、チップ内部のビット線に直流電圧を供給する直流電圧発生部が電源電圧により動作するため、電源電圧よりも先に電流電圧発生部が直流電圧を発生することができないという原理を用いる。
【０００９】
本発明の半導体メモリ装置は、電源電圧が印加される場合に動作して直流電圧を発生するチップ内部の直流電圧発生部と、前記直流電圧発生部に連結されて直流電圧を出力し、テストモード信号を発生する場合には電源電圧よりも高い直流電圧を印加する直流電圧出力用パッドと、前記チップ内部の直流電圧を降圧する直流電圧レベル感知部と、電源電圧とチップ内部の直流電圧の印加方法によって、テストモード又は正常モードを区分できるモード信号を発生する動作モード判断部と、前記直流電圧出力用パッドに電源電圧よりも高い直流電圧が電源電圧よりも先に印加される場合に、前記動作モード判断部が前記直流電圧レベル感知部の出力電圧に従いテストモードのモード信号を出力するようし、電源電圧が先に印加される場合に、前記動作モード判断部が正常モードのモード信号を出力するように制御するモード信号持続制御部とを備えるモード信号発生装置を有することを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１１】
図１は、本実施の形態に係るモード信号発生装置の構成を示したブロック図で、図２はその詳細回路図である。
【００１２】
図１において、直流電圧発生部10は、電源電圧VCCが印加される場合に直流電圧VBLを発生してチップ内部のビット線に供給する。即ち、電源電圧VCCが供給される場合に、該電源電圧VCCレベルの約1/2レベルを有する電圧を直流電圧VBLに発生して、チップ内部のビット線に供給する。
【００１３】
直流電圧出力用パッド20は、前記チップ内部の直流電圧発生部10の直流電圧VBLを、チップ外部に出力する。本実施の形態においては、テストモードにより高電位のモード信号(PMODE)を発生する場合には、前記直流電圧出力用パッド20に電源電圧VCCよりも高い電圧を印加する。
【００１４】
直流電圧レベル感知部30は、前記チップ内部の直流電圧レベルを感知する。即ち、チップ内部のビット線と接地間にNMOSトランジスタ300,302,304が直列に連結され、前記NMOSトランジスタ300,302はソースとゲートとがそれぞれ接続されてダイオードとして動作するようになっている。前記NMOSトランジスタ304のゲートには電源電圧感知反転信号VCCHBが印加されるように接続されて、NMOSトランジスタ302,304のドレインの接続点N5に電圧レベル感知信号が出力されるように構成される。
【００１５】
従って、前記直流電圧レベル感知部30からは、前記直流電圧発生部10で発生された直流電圧及び直流電圧出力用パッド20に印加された電圧が、前記NMOSトランジスタ300,302を通じて2×Vth（ここで、VthはNMOSトランジスタのしきい電圧である）だけ降圧されて出力される。
【００１６】
動作モード判断部40は、差動増幅部42、プリチャージ部44、及びモード信号出力部46からなり、前記直流電圧レベル感知部30の出力電圧に従いモード信号PMODEを出力する。
【００１７】
前記差動増幅部42は、電源電圧VCCがPMOSトランジスタ420及びNMOSトランジスタ422とPMOSトランジスタ424及びNMOSトランジスタ426とをそれぞれ通り、NMOSトランジスタ428を再び通って接地される。前記PMOSトランジスタ420,424のゲートは、前記PMOSトランジスタ424及びNMOSトランジスタ426のドレインの接続点に接続される。前記NMOSトランジスタ422,426のゲートには、前記電圧レベル感知部30の出力電圧及び電源電圧VCCがそれぞれ接続されて印加され、前記NMOSトランジスタ428のゲートには、後述されるモード信号持続制御部50が出力する制御信号が接続されて印加され、PMOSトランジスタ420及びNMOSトランジスタ422のドレインの接続点N6に出力信号が出力されるように構成される。
【００１８】
従って、前記差動増幅部42は、モード信号持続制御部50が高電位の制御信号を出力してNMOSトランジスタ428がオンされる場合は、正常動作して前記電圧レベル感知部30の出力電圧及び電源電圧VCCのレベルに従って高電位又は低電位を出力し、モード信号持続制御部50が低電位を出力してNMOSトランジスタ428がオフされる場合は、動作を停止する。
【００１９】
前記プリーチャージ部44は、電源電圧VCCと前記差動増幅部42の出力端子とN6の間にPMOSトランジスタ440からなり、前記PMOSトランジスタ440のゲートにはモード信号持続制御部50が出力する制御信号が接続されて印加される。
【００２０】
従って、前記プリーチャージ部44は、モード信号持続制御部50が低電位の制御信号を出力する場合に、PMOSトランジスタ440がオンされて電源電圧VCCを出力する。
【００２１】
前記モード信号出力部46では、前記差動増幅部42の出力信号が順に通って出力されるように、直列接続されたインバーター460,462と、伝送用トランジスタのNMOSトランジスタ464及びPMOSトランジスタ466と、2個のインバーター468,470からなる第１ラッチのインバーター468とが連結される。前記NMOSトランジスタ464のゲートにはモード信号持続制御部50が出力する制御信号が接続されて印加されると共に、インバーター472を通じてPMOSトランジスタ466のゲートにも接続される。そして、電源電圧VCCと前記NMOSトランジスタ464、PMOSトランジスタ466及び前記第１ラッチの接続点N7とのあいだには、PMOSトランジスタ474が接続され、PMOSトランジスタ474のゲートには電源電圧感知非反転信号VCCHが接続されて印加される。
【００２２】
従って、モード信号出力部46は、電源電圧VCCが印加される初期には、低電位の電源電圧感知非反転信号VCCHによりPMOSトランジスタ474がオンされ、電源電圧VCCがPMOSトランジスタ474を通って第１ラッチに貯蔵されて、モード信号PMODEとして出力される。そして、モード信号持続制御部50が高電位を出力する場合に、伝送用トランジスタのNMOSトランジスタ464及びPMOSトランジスタ466がオンされて、前記差動増幅部42の出力電圧がインバーター460,462と、NMOSトランジスタ464及びPMOSトランジスタ466と、第１ラッチのインバーター468とを順次通って、モード信号PMODEとして出力される。又、モード信号持続制御部50が低電位を出力する場合は、NMOSトランジスタ464及びPMOSトランジスタ466がオフされ、第１ラッチに貯蔵された電圧が続いてモード信号PMODEとして出力される。
【００２３】
モード信号持続制御部50は、電源電圧VCCが前記直流電圧出力用パッド20の直流電圧よりも先に印加される場合に、前記動作モード判断部40が正常モードのモード信号PMODEを出力し、電源電圧VCCよりも前記直流電圧出力用パッド20に電源電圧VCCよりも高い直流電圧が印加される場合に、前記動作モード判断部40が前記直流電圧レベル感知部30の出力電圧に従いテストモードのモード信号PMODEを出力する、モード信号持続制御部である。
【００２４】
前記モード信号出力持続部50は、直流電圧降下部52、直流電圧印加状態感知部54、及び制御信号出力部56からなる。
【００２５】
前記直流電圧降下部52は、前記直流電圧VBLが直列接続されたNMOSトランジスタ520,522,524,526からなり、前記NMOSトランジスタ520,522,524,526のソースはゲートにそれぞれ接続されてダイオードとして動作するように構成される。
【００２６】
従って、直流電圧降下部52からは、前記チップ内部の直流電圧が前記NMOSトランジスタ520,522,524,526を通って4Vthだけ降圧されて出力される。
【００２７】
ここで、直流電圧降下部52は、PMOSトランジスタを用いてチップ内部の直流電圧を4Vthだけ降圧して出力するように構成することもできる。
【００２８】
前記直流電圧印加状態感知部54は、前記直流電圧降下部52の出力端子N1がNANDゲート540の一側入力端子に接続されると共に、前記直流電圧降下部52の出力端子N1と接地とのあいだにNMOSトランジスタ542が接続されて、NMOSトランジスタ542のゲートに電源電圧VCCが接続されて印加される。又、前記直流電圧降下部52の出力端子N1が、PMOSトランジスタ544を通じて前記NANDゲート540の他方側の入力端子N2に接続されると共に、その接続点N2にインバーター546,548からなった第２ラッチが接続され、PMOSトランジスタ544のゲートには電源電圧感知非反転信号VCCHが接続されて印加される。
【００２９】
従って、直流電圧印加状態感知部54は、電源電圧VCCが印加されず電源電圧感知非反転信号VCCHが低電位である場合、PMOSトランジスタ544がオンされ、前記直流電圧降下部52の出力電圧がNANDゲート540の一側入力端子に印加されると共に、PMOSトランジスタ544を通って第２ラッチに貯蔵された後、NANDゲート540の他方側入力端子に印加される。そして、電源電圧VCCが印加される場合、NMOSトランジスタ542がオンされてNANDゲート540が高電位を出力する。
【００３０】
前記制御信号出力部56は、前記動作モード判断部40の出力電圧及び前記直流電圧印加状態感知部54の出力電圧がNORゲート560の入力端子にそれぞれ接続されて印加され、NORゲート560の出力端子N4から制御信号が出力されるように構成される。
【００３１】
従って、制御信号出力部56は、前記動作モード判断部40及び前記直流電圧印加状態感知部54の出力電圧がどちらも低電位である場合、高電位を出力して前記動作モード判断部40が直流電圧レベル感知部30の出力電圧に従いモード信号PMODEを出力し、前記動作モード判断部40及び/又は前記直流電圧印加状態感知部54の出力電圧が高電位である場合に、前記第１ラッチに貯蔵された電圧を出力する。
【００３２】
図３は、本実施の形態に係る信号発生装置での電源電圧感知信号発生部の構成例を示した詳細回路図である。
【００３３】
図示されたように、電源電圧VCCがPMOSトランジスタ600のソースに接続されて印加され、PMOSトランジスタ600のゲート及びドレインが接地抵抗602に共通接続されて、PMOSトランジスタ600がダイオードとして動作されると共に、その接続点にインバーター604,606,608,610が直列接続されて、インバーター608の出力端子で電源電圧感知反転信号VCCHBが出力され、インバーター610の出力端子で電源電圧感知非反転信号VCCHが出力されるように構成される。
【００３４】
このように構成された本実施の形態に係るモード信号発生装置の動作を、図４及び図５の波形図を用いて詳しく説明する。
【００３５】
まず、ウェーハレベルでバーンインストレスを印加するか又は所定の特殊目的のテストを行うテストモードで高電位のモード信号PMODEを出力する場合、電源電圧VCCを印加するまえに、図４のｂに示すように、時間t1に直流電圧出力用パッド20に電源電圧VCCよりも高い電圧、例えばVCC+4Vthを印加する。
【００３６】
前記直流電圧出力用パッド20に印加されたVCC+4Vthの電圧は、モード信号持続制御部50の直流電圧降下部52のNMOSトランジスタ520,522,524,526を順次通って、図４のｅに示すように、4Vthだけ降圧されて電源電圧VCCと同一なレベルの電圧が出力され、直流電圧降下部52の出力電圧は直流電圧印加状態感知部54のNANDゲート54の一側入力端子に印加される。
【００３７】
又、直流電圧出力用パッド20に印加されたVCC+4Vthの電圧は、直流電圧レベル感知部30のダイオードとして動作するNMOSトランジスタ300,302を通って2Vthが降圧されて、直流電圧レベル感知部30の出力端子N5からは、図４のｉに示したように、VCC+2Vthが出力され、直流電圧レベル感知部30の出力電圧は動作モード判断部40の差動増幅部42のNMOSトランジスタ422のゲートに印加される。
【００３８】
このような状態で、図４のａに示したように、時間t2に電源電圧VCCが印加されて時間t3に所定電圧以上に上昇するまで、電源電圧感知信号発生部は、図４のｃに示すように、電源電圧感知非反転信号VCCHを低電位として出力すると共に、図４のｄに示すように、電源電圧感知反転信号VCCHBを漸次増加させて出力する。
【００３９】
前記低電位の電源電圧感知非反転信号VCCHにより直流電圧印加状態感知部54のPMOSトランジスタ544がオンされるので、前記直流電圧降下部52の出力電圧、即ち、高電位がPMOSトランジスタ544を通り、インバーター546,548からなる第２ラッチに貯蔵され、NANDゲート540の他方側入力端子に、図４のｆに示すように、高電位が印加される。
【００４０】
すると、NANDゲート540が、図４のｇに示すように、低電位を出力して制御信号出力部56のNORゲート560の一側入力端子に印加される。
【００４１】
そして、前記低電位の電源電圧感知非反転信号VCCHによりモード信号出力部46のPMOSトランジスタ474がオンされるので、図４のｋに示したように、電源電圧VCCがPMOSトランジスタ474を通じて出力され、第１ラッチのインバーター468が、図４のｌに示したように、モード信号PMODEを低電位として出力し、該出力された低電位は制御信号出力部56のNORゲート560に印加される。
【００４２】
従って、前記NORゲート560が、図４のｈに示したように、高電位を出力し、NORゲート560が出力した高電位により動作モード判断部40の差動増幅部42のNMOSトランジスタ428がオンされて差動増幅部42が正常動作し、プリーチャージ部44のPMOSトランジスタ440がオフされ、モード信号出力部46のPMOSトランジスタ466及びNMOSトランジスタ464がどちらもオンされる。
【００４３】
このような状態で時間t3が経過して電源電圧VCCが所定電圧以上に上昇し、電源電圧感知信号発生部が、図４のｃに示すように、電源電圧感知非反転信号(VCCH)を高電位として出力すると共に、図４のｄに示すように、電源電圧感知反転信号(VCCHB)を低電位として出力すると、高電位の電源電圧感知非反転信号(VCCH)によりPMOSトランジスタ474がオフされる。
【００４４】
そして、電源電圧VCCが所定電圧以上に上昇しても前記直流電圧レベル感知部30の出力電圧はVCC+2Vthとして電源電圧(VCC)よりも高いので、差動増幅部42は、図４のｊに示したように、低電位を出力し、該出力された低電位はモード信号出力部46のインバーター460,462と、PMOSトランジスタ464及びNMOSトランジスタ466を通り、インバーター468,470からなる第１ラッチに貯蔵され、インバーター468を通じて図４のｌに示したように反転されて高電位のモード信号PMODEが出力される。
【００４５】
このようにモード信号(PMODE)が高電位に出力されると、NORゲート560が、図４のｈに示したように、低電位を出力するので、上述とは反対に差動増幅部42のNMOSトランジスタ428がオフされて差動増幅部42が動作せず、プリーチャージ部44のPMOSトランジスタ440がオンされて継続電源電圧VCCを出力し、モード信号出力部46のNMOSトランジスタ464及びPMOSトランジスタ466はどちらもオフされる。
【００４６】
従って、時間t4に直流電圧出力用パッド20に印加した直流電圧を図４のｂに示したように遮断しても、モード信号出力部46は第１ラッチに貯蔵された信号により、図４のｌに示したように、モード信号PMODEを継続して高電位に出力して、テストモードの動作を行い得るようになる。
【００４７】
一方、正常的な動作モードでモード信号PMODEを低電位に出力する場合は、図５のａに示したように、まず時間(t11)で電源電圧VCCを印加する。
【００４８】
このような状態で時間t12に前記電源電圧VCCの電圧レベルが所定の電圧以上になるまで、電源電圧感知信号発生部は、図５のｃに示すように、電源電圧感知反転信号(VCCH)を低電位で出力すると共に、図５のｄに示したように、電源電圧感知反転信号(VCCHB)を電源電圧(VCC)に従い漸次増加させて出力する。
【００４９】
前記低電位の電源電圧感知反転信号(VCCH)に従いモード信号出力部46のPMOSトランジスタ474がオンされて、図５のｋに示したように、電源電圧VCCを出力し、PMOSトランジスタ474が出力した電源電圧VCCは第１ラッチのインバーター468,470に貯蔵されて、インバーター468は図４のｌに示したようにモード信号(PMODE)を低電位に出力する。
【００５０】
このような状態で電源電圧(VCC)に従いNMOSトランジスタ542がオンされて、NANDゲート540の一側入力端子には図５のｅに示したように継続低電位が印加されるため、NANDゲート540は、図５のｇに示したように、電源電圧(VCC)に従い漸次増加する電圧を出力してNORゲート560に印加し、このためNORゲート560は、図５のｈに示したように、継続低電位を出力する。
【００５１】
従って、差動増幅部42のNMOSトランジスタ428がオフされたままで差動増幅部42が動作せず、プリーチャージ部44のPMOSトランジスタ440はオンされて継続電源電圧VCCを出力し、モード信号出力部46のNMOSトランジスタ464及びPMOSトランジスタ466はどちらもオフされたままである。
【００５２】
従って、モード信号出力部46は、前記第１ラッチに貯蔵された信号に従い図４のｌに示したように継続モード信号(PMODE)を低電位に出力して正常モードの動作を行う。
【００５３】
一方、前述ではチップ内部の直流電圧発生器10が電源電圧VCCの約1/2レベルを有する直流電圧VBLを出力してビット線のプリーチャージ用電圧を供給する回路を例に挙げて説明した。
【００５４】
本発明を実施するにおいてはこれに限定されず、接地電圧VSSと電源電圧VCC間のレベルを有する各種チップ内部の直流電圧発生器に簡単に適用して実施することができる。
【００５５】
【発明の効果】
以上説明したように、本発明は、既存のチップ内部の直流電圧発生部の直流電圧出力用パッドを用いて所定のテスト動作を行うテストモード信号を出力するものであって、別のダミーパッドを必要としないのでチップのサイズを大きく減らすことができる。
【図面の簡単な説明】
【図１】本実施の形態に係る半導体メモリ装置のモード信号発生装置の構成を示したブロック図である。
【図２】本実施の形態に係る半導体メモリ装置のモード信号発生装置の実施例を示した詳細回路図である。
【図３】本実施の形態に係る半導体メモリ装置のモード信号発生装置で電源電圧感知信号発生部の実施例を示した詳細回路図である。
【図４】テストモードの場合の図２及び図３の各部の動作波形図である。
【図５】正常モードの場合の図２及び図３の各部の動作波形図である。
【符号の説明】
10：直流電圧発生部
20：直流電圧出力用パッド
30：直流電圧レベル感知部
40：動作モード判断部
42：差動増幅部
44：プリーチャージ部
46：モード信号出力部
50：モード信号持続制御部
52：直流電圧降下部
54：直流電圧印加状態感知部
56：制御信号出力部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device having a mode signal generator (Generation circuit of mode signal in semiconductor memory device) for generating a mode signal for operating the semiconductor memory device in a test mode.
[0002]
[Prior art]
Generally, a semiconductor memory device may apply a burn-in stress in a wafer state before packaging, or may perform a predetermined special purpose test.
[0003]
Since the test mode for performing such a burn-in stress or special purpose test is not a normal operation mode, only a few input pins and outputs are used without using all the input pins and output pins provided in the semiconductor memory device. A test signal is operated by applying a predetermined signal only to the pins.
[0004]
Conventionally, when a semiconductor memory device is manufactured in order to perform a burn-in stress or a special purpose test in a wafer state, another input pin (dummy pad) is prepared on the chip and a test mode is performed on the input pin. The mode signal for applying was applied.
[0005]
[Problems to be solved by the invention]
However, when the semiconductor memory device is manufactured, the input pin for generating another test mode signal must be manufactured together, which causes a problem that the size of the chip increases.
[0006]
Further, since it is necessary to provide a tester for testing the operation of the semiconductor memory device with means for allowing another mode signal to be applied to the input pin of the chip, there is a problem that the manufacturing cost of the tester increases. there were.
[0007]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device having a mode signal generator capable of generating a test mode signal using a DC voltage output pin of a DC voltage generator inside a chip without using another input pin. It is to provide.
[0008]
[Means for Solving the Problems]
According to the mode signal generator of the semiconductor memory device according to the present invention for achieving such an object, the DC voltage generator for supplying a DC voltage to the bit lines inside the chip operates by the power supply voltage. First, the principle that the current voltage generator cannot generate a DC voltage is used.
[0009]
A semiconductor memory device according to the present invention includes a DC voltage generator inside a chip that operates when a power supply voltage is applied to generate a DC voltage, and is connected to the DC voltage generator to output a DC voltage. When generating a signal, a DC voltage output pad for applying a DC voltage higher than the power supply voltage, a DC voltage level sensing unit for stepping down the DC voltage inside the chip, and application of the power supply voltage and the DC voltage inside the chip An operation mode determination unit that generates a mode signal capable of distinguishing between a test mode and a normal mode, and a DC voltage higher than a power supply voltage applied to the DC voltage output pad before the power supply voltage. When the operation mode determination unit outputs a test mode mode signal according to the output voltage of the DC voltage level sensing unit, and the power supply voltage is applied first, Characterized in that it has a mode signal generator and a mode signal duration control unit the operation mode determination unit is controlled to output a mode signal of the normal mode.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
[0011]
FIG. 1 is a block diagram showing a configuration of a mode signal generator according to the present embodiment, and FIG. 2 is a detailed circuit diagram thereof.
[0012]
In FIG. 1, a DC voltage generator 10 generates a DC voltage VBL and supplies it to a bit line inside the chip when a power supply voltage VCC is applied. That is, when the power supply voltage VCC is supplied, a voltage having about a half level of the power supply voltage VCC is generated as the DC voltage VBL and supplied to the bit line inside the chip.
[0013]
The DC voltage output pad 20 outputs the DC voltage VBL of the DC voltage generator 10 inside the chip to the outside of the chip. In the present embodiment, when a high potential mode signal (PMODE) is generated in the test mode, a voltage higher than the power supply voltage VCC is applied to the DC voltage output pad 20.
[0014]
The DC voltage level sensing unit 30 senses the DC voltage level inside the chip. That is, NMOS transistors 300, 302, and 304 are connected in series between the bit line inside the chip and the ground, and the NMOS transistors 300 and 302 operate as diodes with their sources and gates connected to each other. The gate of the NMOS transistor 304 is connected to the power supply voltage sense inversion signal VCCHB so that a voltage level sense signal is output to the connection point N5 of the drains of the NMOS transistors 302 and 304.
[0015]
Accordingly, from the DC voltage level sensing unit 30, the DC voltage generated by the DC voltage generation unit 10 and the voltage applied to the DC voltage output pad 20 are 2 × Vth (here, the NMOS transistor 300, 302). Vth is output by being stepped down by the threshold voltage of the NMOS transistor).
[0016]
The operation mode determination unit 40 includes a differential amplification unit 42, a precharge unit 44, and a mode signal output unit 46, and outputs a mode signal PMODE according to the output voltage of the DC voltage level sensing unit 30.
[0017]
In the differential amplifying unit 42, the power supply voltage VCC passes through the PMOS transistor 420 and the NMOS transistor 422, the PMOS transistor 424 and the NMOS transistor 426, and is grounded through the NMOS transistor 428 again. The gates of the PMOS transistors 420 and 424 are connected to the connection point of the drains of the PMOS transistor 424 and the NMOS transistor 426. The output voltage of the voltage level sensing unit 30 and the power supply voltage VCC are connected to and applied to the gates of the NMOS transistors 422 and 426, respectively, and the mode signal duration control unit 50 described later is output to the gate of the NMOS transistor 428. The control signal is connected and applied, and an output signal is output to the connection point N6 of the drains of the PMOS transistor 420 and the NMOS transistor 422.
[0018]
Accordingly, when the mode signal duration control unit 50 outputs a high-potential control signal and the NMOS transistor 428 is turned on, the differential amplifier 42 operates normally and the output voltage of the voltage level sensing unit 30 and When the high potential or the low potential is output according to the level of the power supply voltage VCC and the mode signal sustain control unit 50 outputs the low potential and the NMOS transistor 428 is turned off, the operation is stopped.
[0019]
The precharge unit 44 includes a PMOS transistor 440 between a power supply voltage VCC and the output terminal of the differential amplifier 42 and N6, and a control signal output by the mode signal duration control unit 50 to the gate of the PMOS transistor 440. Are connected and applied.
[0020]
Accordingly, the precharge unit 44 turns on the PMOS transistor 440 and outputs the power supply voltage VCC when the mode signal duration control unit 50 outputs a low-potential control signal.
[0021]
In the mode signal output unit 46, two inverters 460 and 462 connected in series and an NMOS transistor 464 and a PMOS transistor 466 as transmission transistors are connected so that the output signals of the differential amplification unit 42 are sequentially output. The inverter 468 of the first latch composed of the inverters 468 and 470 is connected. A control signal output from the mode signal duration control unit 50 is connected to the gate of the NMOS transistor 464 and applied thereto, and is also connected to the gate of the PMOS transistor 466 through the inverter 472. A PMOS transistor 474 is connected between the power supply voltage VCC and the connection point N7 of the NMOS transistor 464, the PMOS transistor 466 and the first latch, and the power supply voltage sensing non-inverted signal VCCH is connected to the gate of the PMOS transistor 474. Are connected and applied.
[0022]
Therefore, in the initial stage when the power supply voltage VCC is applied, the mode signal output unit 46 turns on the PMOS transistor 474 by the low potential power supply voltage sensing non-inversion signal VCCH, and the power supply voltage VCC passes through the PMOS transistor 474 to the first. It is stored in the latch and output as the mode signal PMODE. When the mode signal sustain control unit 50 outputs a high potential, the NMOS transistor 464 and the PMOS transistor 466 of the transmission transistor are turned on, and the output voltage of the differential amplifying unit 42 becomes the inverters 460 and 462 and the NMOS transistor 464. The PMOS transistor 466 and the inverter 468 of the first latch are sequentially passed through and output as the mode signal PMODE. When the mode signal duration control unit 50 outputs a low potential, the NMOS transistor 464 and the PMOS transistor 466 are turned off, and the voltage stored in the first latch is subsequently output as the mode signal PMODE.
[0023]
When the power supply voltage VCC is applied prior to the DC voltage of the DC voltage output pad 20, the mode signal duration control unit 50 outputs the normal mode mode signal PMODE when the power mode voltage is applied. When a DC voltage higher than the power supply voltage VCC is applied to the DC voltage output pad 20 than the voltage VCC, the operation mode determination unit 40 determines the test mode mode signal according to the output voltage of the DC voltage level sensing unit 30. It is a mode signal duration control unit that outputs PMODE.
[0024]
The mode signal output sustaining unit 50 includes a DC voltage drop unit 52, a DC voltage application state sensing unit 54, and a control signal output unit 56.
[0025]
The DC voltage drop unit 52 includes NMOS transistors 520, 522, 524, and 526 in which the DC voltage VBL is connected in series. The sources of the NMOS transistors 520, 522, 524, and 526 are respectively connected to the gates and operate as diodes.
[0026]
Accordingly, the DC voltage drop unit 52 steps down the DC voltage inside the chip by 4 Vth through the NMOS transistors 520, 522, 524, and 526, and outputs it.
[0027]
Here, the DC voltage drop unit 52 may be configured to step down and output the DC voltage inside the chip by 4 Vth using a PMOS transistor.
[0028]
In the DC voltage application state sensing unit 54, the output terminal N1 of the DC voltage drop unit 52 is connected to one side input terminal of the NAND gate 540, and between the output terminal N1 of the DC voltage drop unit 52 and the ground. The NMOS transistor 542 is connected to the NMOS transistor 542, and the power source voltage VCC is connected to the gate of the NMOS transistor 542 and applied. The output terminal N1 of the DC voltage drop unit 52 is connected to the input terminal N2 on the other side of the NAND gate 540 through a PMOS transistor 544, and a second latch composed of inverters 546 and 548 is connected to the connection point N2. The power supply voltage sensing non-inverted signal VCCH is connected to the gate of the PMOS transistor 544 and applied.
[0029]
Therefore, the DC voltage application state sensing unit 54 turns on the PMOS transistor 544 when the power supply voltage VCC is not applied and the power supply voltage sensing non-inversion signal VCCH is at a low potential, and the output voltage of the DC voltage drop unit 52 is NAND. The voltage is applied to one input terminal of the gate 540 and is stored in the second latch through the PMOS transistor 544 and then applied to the other input terminal of the NAND gate 540. When the power supply voltage VCC is applied, the NMOS transistor 542 is turned on and the NAND gate 540 outputs a high potential.
[0030]
The control signal output unit 56 is applied with the output voltage of the operation mode determination unit 40 and the output voltage of the DC voltage application state sensing unit 54 connected to the input terminal of the NOR gate 560, respectively, and the output terminal of the NOR gate 560 A control signal is output from N4.
[0031]
Therefore, the control signal output unit 56 outputs a high potential when the output voltages of the operation mode determination unit 40 and the DC voltage application state sensing unit 54 are both low potential, and the operation mode determination unit 40 A mode signal PMODE is output according to the output voltage of the voltage level sensing unit 30, and stored in the first latch when the output voltage of the operation mode determination unit 40 and / or the DC voltage application state sensing unit 54 is a high potential. Output the output voltage.
[0032]
FIG. 3 is a detailed circuit diagram showing a configuration example of the power supply voltage sensing signal generator in the signal generator according to the present embodiment.
[0033]
As shown in the figure, the power supply voltage VCC is connected to the source of the PMOS transistor 600 and applied, the gate and drain of the PMOS transistor 600 are commonly connected to the ground resistor 602, and the PMOS transistor 600 is operated as a diode. Inverters 604, 606, 608, and 610 are connected in series to the connection point, and the power supply voltage sensing inverted signal VCCHB is output from the output terminal of the inverter 608, and the power supply voltage sensing non-inverted signal VCCH is output from the output terminal of the inverter 610. .
[0034]
The operation of the mode signal generator according to the present embodiment configured as described above will be described in detail with reference to the waveform diagrams of FIGS.
[0035]
First, when a high potential mode signal PMODE is output in a test mode in which burn-in stress is applied at a wafer level or a predetermined special purpose test is performed, the power voltage VCC is applied as shown in FIG. At time t1, a voltage higher than the power supply voltage VCC, for example, VCC + 4Vth is applied to the DC voltage output pad 20.
[0036]
The voltage of VCC + 4Vth applied to the DC voltage output pad 20 passes through the NMOS transistors 520, 522, 524, 526 of the DC voltage drop unit 52 of the mode signal duration control unit 50 in sequence, and as shown in FIG. The voltage is stepped down and the same level as the power supply voltage VCC is output, and the output voltage of the DC voltage drop unit 52 is applied to one input terminal of the NAND gate 54 of the DC voltage application state sensing unit 54.
[0037]
Also, the voltage of VCC + 4Vth applied to the DC voltage output pad 20 is stepped down by 2Vth through NMOS transistors 300 and 302 that operate as diodes of the DC voltage level sensing unit 30, and the output of the DC voltage level sensing unit 30 As shown in i of FIG. 4, VCC + 2Vth is output from the terminal N5, and the output voltage of the DC voltage level sensing unit 30 is applied to the gate of the NMOS transistor 422 of the differential amplification unit 42 of the operation mode determination unit 40. Applied.
[0038]
In this state, as shown in FIG. 4a, the power supply voltage sensing signal generator is changed to c in FIG. 4 until the power supply voltage VCC is applied at time t2 and rises to a predetermined voltage or higher at time t3. As shown, the power supply voltage sensing non-inversion signal VCCH is outputted as a low potential, and the power supply voltage sensing inversion signal VCCHB is gradually increased and outputted as shown in FIG.
[0039]
Since the PMOS transistor 544 of the DC voltage application state sensing unit 54 is turned on by the low potential power supply voltage sensing non-inversion signal VCCH, the output voltage of the DC voltage drop unit 52, that is, the high potential passes through the PMOS transistor 544, A high potential is applied to the other input terminal of the NAND gate 540 as shown in f of FIG.
[0040]
Then, the NAND gate 540 outputs a low potential and is applied to one input terminal of the NOR gate 560 of the control signal output unit 56 as shown in FIG.
[0041]
Then, since the PMOS transistor 474 of the mode signal output unit 46 is turned on by the low potential power supply voltage sensing non-inverted signal VCCH, the power supply voltage VCC is output through the PMOS transistor 474 as shown in k of FIG. The inverter 468 of the first latch outputs the mode signal PMODE as a low potential as shown at l in FIG. 4, and the output low potential is applied to the NOR gate 560 of the control signal output unit 56.
[0042]
Therefore, the NOR gate 560 outputs a high potential as shown in FIG. 4h, and the NMOS transistor 428 of the differential amplifier 42 of the operation mode determination unit 40 is turned on by the high potential output by the NOR gate 560. Thus, the differential amplifying unit 42 operates normally, the PMOS transistor 440 of the precharge unit 44 is turned off, and both the PMOS transistor 466 and the NMOS transistor 464 of the mode signal output unit 46 are turned on.
[0043]
In this state, the power supply voltage VCC rises to a predetermined voltage or more after the time t3 elapses, and the power supply voltage sensing signal generator raises the power supply voltage sensing non-inversion signal (VCCH) as shown in FIG. When the power supply voltage sense inversion signal (VCCHB) is outputted as a low potential as shown in FIG. 4d, the PMOS transistor 474 is turned off by the high potential power supply voltage sense non-inversion signal (VCCH). .
[0044]
Even if the power supply voltage VCC rises above a predetermined voltage, the output voltage of the DC voltage level sensing unit 30 is higher than the power supply voltage (VCC) as VCC + 2Vth. As shown in FIG. 5, the low potential is output, and the output low potential passes through the inverters 460 and 462 of the mode signal output unit 46, the PMOS transistor 464 and the NMOS transistor 466, and is stored in the first latch composed of the inverters 468 and 470. Through the inverter 468, the signal is inverted as shown at l in FIG.
[0045]
When the mode signal (PMODE) is output to a high potential in this way, the NOR gate 560 outputs a low potential as shown in h of FIG. The NMOS transistor 428 is turned off and the differential amplifying unit 42 does not operate, the PMOS transistor 440 in the precharge unit 44 is turned on to output the continuous power supply voltage VCC, and the NMOS transistor 464 and the PMOS transistor 466 in the mode signal output unit 46 Both are turned off.
[0046]
Therefore, even if the DC voltage applied to the DC voltage output pad 20 at time t4 is cut off as shown in FIG. 4B, the mode signal output unit 46 receives the signal stored in the first latch in FIG. As indicated by l, the mode signal PMODE is continuously output to a high potential, so that the test mode operation can be performed.
[0047]
On the other hand, when the mode signal PMODE is output at a low potential in the normal operation mode, the power supply voltage VCC is first applied at time (t11), as shown in FIG.
[0048]
In this state, until the voltage level of the power supply voltage VCC becomes equal to or higher than a predetermined voltage at time t12, the power supply voltage detection signal generator generates the power supply voltage detection inverted signal (VCCH) as shown in FIG. While outputting at a low potential, as shown in FIG. 5d, the power supply voltage sense inversion signal (VCCHB) is gradually increased according to the power supply voltage (VCC) and output.
[0049]
The PMOS transistor 474 of the mode signal output unit 46 is turned on according to the low-potential power supply voltage sense inversion signal (VCCH), and the power supply voltage VCC is output as shown in k of FIG. The power supply voltage VCC is stored in the inverters 468 and 470 of the first latch, and the inverter 468 outputs a mode signal (PMODE) to a low potential as shown at l in FIG.
[0050]
In this state, the NMOS transistor 542 is turned on according to the power supply voltage (VCC), and a continuous low potential is applied to one side input terminal of the NAND gate 540 as shown in FIG. As shown in FIG. 5g, a voltage that gradually increases in accordance with the power supply voltage (VCC) is output and applied to the NOR gate 560. For this reason, the NOR gate 560, as shown in FIG. A continuous low potential is output.
[0051]
Therefore, the NMOS transistor 428 of the differential amplifier 42 remains off and the differential amplifier 42 does not operate, the PMOS transistor 440 of the precharge unit 44 is turned on and outputs the continuous power supply voltage VCC, and the mode signal output unit Both 46 NMOS transistor 464 and PMOS transistor 466 remain off.
[0052]
Therefore, the mode signal output unit 46 outputs the continuous mode signal (PMODE) to a low potential according to the signal stored in the first latch to perform the normal mode operation.
[0053]
On the other hand, in the above description, the circuit in which the DC voltage generator 10 in the chip outputs the DC voltage VBL having about 1/2 level of the power supply voltage VCC and supplies the bit line precharge voltage has been described as an example.
[0054]
However, the present invention is not limited to this, and can be easily applied to a DC voltage generator in various chips having a level between the ground voltage VSS and the power supply voltage VCC.
[0055]
【The invention's effect】
As described above, the present invention outputs a test mode signal for performing a predetermined test operation using a DC voltage output pad of a DC voltage generating unit in an existing chip, and another dummy pad is provided. Since it is not necessary, the chip size can be greatly reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a mode signal generator of a semiconductor memory device according to an embodiment.
FIG. 2 is a detailed circuit diagram showing an example of a mode signal generator of the semiconductor memory device according to the present embodiment;
FIG. 3 is a detailed circuit diagram showing an example of a power supply voltage sensing signal generator in the mode signal generator of the semiconductor memory device according to the present embodiment;
4 is an operation waveform diagram of each part of FIGS. 2 and 3 in a test mode. FIG.
FIG. 5 is an operation waveform diagram of each part of FIGS. 2 and 3 in the normal mode.
[Explanation of symbols]
10: DC voltage generator
20: DC voltage output pad
30: DC voltage level sensor
40: Operation mode judgment section
42: Differential amplifier
44: Precharge section
46: Mode signal output section
50: Mode signal duration control unit
52: DC voltage drop
54: DC voltage application state sensor
56: Control signal output section

Claims (10)

電源電圧が印加される場合に動作して直流電圧を発生するチップ内部の直流電圧発生部と、
前記直流電圧発生部に連結されて直流電圧を出力し、テストモード信号を発生する場合には電源電圧よりも高い直流電圧を印加する直流電圧出力用パッドと、
前記チップ内部の直流電圧を降圧する直流電圧レベル感知部と、
電源電圧とチップ内部の直流電圧の印加方法によって、テストモード又は正常モードを区分できるモード信号を発生する動作モード判断部と、
前記直流電圧出力用パッドに電源電圧よりも高い直流電圧が電源電圧よりも先に印加される場合に、前記動作モード判断部が前記直流電圧レベル感知部の出力電圧に従いテストモードのモード信号を出力するようし、電源電圧が先に印加される場合に、前記動作モード判断部が正常モードのモード信号を出力するように制御するモード信号持続制御部とを備えるモード信号発生装置を有することを特徴とする半導体メモリ装置。A DC voltage generator inside the chip that operates when a power supply voltage is applied to generate a DC voltage;
A DC voltage output pad that is connected to the DC voltage generator and outputs a DC voltage and applies a DC voltage higher than the power supply voltage when generating a test mode signal;
A DC voltage level sensing unit for stepping down the DC voltage inside the chip;
An operation mode determination unit that generates a mode signal that can distinguish a test mode or a normal mode according to a method of applying a power supply voltage and a DC voltage inside the chip;
When a DC voltage higher than the power supply voltage is applied to the DC voltage output pad prior to the power supply voltage, the operation mode determination unit outputs a test mode mode signal according to the output voltage of the DC voltage level sensing unit. And a mode signal generator comprising a mode signal duration control unit that controls the operation mode determination unit to output a normal mode mode signal when the power supply voltage is applied first. A semiconductor memory device. 前記直流電圧レベル感知部は、前記直流電圧出力用パッドに電源電圧よりも高い直流電圧が印加される場合に、前記直流電圧を電源電圧よりも高い電圧に降圧して出力することを特徴とする請求項１に記載の半導体メモリ装置。The DC voltage level sensing unit outputs the DC voltage by stepping down the DC voltage to a voltage higher than the power supply voltage when a DC voltage higher than the power supply voltage is applied to the DC voltage output pad. The semiconductor memory device according to claim 1. 前記直流電圧レベル感知部は、
前記直流電圧出力用パッドの電圧を降圧して出力する複数のダイオードと、
前記複数のダイオードの出力端子と接地との間に連結され、電源電圧感知反転信号に従いオン/オフされるNMOSトランジスタとを備えることを特徴とする請求項１又は２に記載の半導体メモリ装置。The DC voltage level sensing unit is
A plurality of diodes for stepping down and outputting the voltage of the DC voltage output pad;
3. The semiconductor memory device according to claim 1, further comprising: an NMOS transistor connected between an output terminal of the plurality of diodes and a ground, and turned on / off in accordance with a power supply voltage sense inversion signal. 前記動作モード判断部は、
前記直流電圧レベル感知部の出力電圧及び電源電圧を差動増幅する差動増幅部と、
電源電圧と前記差動増幅部の出力端子との間に連結されて、前記モード信号持続制御部の制御信号に従い電源電圧をプリーチャージ用電圧として出力するプリーチャージ部と、
前記電源電圧が供給される初期に正常モードのモード信号を出力し、電源電圧が正常に印加される場合に、前記モード信号持続制御部の制御信号に従い、前記差動増幅部の出力電圧をラッチさせた後にモード信号として出力するか、又は前記電源電圧が供給される初期に出力された正常モードのモード信号を続いて出力するモード信号出力部とを備えることを特徴とする請求項１に記載の半導体メモリ装置。The operation mode determination unit
A differential amplifier for differentially amplifying an output voltage and a power supply voltage of the DC voltage level sensing unit;
A precharge unit connected between a power supply voltage and an output terminal of the differential amplifier, and outputting a power supply voltage as a precharge voltage according to a control signal of the mode signal duration control unit;
A normal mode mode signal is output at an early stage when the power supply voltage is supplied, and when the power supply voltage is normally applied, the output voltage of the differential amplifier unit is latched according to the control signal of the mode signal duration control unit And a mode signal output unit that outputs a mode signal of a normal mode that is output at an initial stage after the power supply voltage is supplied or an initial output of the mode signal. Semiconductor memory device. 前記モード信号出力部は、
直列接続されて前記差動増幅部の出力電圧を通過させる第１及び第２インバーターと、
前記第１及び第２インバーターを通過した出力電圧を前記モード信号持続制御部の制御信号に従い通過させる伝送用トランジスタと、
電源電圧感知非反転信号に従い動作して電源電圧を通過又は遮断させるPMOSトランジスタと、
前記電源電圧が印加される初期に前記PMOSトランジスタの出力電圧を貯蔵及び反転させてモード信号として出力し、電源電圧が正常レベルに印加される場合に前記モード信号持続制御部の制御信号に従い前記伝送用トランジスタの出力電圧を貯蔵及び反転させてモード信号として出力する第１ラッチとを備えることを特徴とする請求項４に記載の半導体メモリ装置。The mode signal output unit is
First and second inverters connected in series to pass the output voltage of the differential amplifier;
A transmission transistor that passes the output voltage that has passed through the first and second inverters in accordance with a control signal of the mode signal duration control unit;
A PMOS transistor that operates according to a power supply voltage sensing non-inverted signal and passes or cuts off the power supply voltage;
When the power supply voltage is applied, the output voltage of the PMOS transistor is stored and inverted and output as a mode signal. When the power supply voltage is applied at a normal level, the transmission is performed according to the control signal of the mode signal duration control unit. 5. The semiconductor memory device according to claim 4, further comprising: a first latch that stores and inverts the output voltage of the transistor for output and outputs it as a mode signal. 前記モード信号持続出力部は、
前記直流電圧出力用パッドに印加される電源電圧よりも高い直流電圧を電源電圧のレベルに降圧する直流電圧降下部と、
前記直流電圧降下部の出力電圧が前記電源電圧とほぼ同一レベルであるかを判断する直流電圧印加状態感知部と、
前記直流電圧印加状態感知部及び前記動作モード判断部の出力信号を組み合わせて、前記動作モード判断部の動作を制御する制御信号出力部とを備えることを特徴とする請求項１に記載の半導体メモリ装置。The mode signal continuous output unit is
A DC voltage drop unit that steps down a DC voltage higher than the power supply voltage applied to the DC voltage output pad to the level of the power supply voltage;
A DC voltage application state sensing unit for determining whether the output voltage of the DC voltage drop unit is substantially the same level as the power supply voltage;
The semiconductor memory according to claim 1, further comprising: a control signal output unit that controls an operation of the operation mode determination unit by combining output signals of the DC voltage application state detection unit and the operation mode determination unit. apparatus. 前記直流電圧降下部は、前記直流電圧出力用パッドに印加される直流電圧を複数のダイオードで降圧して出力することを特徴とする請求項６に記載の半導体メモリ装置。7. The semiconductor memory device according to claim 6, wherein the DC voltage drop unit steps down and outputs a DC voltage applied to the DC voltage output pad by a plurality of diodes. 前記直流電圧降下部は、NMOSトランジスタ又はPMOSトランジスタからなった複数のダイオードで直流電圧出力用パッドに印加される直流電圧を降圧することを特徴とする請求項６又は７に記載の半導体メモリ装置。8. The semiconductor memory device according to claim 6, wherein the DC voltage drop unit steps down a DC voltage applied to a DC voltage output pad by a plurality of diodes made of NMOS transistors or PMOS transistors. 前記直流電圧印加状態感知部は、
電源電圧に従いオンされて、前記直流電圧降下部の出力電圧を接地させるNMOSトランジスタと、
電源電圧感知非反転信号に従いオンされて、前記直流電圧降下部の出力電圧を通過させるPMOSトランジスタと、
前記PMOSトランジスタの出力電圧を貯蔵させる第２ラッチと、
前記直流電圧降下部の出力電圧及び前記第２ラッチに貯蔵された信号を反転論理積するNANDゲートとを備えることを特徴とする請求項６に記載の半導体メモリ装置。The DC voltage application state sensing unit is
An NMOS transistor that is turned on according to the power supply voltage and grounds the output voltage of the DC voltage drop unit;
A PMOS transistor that is turned on according to the power supply voltage sensing non-inversion signal and passes the output voltage of the DC voltage drop unit,
A second latch for storing the output voltage of the PMOS transistor;
7. The semiconductor memory device according to claim 6, further comprising: a NAND gate that inverts an output voltage of the DC voltage drop unit and a signal stored in the second latch. 前記制御信号出力部は、前記直流電圧印加状態感知部及び前記動作モード判断部の出力信号を反転論理和するNORゲートを備えることを特徴とする請求項６に記載の半導体メモリ装置。The semiconductor memory device according to claim 6, wherein the control signal output unit includes a NOR gate that inverts an output signal of the DC voltage application state detection unit and the operation mode determination unit.
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