KR20080020725A - 표시 기판 및 이의 제조 방법 - Google Patents

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KR20080020725A
KR20080020725A KR1020060082049A KR20060082049A KR20080020725A KR 20080020725 A KR20080020725 A KR 20080020725A KR 1020060082049 A KR1020060082049 A KR 1020060082049A KR 20060082049 A KR20060082049 A KR 20060082049A KR 20080020725 A KR20080020725 A KR 20080020725A
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삼성전자주식회사
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Abstract

제조 공정의 신뢰성 및 표시 품질을 향상시킨 표시 기판 및 이의 제조 방법이 개시된다. 표시 기판의 제조 방법은 베이스 기판의 표시 영역에 형성된 게이트 배선 및 게이트 전극과, 표시 영역의 주변 영역에 형성된 쇼트 포인트 상에 게이트 절연층 및 활성층을 형성하는 단계, 활성층을 패터닝하여 쇼트 포인트 상에 쇼트 포인트의 테두리에 대응하는 블록 패턴을 형성하는 단계, 블록 패턴을 포함하는 베이스 기판 상에 패시베이션층을 형성하는 단계, 블록 패턴을 이용하여 쇼트 포인트를 노출시키는 계단 형상의 콘택홀을 형성하는 단계, 콘택홀이 형성된 베이스 기판 상에 투명 전극층을 형성하는 단계, 투명 전극층 상에 스핀 코팅하여 포토레지스트층을 형성하는 단계 및 포토레지스트층을 패터닝하여 투명 전극층을 패터닝하는 단계를 포함한다. 이에 따라, 대면적의 베이스 기판 상에 포토레지스트층을 스핀 코팅하여 형성하더라도, 계단 형상의 콘택홀에 의해 쇼트 포인트 상의 투명 전극을 형성하는 단계에서 쇼트 포인트 상의 투명 전극에 사선 형상의 얼룩이 발생하는 것을 방지할 수 있어 제조 공정의 신뢰성을 향상시키고, 표시 품질을 향상시킬 수 있다.
Figure P1020060082049
쇼트 포인트, 스피드 보트, 얼룩, 활성층, 블록 패턴

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I’라인을 따라 절단한 단면도이다.
도 3a 내지 도 3c는 도 1에 도시된 표시 기판을 제조하는 방법을 설명하기 위한 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 표시 기판 DA : 표시 영역
PA : 주변 영역 SP : 쇼트 포인트
120 : 게이트 절연층 132 : 반도체층
134 : 오믹 콘택층 130 : 블록 패턴
140 : 패시베이션층 122 : 제1 홀
142 : 제2 홀 CNT1 : 제1 콘택홀
CNT2 : 제2 콘택홀 PE : 화소 전극
TE : 투명 전극
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 표시 품질 및 제조 공정의 신뢰성을 향상시킬 수 있는 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 어레이 기판은 베이스 기판 상에 스위칭 소자의 게이트 전극과 동일한 층으로 형성되는 게이트 배선과, 상기 게이트 배선 상에 형성되는 게이트 절연막과, 게이트 절연막 상에 형성되는 상기 스위칭 소자의 소스 전극 및 드레인 전극과 동일한 층으로 형성되는 소스 배선을 포함한다. 상기 드레인 전극의 일단부 상에 화소 전극이 형성되어 상기 스위칭 소자와 상기 화소 전극이 전기적으로 연결된다.
상기 화소 전극은 상기 소스 전극, 드레인 전극 및 소스 배선을 포함하는 베이스 기판의 전면에 투명한 도전 물질을 증착하여 화소 전극층을 형성하고, 상기 화소 전극층을 패터닝하여 형성한다. 구체적으로, 상기 화소 전극층 상에 포토레지스트층을 형성한 후, 상기 포토레지스트층을 패터닝하여 상기 패터닝된 포토레지스트층을 이용하여 상기 화소 전극층을 패터닝한다.
상기 포토레지스트층은 포토레지스트 물질을 슬릿 코팅하거나, 스핀 코팅하거나, 슬릿 코팅과 스핀 코팅을 동시에 이용하여 형성할 수 있다. 상기 포토레지스트 물질을 스핀 코팅하는 경우에는 일정 면적에 형성된 포토레지스트 물질을 원심력에 의해 대면적으로 퍼뜨리게 되는데, 상기 스핀 코팅은 일정 면적의 베이스 기판에는 균일하게 도포되는 장점이 있다.
그러나, 대면적에 상기 포토레지스트 물질을 스핀 코팅하는 경우에는 단차가 큰 영역과 같은 영역을 포함하는 기판의 구조적 특성에 의해 상기 포토레지스트 물질이 균일하게 도포되지 않는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 포토레지스트의 스핀 코팅시 포토레지스트의 유동을 원활하게 하여 제조 공정의 신뢰성을 향상시킨 표시 기판의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 포토레지스트의 스핀 코팅시 포토레지스트의 유동을 원활하게 하여 표시 품질을 향상시킨 표시 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 베이스 기판의 표시 영역에 형성된 게이트 배선 및 게이트 전극과, 상기 표시 영역의 주변 영역에 형성된 쇼트 포인트 상에 게이트 절연층 및 활성층을 형성하는 단계, 상기 활성층을 패터닝하여 상기 쇼트 포인트 상에 상기 쇼트 포인트의 테두리에 대응하는 블록 패턴을 형성하는 단계, 상기 블록 패턴을 포함하는 베이스 기판 상에 패시베이션층을 형성하는 단계, 상기 블록 패턴을 이용하여 상기 쇼트 포인트를 노출시키는 계단 형상의 콘택홀을 형성하는 단계, 상기 콘택홀이 형성된 베이스 기판 상에 투명 전극층을 형성하는 단계, 상기 투명 전극층 상에 스핀 코팅하여 포토레지스트층을 형성하는 단계 및 상기 포토레지스트층을 패터닝하여 상기 투명 전극층을 패터닝하는 단계를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판은 베이스 기판의 표시 영역에 형성된 게이트 배선과, 상기 표시 영역의 주변 영역에 상기 게이트 배선과 동일한 게이트 금속층으로 이루어진 쇼트 포인트를 포함하는 게이트 패턴, 상기 게이트 패턴 상에 형성되고, 상기 쇼트 포인트를 노출시키는 계단 형상의 콘택홀을 포함하는 절연층, 상기 절연층 상에 형성되고, 상기 쇼트 포인트와 전기적으로 연결된 투명 전극을 포함한다.
이러한 표시 기판 및 이의 제조 방법에 따르면, 상기 쇼트 포인트 상에 형성되는 절연층을 계단 형상으로 형성하여 상기 포토레지스트 물질의 유동 시에 쇼트 포인트 상에서 원활하게 이동할 수 있게 함으로써, 상기 투명 전극에 사선 형상의 얼룩이 발생하는 것을 방지하여 제조 공정의 신뢰성 및 표시 품질을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I’라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 기판(100)은 베이스 기판(110) 상에 형성된 게이트 패턴, 게이트 절연층(120), 활성층(132, 134), 소스 패턴, 패시베이션층(140) 및 화소 전극(PE)을 포함한다.
상기 게이트 패턴은 베이스 기판(110)의 표시 영역(DA)에 일 방향으로 연장되어 형성된 게이트 배선(GL)과, 게이트 배선(GL)과 연결된 스위칭 소자(TFT)의 게 이트 전극(G)과, 표시 영역(DA)의 주변 영역(PA)에 형성된 쇼트 포인트(SP)를 포함한다. 쇼트 포인트(SP)는 표시 기판(100)과 대향하는 대향 기판(미도시) 상에 형성된 공통 전극(미도시)으로 공통 전압을 인가한다.
상기 게이트 패턴은 게이트 금속층을 패터닝하여 형성하고, 상기 게이트 금속층은 저저항 금속층, 예를 들어, 알루미늄 금속층 또는 알루미늄을 포함하는 합금 금속층으로 이루어지고, 물리적 성질이 서로 다른 2개 이상의 금속층이 적층되어 형성될 수 있다.
게이트 절연층(120)은 상기 게이트 패턴을 포함하는 베이스 기판(110)의 전면, 즉 표시 영역(DA) 및 주변 영역(PA) 상에 형성된다. 게이트 절연층(120)은 예를 들어, 질화 실리콘(SiNx)으로 이루어진다. 게이트 절연층(120)은 쇼트 포인트(SP)를 노출시키는 제1 홀(122)을 포함한다.
상기 활성층(132, 134)은 게이트 절연층(120)을 포함하는 베이스 기판(110) 상에 형성된다. 상기 활성층(132, 134)은 게이트 절연층(120)과 접촉하는 반도체층(132) 및 반도체층(132) 상에 형성된 오믹 콘택층(134)을 포함한다. 반도체층(132)은 예를 들어, 비정질 실리콘(Amorphous Silicon, a-Si)으로 이루어지고, 오믹 콘택층(134)은 예를 들어, n형 불순물이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 이루어진다.
상기 활성층(132, 134)은 표시 영역(DA)의 각 화소 영역(P)에 형성된 스위칭 소자(TFT)의 게이트 전극(G)과 중첩하여 형성되고, 후속 공정에서 형성되는 스위칭 소자(TFT)의 소스 전극과 대응하는 소스 영역 및 스위칭 소자(TFT)의 드레인 전극 과 대응하는 드레인 영역 상에 형성된다. 완성된 표시 기판(100)의 쇼트 포인트(SP) 상에 잔존하지 않으나, 상기 활성층(132, 134)과 동일한 층으로 형성된 블록 패턴이 쇼트 포인트(SP) 상에 형성된 후, 후속 공정에서 제거됨으로써 계단 형상의 제1 콘택홀(CNT1)을 형성한다. 쇼트 포인트(SP) 상에 형성되는 상기 블록 패턴에 대해서는 도 3a를 참조하여 후술하기로 한다.
상기 소스 패턴은 표시 영역(DA)에 상기 일 방향과 수직한 다른 방향으로 연장되어 형성된 소스 배선(DL)과, 소스 배선(DL)과 연결된 스위칭 소자(TFT)의 소스 전극(S)과, 소스 전극(S)과 이격된 스위칭 소자(TFT)의 드레인 전극(D)을 포함한다. 게이트 배선(GL)과 소스 배선(DL)이 교차하여 화소 영역(P)을 구획한다.
상기 소스 패턴은 소스 금속층을 패터닝하여 형성하고, 상기 소스 금속층은 저저한 금속층, 예를 들어, 알루미늄 금속층 또는 알루미늄을 포함하는 합금 금속층으로 형성되고, 물리적 성질이 서로 다른 2개 이상의 금속층이 적층되어 형성될 수 있다.
패시베이션층(140)은 상기 소스 패턴을 포함하는 베이스 기판(110)의 전면, 즉, 표시 영역(DA) 및 주변 영역(PA)의 전면에 걸쳐 형성된다. 패시베이션층(140)은 후속 공정인 러빙 공정이나 반송 중에 생기는 스크래치와 수분의 침투로 생기는 스위칭 소자(TFT)의 손상이나 퇴화를 방지하기 위한 막으로, 패시베이션층(140)은 예를 들어, 질화 실리콘(SiNx)으로 이루어진다.
패시베이션층(140)은 쇼트 포인트(SP)를 노출시키고, 제1 홀(122)을 형성하는 게이트 절연층(120)의 일부를 노출시키는 제2 홀(142)을 포함한다. 제1 홀(122) 및 제2 홀(142)을 통해 제1 콘택홀(CNT1)이 형성된다. 제1 홀(122)을 형성하는 게이트 절연층(120)의 일부는 구체적으로, 쇼트 포인트(SP) 상에 형성되며 쇼트 포인트(SP)의 테두리와 대응되는 영역의 게이트 절연층(120)이고 이에 따라, 제1 콘택홀(CNT1)은 패시베이션층(140)의 제2 홀(142)이 게이트 절연층(120)의 제1 홀(122) 및 쇼트 포인트(SP)를 노출시키는 계단 형상으로 형성된다. 한편, 패시베이션층(140)은 드레인 전극(D)의 일단을 노출시키는 제2 콘택홀(CNT2)을 더 포함한다.
화소 전극(PE)은 제2 콘택홀(CNT2)을 통해 노출되는 드레인 전극(D)의 일단과 접촉하여 화소 전극(PE)과 스위칭 소자(TFT)가 전기적으로 연결된다. 화소 전극(PE)은 투명하고 도전성이 있는 물질, 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide; ITO), 인듐 징크 옥사이드(Indium Zinc Oxide; IZO)로 이루어진 투명 전극층을 패터닝하여 형성한다. 상기 투명 전극층을 패터닝하여 쇼트 포인트(SP)와 제1 콘택홀(CNT1)을 통해 전기적으로 연결된 투명 전극(TE)을 형성한다.
도 3a 내지 도 3c는 도 1에 도시된 표시 기판을 제조하는 방법을 설명하기 위한 공정도들이다. 도 3a 내지 도 3c에는 표시 영역의 스위칭 소자와, 주변 영역의 쇼트 포인트의 형성 공정을 도시하였다.
도 3a를 참조하면, 베이스 기판(110) 상에 게이트 금속층(미도시)을 형성하고, 상기 게이트 금속층을 패터닝하여 표시 영역(DA)에 일 방향으로 연장되어 형성된 게이트 배선(GL)과, 게이트 배선(GL)과 연결된 스위칭 소자(TFT)의 게이트 전극(G)과, 쇼트 포인트(SP)를 포함하는 게이트 패턴을 형성한다.
상기 게이트 패턴 상에 게이트 절연층(120)을 형성한다. 게이트 절연층(120) 을 포함하는 베이스 기판(110)의 전면에 반도체층(132) 및 오믹 콘택층(134)을 순차적으로 적층한 후, 반도체층(132) 및 오믹 콘택층(134)을 패터닝한다.
상기 패터닝된 반도체층(132) 및 오믹 콘택층(134)은 소스 영역(SA)과, 드레인 영역(DRA)과, 소스 영역(SA) 및 드레인 전극(DRA) 사이의 채널 영역(CHA) 상에 형성된다. 상기 패터닝된 반도체층(132) 및 오믹 콘택층(134)은 쇼트 포인트(SP) 상에 블록 패턴(130)을 형성한다. 블록 패턴(130)은 쇼트 포인트(SP) 상의 게이트 절연층(120) 상에 형성되고, 쇼트 포인트(SP)의 테두리에 대응하여 형성된다.
도 3b를 참조하면, 스위칭 소자(TFT)의 소스 전극(S) 및 드레인 전극(D)과, 소스 전극(S)과 드레인 전극(D) 사이에 형성된 채널부(CH)를 형성하고 이어서, 베이스 기판(110)의 전면에 패시베이션층(140)을 형성한다.
구체적으로, 반도체층(132), 오믹 콘택층(134) 및 블록 패턴(130)을 포함하는 베이스 기판(110)의 전면에 소스 금속층(미도시)을 형성하고, 상기 소스 금속층을 패터닝하여 게이트 배선(GL)과 교차하는 소스 배선(DL)과, 소스 배선(DL)과 연결되어 소스 영역(SA) 상에 형성된 스위칭 소자(TFT)의 소스 전극(S) 및 소스 전극(S)과 이격되어 드레인 영역(DRA) 상에 형성된 드레인 전극(D)을 포함하는 소스 패턴을 형성한다. 스위칭 소자(TFT)의 소스 전극(S) 및 드레인 전극(D)을 마스크로 이용하여 채널 영역(CHA) 상의 오믹 콘택층(134)을 제거하여 반도체층(132)을 노출시키는 스위칭 소자(TFT)의 채널부(CH)를 형성한다.
이어서, 채널부(CH)가 형성된 스위칭 소자(TFT)를 포함하는 베이스 기판(110) 상에 패시베이션층(140)을 형성한다.
도 3b 및 도 3c를 참조하면, 식각 가스를 이용하여 쇼트 포인트(SP)를 노출시키는 제1 콘택홀(CNT1)과, 드레인 전극(D)의 일단을 노출시키는 제2 콘택홀(CNT2)을 형성한다. 제1 및 제2 콘택홀(CNT1, CNT2)을 포함하는 베이스 기판(110)의 전면에 투명 전극층(150)을 형성하고, 투명 전극층(150) 상에 포토레지스트층(160)을 형성한다.
구체적으로, 패시베이션층(140) 상에 제1 포토레지스트층(미도시)을 형성하고, 상기 제1 포토레지스트층을 패터닝한다. 상기 패터닝된 제1 포토레지스트층을 마스크로 이용하여 패시베이션층(140)을 포함하는 베이스 기판(110)을 일정한 양의 상기 식각 가스에 노출시키면 상기 식각 가스가 패시베이션층(140)을 제거된다.
상기 패터닝된 제1 포토레지스트층이 형성되지 않은 영역을 제1 영역(A) 및 제2 영역(B)이라 하고, 상기 패터닝된 제1 포토레지스트층이 형성된 영역을 제3 영역(C)이라 할 때, 제1 영역(A) 및 제2 영역(B)의 게이트 절연층(120) 및 패시베이션층(140)은 상기 식각 가스에 의해 제거된다. 제1 영역(A)은 쇼트 포인트(SP)의 중앙부에 대응하는 패시베이션층(140) 및 게이트 절연층(120)이 제거되어 쇼트 포인트(SP)가 노출된다. 제2 영역(B)은 상기 식각 가스에 의해 블록 패턴(130) 및 패시베이션층(140)이 제거되어 게이트 절연층(120)이 노출된다.
이는, 상기 식각 가스가 제1 영역(A) 상의 게이트 절연층(120) 및 패시베이션층(140)을 완전히 제거함으로써 제1 영역(A) 상의 쇼트 포인트(SP)를 노출시킬 때, 상기 식각 가스가 실리콘(Si)을 포함하는 층을 식각할 수 있는 비율을 100이라고 하면, 제2 영역(B) 상에는 게이트 절연층(120), 블록 패턴(130) 및 패시베이션 층(140)이 순차적으로 적층된 구조로 형성되어 있으므로 상기 식각 가스가 패시베이션층(140)을 제거하고, 게이트 절연층(120)을 제거해야할 비율만큼 블록 패턴(130)을 제거하게 된다. 즉, 제1 영역(A)의 게이트 절연층(120)을 식각하는 비율만큼 제2 영역(B)의 블록 패턴(130)을 식각하게 된다. 상기 식각 가스의 식각 비율에 따라 제2 영역(B) 상의 게이트 절연층(120)은 전혀 손상되지 않거나, 소정 두께의 게이트 절연층(120)이 제2 영역(B) 상에 잔존하게 된다.
이에 따라, 제1 영역(A) 및 제2 영역(B)의 패시베이션층(140)이 제거되어 제2 홀(142)을 형성하고, 제1 영역(A)의 게이트 절연층(120)이 제거되어 제1 홀(122)을 형성한다. 제2 홀(142)은 제1 홀(122) 및 제1 홀(122)을 형성하는 쇼트 포인트(SP) 상의 게이트 절연층(120)의 일부를 노출시킨다. 제3 영역(C)의 패시베이션층(140) 및 패시베이션층(140)의 하부에 형성된 게이트 절연층(120) 등은 상기 패터닝된 제1 포토레지스트층에 의해 노출되지 않으므로 상기 식각 가스에 의해 영향을 받지 않는다.
한편, 상기 패터닝된 제1 포토레지스트층은 드레인 전극(D)의 일단부를 노출시키고, 게이트 절연층(120) 및 패시베이션층(140)을 식각하는 상기 식각 가스가 드레인 전극(D)의 일단부 상에 형성된 패시베이션층(140)을 식각하여 드레인 전극(D)의 일단부를 노출시키는 제2 콘택홀(CNT2)을 형성한다. 이때, 드레인 전극(D)의 일단부 상에 형성된 패시베이션층(120)은 쇼트 포인트(SP) 상에 형성된 게이트 절연층(120) 및 패시베이션층(140)이 적층된 구조와 비교할 때 상대적으로 얇은 두께를 가지나, 상기 식각 가스가 금속층을 식각하지 않으므로 기존의 제2 콘택 홀(CNT2)을 형성하는 상기 식각 가스를 이용하여 계단 형상의 제1 콘택홀(CNT1)을 형성할 수 있다.
이어서, 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)이 형성된 베이스 기판(110)의 전면에 투명 전극층(150)을 형성하고, 투명 전극층(150)을 패터닝하기 위한 제2 포토레지스트층(160)을 투명 전극층(150) 상에 형성한다.
투명 전극층(150) 상에 형성하는 제2 포토레지스트층(160)은 포토레지스트 물질을 스핀 코팅하거나, 상기 스핀 코팅을 슬릿 코팅과 병행하여 베이스 기판(110)의 전면에 도포한다. 상기 스핀에 의해서 일정한 면적에 형성되었던 포토레지스트 물질이 원심력에 의해 사방으로 넓게 퍼져 나가게 되고, 이때, 단차가 있는 부분에 제2 포토레지스트층(160)이 균일하게 도포되지 않는 경우가 발생할 수 있다. 상기 단차가 큰 부분은 예를 들어, 쇼트 포인트(SP)를 노출시키는 제1 콘택홀(CNT1)이다.
제2 포토레지스트층(160)이 베이스 기판(110)에 균일하게 도포되지 않으면 이후에 포토 공정 진행시에 포토 패턴이 균일하게 형성되지 않고, 상기 불균일하게 형성된 포토 패턴을 이용하여 패터닝된 투명 전극층(150)에는 사선 형태의 얼룩이 생기게 됨으로써 표시 품질을 저하시키는 문제가 있다.
그러나, 본 발명에 따르면 게이트 절연층(120)과 패시베이션층(140)을 계단 형상으로 형성하여 상기 포토레지스트 물질의 유동 시에 쇼트 포인트(SP) 상에서 원활하게 이동할 수 있게 한다. 스위칭 소자(TFT)의 반도체층(132) 및 오믹 콘택층(134)을 형성할 때, 쇼트 포인트(SP) 상에 쇼트 포인트(SP)의 테두리와 대응하도 록 반도체층(132) 및 오믹 콘택층(134)을 형성하도록 패터닝함으로써 상기 계단 형상을 가지는 게이트 절연층(120) 및 패시베이션층(140)을 형성할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 쇼트 포인트(SP) 상에 형성된 반도체층(132) 및 오믹 콘택층(134)을 포함하는 블록 패턴(130)을 이용하여 계단 형상의 제1 콘택홀(CNT1)을 형성한다. 상기 계단 형상의 제1 콘택홀(CNT1)은 제2 포토레지스트층(160)을 이루는 상기 포토레지스트 물질의 유동 시에 쇼트 포인트(SP)를 원활하게 이동함으로써, 제조 공정의 신뢰성 및 표시 품질을 향상시킬 수 있다.
이와 같은 표시 기판 및 이의 제조 방법에 따르면, 쇼트 포인트와 같은 넓은 면적을 가지면서 단차가 큰 영역의 콘택홀을 계단 형상으로 형성한다. 상기 콘택홀을 계단 형상으로 형성함으로써 투명 전극층 상에 포토레지스트 물질을 스핀 코팅하는 경우에 상기 포토레지스트 물질이 원활하게 유동할 수 있다. 이에 따라, 균일하게 포토레지스트층을 형성할 수 있고, 상기 균일하게 형성된 포토레지스트층을 이용하여 상기 투명 전극층을 패터닝함으로써 제조 공정의 신뢰성 및 표시 품질을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 베이스 기판의 표시 영역에 형성된 게이트 배선 및 게이트 전극과, 상기 표시 영역의 주변 영역에 형성된 쇼트 포인트 상에 게이트 절연층 및 활성층을 형성하는 단계;
    상기 활성층을 패터닝하여 상기 쇼트 포인트 상에 상기 쇼트 포인트의 테두리에 대응하는 블록 패턴을 형성하는 단계;
    상기 블록 패턴을 포함하는 베이스 기판 상에 패시베이션층을 형성하는 단계;
    상기 블록 패턴을 이용하여 상기 쇼트 포인트를 노출시키는 계단 형상의 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 베이스 기판 상에 투명 전극층을 형성하는 단계;
    상기 투명 전극층 상에 스핀 코팅하여 포토레지스트층을 형성하는 단계; 및
    상기 포토레지스트층을 패터닝하여 상기 투명 전극층을 패터닝하는 단계를 포함하는 표시 기판의 제조 방법.
  2. 제1항에 있어서, 상기 콘택홀을 형성하는 단계는
    식각 가스가 상기 쇼트 포인트 상의 상기 패시베이션층을 제거하여 상기 블록 패턴 및 상기 쇼트 포인트 상의 게이트 절연층을 노출시키는 제2 홀을 형성하는 단계; 및
    상기 블록 패턴 및 상기 쇼트 포인트 상의 게이트 절연층을 제거하여 상기 쇼트 포인트를 노출시키는 제1 홀을 형성하는 단계를 포함하고,
    상기 제2 홀을 통해 상기 쇼트 포인트 및 제1 홀이 노출되는 것을 특징으로 하는 표시 기판의 제조 방법.
  3. 제2항에 있어서, 상기 블록 패턴을 형성하는 단계는
    상기 게이트 절연층 상에 상기 활성층의 반도체층을 형성하는 단계;
    상기 반도체층 상에 상기 활성층의 오믹 콘택층을 형성하는 단계; 및
    상기 반도체층 및 오믹 콘택층을 패터닝하는 단계를 포함하는 표시 기판의 제조 방법.
  4. 제3항에 있어서, 상기 게이트 배선과 교차하는 소스 배선과, 상기 게이트 전극과 오버랩 되는 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
  5. 제4항에 있어서, 상기 콘택홀을 형성하는 단계에서
    상기 드레인 전극의 일부분을 노출시키는 것을 특징으로 하는 표시 기판의 제조 방법.
  6. 제5항에 있어서, 상기 투명 전극층을 패터닝하는 단계는
    상기 노출된 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  7. 베이스 기판의 표시 영역에 형성된 게이트 배선과, 상기 표시 영역의 주변 영역에 상기 게이트 배선과 동일한 게이트 금속층으로 이루어진 쇼트 포인트를 포함하는 게이트 패턴;
    상기 게이트 패턴 상에 형성되고, 상기 쇼트 포인트를 노출시키는 계단 형상의 콘택홀을 포함하는 절연층; 및
    상기 절연층 상에 형성되고, 상기 쇼트 포인트와 전기적으로 연결된 투명 전극을 포함하는 표시 기판.
  8. 제7항에 있어서, 상기 절연층은
    상기 게이트 패턴과 접촉하고, 상기 쇼트 포인트를 노출시키는 제1 홀을 포함하는 게이트 절연층; 및 상기 표시 영역의 상기 게이트 절연층 상에 형성된 소스 배선과 접촉하고, 상기 쇼트 포인트 및 상기 제1 홀을 노출시키는 제2 홀을 포함하는 패시베이션층을 포함하는 것을 특징으로 하는 표시 기판.
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