KR20080015013A - 메모리 디바이스 상에 측벽 스페이서들을 제조하기 위한방법 및 측벽 스페이서들을 포함하는 디바이스 - Google Patents
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Abstract
본 발명은 일반적으로 메모리 디바이스 상에 측벽 스페이서들을 제조하는 방법, 및 이러한 측벽 스페이서들을 포함하는 메모리 디바이스에 관한 것이다. 일 실시예에서, 상기 방법은 메모리 어레이에서 워드 라인 구조에 인접한 제 1 두께를 갖는, 제 1 측벽 스페이서를 형성하고 및 주변 회로에서 트랜지스터 구조에 인접한, 상기 제 1 두께보다 큰 제 2 두께를 갖는 제 2 측벽 스페이서를 형성함으로써 메모리 어레이 및 적어도 하나의 주변 회로를 포함하는 메모리 디바이스에 측벽 스페이서들을 형성하는 단계를 포함하는데, 상기 제 1 및 제 2 측벽 스페이서들은 단일 스페이서 물질 층으로부터의 물질을 포함한다. 일 실시예에서, 디바이스는 복수의 워드 라인 구조들을 포함하는 메모리 어레이로서, 상기 복수의 워드 라인 구조들 각각은 그에 인접하여 형성된 제 1 측벽 스페이서를 갖고, 상기 제 1 측벽 스페이서는 제 1 두께를 갖는, 상기 메모리 어레이; 및 그에 인접하여 형성된 제 2 측벽 스페이서를 갖는 적어도 하나의 트랜지스터를 포함하는 주변 회로로서, 상기 제 2 측벽 스페이서는 상기 제 1 두께보다 큰 제 2 두께를 갖고, 상기 제 1 및 제 2 측벽 스페이서들은 단일 스페이서 물질 층으로부터의 물질로 구성된, 상기 주변 회로를 포함한다.
메모리 어레이, 주변 회로, 트랜지스터, 워드 라인 구조, 스페이서 물질
Description
본 발명은 일반적으로 집적회로 디바이스들 제조분야에 관련되고, 특히 메모리 디바이스 상에 측벽 스페이서들을 제조하는 방법 및 그러한 측벽 스페이서들을 포함하는 메모리 디바이스에 관한 것이다.
예를 들어, 마이크로프로세서, 메모리 디바이스 등과 같은 집적회로 디바이스들의 동작 속도를 증가시키기 위한 반도체 산업에서의 지속적인 경향이 있다. 이러한 경향은 점점 더 큰 속도로 동작하는 컴퓨터들 및 전자 디바이스들에 대한 소비자 요구에 의해 가속되었다. 증가된 속도에 대한 요구 결과 트랜지스터들, 워드 라인들과 같은 집적회로 디바이스들의 다양한 피쳐들의 크기가 지속적으로 감소되었다. 예를 들어, 다른 모든 사항들은 같고, 더 작은 채널 길이의 트랜지스터, 더 빠른 트랜지스터가 동작할 수 있다. 따라서, 메모리 디바이스 뿐만 아니라 그러한 메모리 디바이스에 통합된 전자 디바이스들의 전체 속도 및 능력들을 증가시키기 위해 전형적인 메모리 디바이스의 피쳐들의 크기 또는 스케일을 감소시키기 위한 지속적인 경향들이 있다.
다양한 반도체 메모리 디바이스들은 많은 가전 제품들에 광범위하게 사용된다. 이러한 메모리 디바이스들의 설명적인 예들은 DRAM 및 플래시 메모리 디바이스들이다. 도 1a는 개략적으로 도시된, 반도체 기판(13)을 포함하는 다이(19) 상에 형성된 DRAM 메모리 디바이스(17)의 설명적인 레이아웃을 도시한다. 일반적으로, 메모리 디바이스(17)는 메모리 어레이(10) 및 복수의 주변 회로들(12)을 포함한다. 단지 예시적인 방법으로, 복수의 개략적으로 도시된 설명적인 주변 회로들(12)이 도 1a에 도시된다. 더 상세하게, 설명적인 주변 회로들(12)은 판독-기록 회로들(12a), 센스 증폭 회로들(12b) 및 전력 제어 회로들(12c)을 포함한다. 물론, 도 1a에 도시된 설명적인 주변 회로들이 메모리 디바이스(17) 상의 모든 이러한 주변 회로들(12) 모두 나타내지는 않는다. 일반적으로, 주변 회로(12)는 메모리 어레이(10)에서 발견되는 회로가 아닌 메모리 디바이스(17) 상의 임의의 회로를 포함할 수 있다.
메모리 어레이(10)는 행들 및 열들로 배치된 다수의 메모리 셀들을 포함한다. 각각의 메모리 셀들은 논리 하이(즉, "1") 또는 논리 로우(즉, "0")의 형태로 디지털 정보를 저장하도록 구성된다. 메모리 셀에 한 비트를 기록(즉, 저장)하기 위해, 셀의 행("행 어드레스") 및 열("열 어드레스")을 식별하는 부분을 갖는 이진 어드레스가 상기 셀을 활성시키도록 상기 메모리 디바이스(17)의 어드레싱 회로에 제공되고, 이어서 비트가 상기 셀에 공급된다. 유사하게, 메모리 셀로부터 비트를 판독(즉, 검색)하도록 상기 셀은 상기 셀의 메모리 어드레스를 이용하여 다시 활성되고 이어서 상기 비트가 상기 셀로부터 출력된다.
도 1b는 도 1a에 도시된 설명적인 메모리 디바이스(17)의 일부의 단면도이다. 주변 회로(12)의 일부인 설명적인 트랜지스터(15) 및 상기 메모리 어레이(10) 내의 복수의 워드 라인들(11)이 도시되었다. 전형적으로, 상기 메모리 어레이(10)는 주변 회로들(12)보다 훨씬 더 조밀하게 패킹되고 즉, 상기 메모리 어레이(10) 내의 인접한 워드 라인들(11) 사이의 피치는 전형적으로 주변 회로들(12) 내의 워드 라인들보다 훨씬 타이트하다. 예를 들어, 메모리 어레이(10)에서 인접한 피쳐들, 즉 워드 라인들(11) 사이의 간격(32)은 약 50-90㎚이고, 주변 회로들(12)에서 인접한 피쳐들, 즉 트랜지스터들(15) 사이의 간격은 약 240-600㎚와 비슷할 것이다.
도 1b에 도시된 바와 같이, 설명적인 트랜지스터(15)는 게이트 절연 층(14), 게이트 전극(16), 금속 층(18) 및 예를 들어, 실리콘 질화물을 포함하는 캡 층(20)을 포함한다. 트랜지스터(15)는 또한 복수의 소스/드레인 영역들(24) 및 측벽 스페이서(22)를 포함한다. 메모리 어레이(10) 내의 워드 라인들(11)은 또한 유사한 구조를 포함한다. 워드 라인들(11)의 피쳐 사이즈(30)는 약 50-90㎚와 비슷할 것이다. 전형적으로, 메모리 어레이(10)의 워드 라인들(11)은 워드 라인들(11)의 피쳐 사이즈의 약 2배의 피치를 가질 것이다. 따라서, 어레이(10)에서 인접한 워드 라인들(11) 사이의 간격(32)은 워드 라인(11)의 피쳐 사이즈와 거의 같을 것이다. 측벽 스페이서(34)는 또한 도 1b에 도시된 워드 라인들(11)에 인접하여 형성된다. 마지막으로, 절연 영역(28)이 종래 기술에 공지된 대로 기판(13)에 형성된다.
전형적으로, 메모리 어레이(10)에 형성된 측벽 스페이서들(34) 뿐만 아니라 주변 회로(12) 상의 측벽 스페이서들(22)이 동일한 물질 층으로부터 동시에 형성된다. 따라서, 주변 회로들(12)에 형성된 스페이서들(22)의 두께(26)는 메모리 어레이(10) 내에 형성된 스페이서들(34)의 두께(36)와 거의 같다. 메모리 어레이(10)의 워드 라인들(11)의 조밀하게 패킹된 특성으로 인해, 스페이서들(22, 34)의 두께는 인접한 워드 라인들(11) 사이에 매우 작은 간격(32)으로 신뢰성 있게 형성될 수 있는 스페이서의 크기로 제한된다. 이는 메모리 어레이(10) 내의 스페이서(34)보다 두꺼운 주변 회로들(12) 상의 스페이서(22)를 만드는 것이 바람직한 다양한 이유들에 대해 문제가 된다. 예를 들어, 주변 회로들(12)에서 트랜지스터들(15)의 소스/드레인 영역들(24)의 형성은 일반적으로 초기 LDD 주입, 이어서 스페이서들(22)의 형성 및 이어서 소스/드레인 주입 단계들을 수반한다. 그러나, 주어진 스페이서(22)의 두께(26)는 메모리 어레이(10)에서 워드 라인들(11) 사이의 간격(32)에 의해 억제되고, 주변 회로들(12) 상의 소스/드레인 영역들(24)은 정밀하게 위치될 수 없거나 스페이서들(22)의 형성이 스페이서들(34)의 형성을 따르면 그들이 되지 않았을 두께로 형성된다.
본 발명은 전술한 문제점들의 일부 또는 전부를 해결하거나 적어도 감소시킬 수 있는 다양한 방법들 및 디바이스들에 관한 것이다.
이하에 본 발명의 어떤 측면들의 기본적인 이해를 제공하기 위한 본 발명의 단순화된 요약들이 제공된다. 본 요약은 본 발명 전체의 개요는 아니다. 본 발명의 본질적인 또는 중요한 소자들을 식별하거나 본 발명의 범위를 묘사하도록 의도되지는 않는다. 본 요약의 한가지 목적은 이하 논의될 보다 상세한 설명들에 대한 서문으로서 단순화된 형태로 일부 컨셉들을 제공하는 것이다.
본 발명은 일반적으로 메모리 디바이스 상에 측벽 스페이서들을 제조하는 방법 및 그러한 측벽 스페이서들을 포함하는 메모리 디바이스에 관한 것이다. 일 실시예에서, 상기 방법은 메모리 어레이 및 적어도 하나의 주변 회로를 포함하는 메모리 디바이스 상에 측벽 스페이서들을 형성하는 방법으로서, 상기 메모리 어레이에서 워드 라인 구조에 인접한 제 1 측벽 스페이서를 형성하는 단계로서, 상기 제 1 측벽 스페이서는 제 1 두께를 갖는, 상기 제 1 측벽 스페이서 형성 단계 및 상기 주변 회로에서 트랜지스터 구조에 인접한 제 2 측벽 스페이서를 형성하는 단계로서, 상기 제 2 측벽 스페이서는 상기 제 1 두께보다 큰 제 2 두께를 갖는 상기 제 2 측벽 스페이서 형성단계를 포함하고, 상기 제 1 및 제 2 측벽 스페이서들은 단일 스페이서 물질 층으로부터의 물질을 포함한다.
다른 실시예에서, 상기 방법은 메모리 디바이스의 상기 메모리 어레이의 상기 워드 라인 구조 위 및 상기 메모리 디바이스의 주변 회로의 상기 트랜지스터 구조 위에 상기 스페이서 물질 층을 형성하는 단계, 상기 주변 회로의 트랜지스터 구조 위에 위치된 상기 스페이서 물질 층 위에 마스크 층을 형성하는 단계, 및 제 1 두께를 갖고 스페이서 물질을 포함하는 상기 제 1 측벽 스페이서를 상기 워드 라인에 대해 규정하도록 상기 워드 라인 구조 위의 상기 스페이서 물질 층 상에 에칭 프로세스를 수행하는 단계를 포함한다.
또 다른 실시예에서, 상기 방법은 메모리 디바이스의 주변 회로의 트랜지스터 구조 위 및 메모리 디바이스의 메모리 어레이의 워드 라인 구조 위에 스페이서 물질 층을 증착하는 단계, 상기 주변 회로의 트랜지스터 구조 위에 위치된 스페이서 물질 층 위에 마스크 층을 형성하는 단계, 및 상기 워드 라인 구조에 대해 제 1 측벽 스페이서를 규정하도록 상기 워드 라인 구조 위에 스페이서 물질 층 상에 이방성 에칭 프로세스를 수행하는 단계로서, 상기 제 1 측벽 스페이서는 스페이서 물질을 포함하고 제 1 두께를 갖는, 상기 이방성 에칭 프로세스 수행 단계를 포함한다. 상기 방법은 또한 상기 메모리 어레이에서 인접한 워드 라인 구조들에 위치된 제 1 측벽 스페이서들 사이에서 반도체 기판의 노출된 부분에 에피텍셜 실리콘 층을 형성하는 단계 및 상기 트랜지스터 구조에 인접한 스페이서 물질 층 위 및 워드 라인 구조 및 제 1 측벽 스페이서 위에 물질 층을 증착하는 단계로서, 상기 물질 층은 상기 스페이서 물질 층에 대해 선택적으로 에칭 가능한 물질을 포함하는, 상기 물질 층 증착 단계를 포함한다. 상기 방법은 또한 상기 트랜지스터 구조에 인접한 스페이서 물질 층에 인접한 마스킹 스페이서를 규정하도록 상기 물질 층 상에 이방성 에칭 프로세스를 수행하는 단계 및 상기 트랜지스터 구조에 인접한 제 2 측벽 스페이서를 규정하도록 마스크로서 상기 마스킹 스페이서를 이용하여 상기 스페이서 물질 층 상에 에칭 프로세스를 수행하는 단계로서, 상기 제 2 측벽 스페이서는 스페이서 물질을 포함하고 상기 제 1 측벽 스페이서의 제 1 두께보다 큰 제 2 두께를 갖는, 상기 에칭 프로세스 수행 단계를 포함한다.
일 실시예에서, 디바이스는 복수의 워드 라인 구조들을 포함하는 메모리 어레이로서, 상기 복수의 워드 라인 구조들 각각은 그에 인접하여 형성된 제 1 측벽 스페이서를 갖고, 상기 제 1 측벽 스페이서는 제 1 두께를 갖는, 상기 메모리 어레이, 및 그에 인접하여 형성된 제 2 측벽 스페이서를 갖는 적어도 하나의 트랜지스터를 포함하는 주변 회로로서, 상기 제 2 측벽 스페이서는 상기 제 1 두께보다 큰 제 2 두께를 갖는 상기 주변 회로를 포함하고, 상기 제 1 및 제 2 측벽 스페이서들은 단일 스페이서 물질 층으로부터의 물질을 포함한다.
본 발명은 동일한 참조 번호가 동일한 소자를 식별하는, 첨부된 도면과 관련한 이하의 설명들을 참조로 이해될 것이다.
도 1a는 종래 기술의 메모리 디바이스의 평면도의 개략도.
도 1b는 도 1a에 도시된 종래 기술 메모리 디바이스의 부분적인 단면도.
도 2a 내지 도 2h는 본 발명에 따른 메모리 디바이스 상에 측벽 스페이서들을 형성하는 프로세스 흐름을 설명하는 도면.
본 발명은 도면들에 예로서 도시되고 상세히 설명된 특정 실시예들의 다양한 변경 및 대안적인 형태들이 허용된다. 그러나, 특정 실시예들의 이하 설명들은 설명된 특정한 형태로 본 발명을 제한하는 것으로 의도되지 않고, 반대로 본 발명은 첨부된 청구항들에 의해 규정된 본 발명의 사상 및 범위 내에 속하는 모든 변경들, 등가물들 및 대안들을 커버한다는 것이 이해된다.
본 발명의 설명적인 실시예들이 이하에 설명된다. 명확성을 위해, 실제 구현의 모든 피쳐들이 본 명세서에 설명되지는 않는다. 임의의 실제 실시예의 개발에서 다수의 구현-명세들은, 구현들에 따라 변하는 관련 시스템과의 호환성 및 관련 산업 제약들과 같은 개발자의 특정 목적들을 달성하도록 결정된다는 것이 물론 이해된다. 게다가, 이러한 개발 노력들이 복잡하고 시간 소모적일 수 있지만, 당업자들은 본 원의 장점들을 취할 것이라는 것이 이해된다.
본 발명은 첨부된 도면들을 참고로 설명될 것이다. 반도체 디바이스의 다양한 영역들 및 구조들이 매우 정밀하고 상세한 구성들 및 프로파일들로서 도면에 도시되었지만, 당업자는 실제로 이들 영역들 및 구조들이 도면에 나타난 것처럼 정밀하지 않다는 것을 인식할 것이다. 부가적으로, 도면에 도시된 다양한 피쳐들 및 도핑된 영역들의 상대적인 크기는 제조된 디바이스들 상의 그들 피쳐들 또는 영역들의 크기와 비교하여 과장되거나 축소될 수 있다. 그럼에도 불구하고, 첨부된 도면들은 본 발명의 설명적인 예들을 설명하고 기술하도록 포함된다. 이하에 사용된 단어들 및 구들은 당업자들에 의해 이해되는 단어들 및 구와 일치하는 의미를 갖도록 이해되고 번역된다. 용어 또는 구의 특별한 정의는 없다, 즉 당업자에게 이해되는 보통의, 통상의 의미와 다른 정의는 이하에서 그 용어 또는 구의 일관된 사용에 의해 의미되는 것으로 의도된다. 용어 또는 구를 확장하기 위해 특별한 의미, 즉 당업자에게 이해되는 것과 다른 의미를 갖도록 의도되고 이러한 특별한 정의는 그 용어 또는 구에 대한 특별한 정의를 직접적이고 명쾌하게 제공하는 한정된 방법으로 본 명세서에서 명백히 언급된다.
도 2a 내지 2h는 본 발명에 따라 메모리 디바이스(17) 상에 측벽 스페이서들을 제조하는 방법의 일 실시예를 도시한다. 본 발명을 완전히 읽은 후에 당업자에 게 인식될 바와 같이, 본 발명은 광범위한 적용을 갖고 예를 들어, DRAM, 플래시 메모리, PROM, OTP(one time programmable) 디바이스들 등과 같은 다양한 메모리 디바이스들을 제조하는데 채용될 수 있다. 게다가, 이하에 도시된 설명적인 메모리 디바이스(17)는 예를 들어, 컴퓨터, 텔레비전 및 다른 형태의 전자 디바이스들과 같은 다양한 제품들에 채용될 수 있다. 따라서, 본원에 도시된 설명적인 예들은 본 발명을 제한하는 것으로 간주되어서는 안된다.
도 2a는 주변 회로들(12)에서 트랜지스터(15)의 게이트 스택 구조가 형성되고 메모리 어레이(10)에서 워드 라인(11) 스택들이 또한 형성된 제조 시점에서 설명적인 메모리 디바이스(17)를 도시한다. 또한, 제조 프로세스의 이 시점에서, 이온 주입 프로세스가 기판(13)에서 LDD 영역들(52)을 형성하도록 트랜지스터(15)에 대해 수행된다. 메모리 디바이스(17)의 이 제조 시점에 대해 도시된 모든 프로세스는 알려진 제조 기술들에 따라 수행될 수 있다.
도 2a에 나타난 바와 같이, 스페이서 물질 층(50)은 메모리 어레이 영역(10) 뿐만아니라 주변 회로 영역(12)에서 기판 전역에 형성된다. 스페이서 물질 층(50)은 다양한 알려진 기술들로 형성될 수 있는 다양한 상이한 물질들을 포함할 수 있다. 예를 들어, 스페이서 물질 층(50)은 실리콘 또는 실리콘 다이옥사이드에 대해 선택적으로 에칭될 수 있는 물질들 또는 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다. 스페이서 물질 층의 두께는 변할 수 있다. 일 실시예에서, 스페이서 물질 층(50)은 약 10-30㎚의 두께를 가질 수 있고, 특정 실시예에서, 두께는 약 15-27㎚일 수 있다. 스페이서 물질 층(50)은 예를 들어, 정합 CVD 프로세스(conformal chemical vapor deposition process), PECVD(plasma enhanced chemical vapor deposition) 프로세스, 원자 층 증착 등의 다양한 알려진 증착 방법을 수행함으로서 형성될 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 다른 프로세싱을 위해 노출된 메모리 어레이(10)를 남기고 주변 회로들(12) 위에 포토레지스트 마스크(54)가 형성된다. 또한 도 2b에 도시된 바와 같이, 예를 들어, 이방성 에칭 프로세스와 같은 에칭 프로세스가 메모리 어레이(10)에서 워드 라인들(11)에 인접한 측벽 스페이서들(56)을 규정하도록 스페이서 물질 층(50) 상에 수행된다. 메모리 어레이(10)에서 스페이서들(56)은 일반적으로 테이퍼된 단면 구성과 두께(58)를 갖는다. 일 실시예에서, 스페이서들(56)의 두께(58)는 워드 라인들(11) 사이의 간격(32)의 약 30%일 수 있다. 특정 실시예에서, 스페이서들(56)의 두께(58)는 약 15-27㎚일 수 있다. 원하는 두께(58)로 스페이서들(56)을 형성하도록 채용된 에칭 프로세스 파라미터들 및 에천트 물질들이 당업자에게 잘 알려져 있고 본 발명을 모호하게 하지 않도록 더 논의되지 않는다.
다음으로, 도 2c에 도시된 바와 같이, 포토레지스트 마스크(54)가 예를 들어, 애싱과 같은 다양한 알려진 기술들을 이용하여 주변 회로들(12) 위로부터 제거된다. 그 후, 물질 보호 층(60)이 워드 라인들(11) 상의 스페이서들(56)에 의해 규정된 영역에서 기판(13) 상의 메모리 어레이(10)에서 성장된다. 이 보호 층(60)은 이하 더 상세히 설명된 후속 에칭 프로세스 동안 기판(13)을 보호하도록 채용된다. 일 실시예에서, 보호 층(60)은 에피텍셜 실리콘을 포함한다. 에피텍셜 실리콘 층(60)은 다양한 알려진 에피텍셜 성장 프로세스들을 이용해 형성되고 약 20-60㎚의 범위의 두께를 가질 수 있다. 이 프로세스 동안, 스페이서 물질 층(50)이 주변 회로들(12)에서 기판(13) 상의 에픽텍셜 층(60) 형성을 방지한다는 것을 유의한다.
다음으로, 도 2d에 도시된 바와 같이, 절연 물질 층(62)이 기판(13) 전역에 형성된다. 절연 물질 층(62)은 실리콘 질화물 등에 대해 선택적으로 에칭가능한 실리콘 산화물들, 실리콘 다이옥사이드, 실리콘 산질화물 등의 다양한 물질들을 포함할 수 있다. 다른 경우들에서, 절연 물질 층은, 본원에 참조로서 통합된 2003년 9월 12일 출원된 제목이 "Masking Structure Having Multiple Layers Including an Amorphous Carbon Layer"인 출원 번호 10/661,100호, 2003년 9월 12일 출원된 제목이 "Transparent Amorphous Carbon Structure in Semiconductor Devices"인 출원 번호 10/661,379호 및 2004년 2월 27일 출원된 제목이 "Transparent Amorphous Carbon Structure in Semiconductor Devices"인 출원 번호 10/789,736호의 기술에 따라 형성될 수 있는 비정질 탄소 물질 또는 투명 비정질 탄소 물질과 같은 탄소-함유 막일 수 있다. 일반적으로, 이하에 더 상세히 논의될 바와 같이, 절연 물질 층(62)은 스페이서 물질 층(50)을 포함하는 물질에 대해 선택적으로 에칭 가능한 물질을 포함해야 한다. 예를 들어, 스페이서 물질 층(50)이 실리콘 질화물로 구성된다면, 절연 물질 층(62)은 실리콘 다이옥사이드를 포함하거나 그 반대일 수 있다. 물론, 많은 상이한 물질 조합들도 가능하다.
절연 물질 층(62)은 특정 적용에 따라 변하는 두께를 가질 수 있다. 일반적으로, 일 예에서, 절연 물질 층(62)의 두께(61)는 인접한 워드 라인들(11) 사이의 간격을 신뢰성 있게 채우는 절연 물질 층(62)과 같은 워드 라인들(11) 사이의 간격(32)의 적어도 1/2일 수 있다. 일 실시예에서, 절연 물질 층(62)은 약 25-45㎚의 두께(61)를 가질 것이다.
게다가, 절연 물질 층(62)은 예를 들어, CVD(chemical vapor deposition) 등과 같은 다양한 알려진 증착 방법들로 형성될 수 있다. 일 실시예에서, 절연 물질 층(62)은 프리커서(precursor)로서 TEOS를 이용하는 CVD 프로세스에 의해 형성된 실리콘 다이옥사이드 층이다. 특정 실시예에서, 실리콘 다이옥사이드 층(62)은 예를 들어, 700℃ 이하의 온도에서 증착된 실리콘 다이옥사이드 층과 같이 조밀하지 않아 후속하는 HF 에칭 프로세스에서 조밀하지 않은 절연 물질 층(62)의 에칭 레이트는 열적으로 성장한 실리콘 다이옥사이드 층보다 상대적으로 향상될 것이다. 본 발명의 모든 실시예에서 요구되는 것은 아니지만, 특정 예에서, 절연 물질 층(62)의 목표 두께는 절연 물질 층(62)이 인접한 워드 라인들(11) 사이의 메모리 어레이(10)에서 에피텍셜 실리콘(60) 위에 개구들 또는 키홀들(keyholes)(64)을 형성하도록 선택된다. 따라서, 이 특정 예에서, 절연 물질 층(62)에 대한 증착 프로세스는 메모리 어레이(10)에서 "핀치-오프(pinch-off)"가 일어나도록 선택된다. 절연 물질 층(62)에서 개구들(64)의 크기와 모양은 메모리 어레이(10)에서 워드 라인들(11) 사이의 간격(32) 뿐만 아니라 절연 물질 층을 형성하는 데 이용된 특정 프로세스 파라미터들에 따라 변할 수 있다.
다음으로, 도 2e에 도시된 바와 같이, 주변 회로들(12)의 트랜지스터 디바이스(15)에 인접한 측벽 스페이서들(66)을 규정하도록 절연 물질 층(62) 상에 이방성 에칭 프로세스가 수행된다. 스페이서(66)과 스페이서(50)의 조합된 두께는 워드 라인들(11) 사이의 간격(32)의 0.5배보다 커야한다. 따라서, 워드 라인들(11) 사이의 간격(32)이 예를 들어, 특정 실시예에 대해 약 50-90㎚로부터 변할 수 있다면, 스페이서(66)는 약 25-45㎚의 두께를 가질 수 있다. 스페이서(66)를 형성하도록 이용된 에칭 프로세스 동안, 메모리 어레이(10)에서 상당한 부분의 절연 층(62)이 또한 제거된다. 그러나, 일 실시예에서, 스페이서(66)를 규정하기 위해 이용된 에칭 프로세스가 완료된 후 절연 층(62)의 일부가 메모리 어레이(10)의 워드 라인들(11) 사이에 남는다.
다음으로, 도 2f에 도시된 바와 같이, 화살표(69)로 표시된 바와 같이, 에칭 프로세스가 스페이서들(66)에 의해 보호되지 않는 스페이서 물질 층(50)의 일부를 제거하도록 수행된다. 즉, 스페이서들(66)이 주변 회로들(12)에서 스페이서 물질 층(50) 아래를 에칭하는 것과 관련된 마스크 기능을 수행한다. 스페이서 물질(50)이 실리콘 질화물을 포함하고 마스킹 스페이서(66)가 실리콘 다이옥사이드를 포함하는 일 실시예에서, 에칭 프로세스는 실리콘 다이옥사이드 물질, 즉 마스킹 스페이서들(66) 및 워드 라인들(11) 사이의 절연 물질(64)은 제거하지 않고 실리콘 질화물을 선택적으로 제거하도록 구성된다. 그 결과 스페이서 물질 층(50) 및 스페이서(66)의 일부를 포함하는 합성 스페이서(75)가 규정된다. 일 실시예에서, 합성 스페이서(75)는 그 베이스에서 약 35-75㎚의 두께를 갖는다. 에칭 프로세스(69) 동안, 트랜지스터(15)의 질화물 캡(20)의 표면(21) 위의 스페이서 물질 층(50)의 일부가 또한 제거된다는 것을 유의한다. 또한 메모리 어레이(10)가 에칭 프로세 스(69)에 노출되기 때문에, 스페이서들이 실리콘 질화물을 포함한다면 워드 라인들(11)에 인접하여 위치된 스페이서들(56)의 높이뿐만 아니라 워드 라인들(11)의 질화물 캡 층(20)의 두께가 약간 감소할 수 있다는 것을 유의한다.
다음으로, 도 2g에 도시된 바와 같이, 포토레지스트 마스크(65)가 알려진 포토리소그래피 기술들을 이용해 메모리 어레이(10) 위에 형성된다. 그 후, 화살표(79)로 나타낸 바와 같이, 이온 주입 프로세스가 주변 회로들(12)에서 트랜지스터들(15)에 대해 소스/드레인 영역들(24)을 형성하도록 수행된다. 이 프로세스 동안, 주변 회로들(12)에 형성된 합성 스페이서들(75)의 폭(77)에 의해 소스/드레인 주입 위치가 결정된다는 것을 유의한다.
다음으로, 도 2h에 도시된 바와 같이, 다음 단계는 메모리 어레이(10) 위로부터 포토레지스트 층(65)을 제거하는 단계 및 절연 물질 층(62)을 포함하는 물질의 나머지 부분, 예를 들어, 스페이서 층(50)의 물질은 그 자리에 남기면서 메모리 어레이(10)에서 워드 라인들(11) 사이의 절연 물질 층(62)의 일부뿐만 아니라 주변 회로들(12)에 형성된 스페이서들(62)을 선택적으로 제거하는, 에천트를 이용하여 에칭 프로세스를 수행하는 단계를 포함한다. 그 결과 주변 회로들(12)에서 트랜지스터들(15)에 인접한 일반적으로 "L" 형상의 스페이서(75A)가 생성된다. 절연 물질 층(62)이 실리콘 다이옥사이드를 포함하고 스페이서 물질 층(50)이 실리콘 질화물을 포함하는 일 실시예에서, 실리콘 질화물에 비해 실리콘 다이옥사이드 물질을 선택적으로 제거하는 에천트로서 플루오르화 수소산을 이용하여 에칭 프로세스가 수행된다. 물론, 다른 물질 조합들 및 에천트들이 본 발명의 교훈에 따라 채용될 수 있다. 이 프로세스 동안, 에피텍셜 실리콘 층(60)이 메모리 어레이(10) 내의 기판(13)을 보호하도록 기능한다는 것을 유의한다. 이 플루오르화 수소산 에칭 프로세스 동안, 개구들(64)의 존재뿐만 아니라 절연 물질 층(62)의 조밀하지 않은 특성은 실리콘 다이옥사이드 물질을 완전히 제거하는데 필요한 에칭 시간을 감소시키는 경향이 있다. 따라서, 예를 들어 얕은 트렌치 절연 영역과 같은 디바이스의 다양한 다른 부분들에서 실리콘 다이옥사이드 물질의 최소 손실이 있을 것이다. 특히 여기에 도시된 실시예에 따라, 주변 회로들(12)에서 트랜지스터들(15)에 인접한 스페이서(75A)의 두께(77)는 메모리 어레이(10)에서 스페이서들(56)의 두께(58)보다 크다는 것을 유의한다.
본 발명은 일반적으로 메모리 디바이스 상에 측벽 스페이서들을 제조하는 방법 및 이러한 측벽 스페이서들을 포함하는 메모리 디바이스에 관한 것이다. 일 실시예에서, 상기 방법은 메모리 어레이 및 적어도 하나의 주변 회로를 포함하는 메모리 디바이스 상에 측벽 스페이서들을 형성하는 방법으로서, 상기 메모리 어레이에서 워드 라인 구조에 인접한 제 1 측벽 스페이서를 형성하는 단계로서, 상기 제 1 측벽 스페이서는 제 1 두께를 갖는, 상기 제 1 측벽 스페이서 형성 단계 및 상기 주변 회로에서 트랜지스터 구조에 인접한 제 2 측벽 스페이서를 형성하는 단계로서, 상기 제 2 측벽 스페이서는 상기 제 1 두께보다 큰 제 2 두께를 갖는, 상기 제 2 측벽 스페이서 형성단계를 포함하고, 상기 제 1 및 제 2 측벽 스페이서들은 단일 스페이서 물질 층으로부터의 물질을 포함한다.
다른 실시예에서, 상기 방법은 메모리 디바이스의 메모리 어레이의 워드 라 인 구조 위 및 상기 메모리 디바이스의 주변 회로의 트랜지스터 구조 위에 상기 스페이서 물질 층을 형성하는 단계, 상기 주변 회로의 상기 트랜지스터 구조 위에 위치된 상기 스페이서 물질 층 위에 마스크 층을 형성하는 단계, 및 상기 제 1 두께를 갖고 상기 스페이서 물질을 포함하는, 상기 제 1 측벽 스페이서를 상기 워드 라인 구조에 대해 규정하도록 상기 워드 라인 구조 위의 상기 스페이서 물질 층 상에 에칭 프로세스를 수행하는 단계를 포함한다.
또 다른 실시예에서, 상기 방법은 메모리 디바이스의 주변 회로의 트랜지스터 구조 위 및 메모리 디바이스의 메모리 어레이의 워드 라인 구조 위에 스페이서 물질 층을 증착하는 단계, 상기 주변 회로의 트랜지스터 구조 위에 위치된 스페이서 물질 층 위에 마스크 층을 형성하는 단계, 및 상기 워드 라인 구조에 대한 제 1 측벽 스페이서를 규정하도록 상기 워드 라인 구조 위의 스페이서 물질 층 상에 이방성 에칭 프로세스를 수행하는 단계로서, 상기 제 1 측벽 스페이서는 스페이서 물질을 포함하고 제 1 두께를 갖는, 상기 이방성 에칭 프로세스 수행 단계를 포함한다. 상기 방법은 또한 상기 메모리 어레이에서 인접한 워드 라인 구조들에 위치된 제 1 측벽 스페이서들 사이에서 반도체 기판의 노출된 부분에 에피텍셜 실리콘 층을 형성하는 단계, 상기 마스크 층을 제거하는 단계 및 상기 트랜지스터 구조에 인접한 스페이서 물질 층 위 및 워드 라인 구조 및 제 1 측벽 스페이서 위에 물질 층을 증착하는 단계로서, 상기 물질 층은 상기 스페이서 물질 층에 대해 선택적으로 에칭 가능한 물질을 포함하는, 상기 물질 층 증착 단계를 포함한다. 상기 방법은 또한 상기 트랜지스터 구조에 인접한 스페이서 물질 층에 인접한 마스킹 스페이서 를 규정하도록 상기 물질 층 상에 이방성 에칭 프로세스를 수행하는 단계 및 상기 트랜지스터 구조에 인접한 제 2 측벽 스페이서를 규정하도록 마스크로서 상기 마스킹 스페이서를 이용하여 상기 스페이서 물질 층 상에 에칭 프로세스를 수행하는 단계로서, 상기 제 2 측벽 스페이서는 스페이서 물질을 포함하고 상기 제 1 측벽 스페이서의 제 1 두께보다 큰 제 2 두께를 갖는, 상기 에칭 프로세서 수행 단계를 포함한다.
일 실시예에서, 상기 디바이스는 복수의 워드 라인 구조들을 포함하는 메모리 어레이로서, 상기 복수의 워드 라인 구조들 각각은 그에 인접하게 형성된 제 1 측벽 스페이서를 갖고, 상기 제 1 측벽 스페이서는 제 1 두께를 갖는, 상기 메모리 어레이 및 그에 인접하게 형성된 제 2 측벽 스페이서를 갖는 적어도 하나의 트랜지스터를 포함하는 주변 회로로서, 상기 제 2 측벽 스페이서는 상기 제 1 두께 보다 큰 제 2 두께를 갖는, 상기 주변 회로를 포함하고, 상기 제 1 및 제 2 측벽 스페이서는 단일 스페이서 물질 층으로부터의 물질을 포함한다.
상기된 특정 실시예들은 단지 설명을 위한 것이고, 본 발명이 본원의 장점들을 갖는 다르지만 등가의 방법으로 수정되고 구현되는 것이 당업자에게 명백하다. 예를 들어, 상술된 프로세스 단계들은 다른 순서로 수행될 수 있다. 또한, 이하의 청구항에 서술된 것 외에는 본원에 도시된 구조 또는 설계의 상세들을 제한하지 않는다. 따라서 상술된 특정 실시예들이 변경되거나 수정될 수 있고 이러한 모든 수정들이 본 발명의 사상 및 범위 내에 속하는 것으로 간주된다는 것이 명백하다. 따라서, 이하 청구항들에 언급된 바가 보장된다.
Claims (19)
- 메모리 어레이 및 적어도 하나의 주변 회로를 포함하는 메모리 디바이스 상에 측벽 스페이서들을 형성하는 방법으로서:상기 메모리 어레이에서 워드 라인 구조에 인접한 제 1 측벽 스페이서를 형성하는 단계로서, 상기 제 1 측벽 스페이서는 제 1 두께를 갖는, 상기 제 1 측벽 스페이서 형성 단계; 및상기 적어도 하나의 주변 회로에서 트랜지스터 구조에 인접한 제 2 측벽 스페이서를 형성하는 단계로서, 상기 제 2 측벽 스페이서는 상기 제 1 두께보다 큰 제 2 두께를 갖는 상기 제 2 측벽 스페이서 형성단계를 포함하고, 상기 제 1 및 제 2 측벽 스페이서들은 단일 스페이서 물질 층으로부터의 물질을 포함하는, 측벽 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 측벽 스페이서들은 실리콘 질화물, 실리콘 다이옥사이드 및 실리콘 산질화물 중 적어도 하나를 포함하는, 측벽 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 1 측벽 스페이서는 약 15-27 ㎚의 범위인 두께를 갖고 상기 제 2 측벽 스페이서는 약 45-90 ㎚의 범위인 두께를 갖는, 측벽 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 측벽 스페이서들을 형성하는 단계는:상기 메모리 어레이에서 상기 워드 라인 구조 위 및 상기 적어도 하나의 주변 회로에서 상기 트랜지스터 구조 위에 상기 스페이서 물질 층을 형성하는 단계;상기 적어도 하나의 주변 회로에서 상기 스페이서 물질 층 위에 마스크 층을 형성하는 단계; 및상기 제 1 두께를 갖는 상기 제 1 측벽 스페이서를 규정하도록 상기 워드 라인 구조 위에 형성된 상기 스페이서 물질 층 상에 이방성 에칭 프로세스를 수행하는 단계를 포함하는, 측벽 스페이서 형성 방법.
- 제 4 항에 있어서,상기 제 2 측벽 스페이서 형성 단계는:상기 마스크 층을 제거하는 단계;상기 트랜지스터 구조에 인접한 상기 스페이서 물질 층 위 및 상기 메모리 어레이에서 상기 워드 라인 구조 위에 물질 층을 형성하는 단계로서, 상기 물질 층은 상기 스페이서 물질 층에 대해 선택적으로 에칭가능한, 상기 물질 층 형성 단계; 및상기 주변 회로에서 상기 트랜지스터 구조에 인접한 상기 스페이서 물질 층에 인접한 마스킹 스페이서를 규정하도록 상기 물질 층 상에 이방성 에칭 프로세스 를 수행하는 단계를 포함하는, 측벽 스페이서 형성 방법.
- 제 5 항에 있어서,상기 물질 층 형성에 앞서, 상기 메모리 어레이에서 상기 워드 라인들에 인접하게 위치된 상기 제 1 측벽 스페이서들 사이에서 반도체 기판의 노출된 부분들 상에 보호층을 성장시키는 단계를 더 포함하는, 측벽 스페이서 형성 방법.
- 제 6 항에 있어서,상기 보호층을 성장시키는 단계는 에피텍셜 실리콘 층을 성장시키는 단계를 포함하는, 측벽 스페이서 형성 방법.
- 제 5 항에 있어서,상기 스페이서 물질 층 위에 상기 물질 층을 형성하는 단계는 상기 스페이서 물질층 위에 밀도 높은 물질 층을 형성하도록 증착 프로세스를 수행하는 단계를 포함하는, 측벽 스페이서 형성 방법.
- 제 1 항에 있어서,상기 메모리 디바이스는 DRAM 디바이스 및 플래시 메모리 디바이스 중 적어도 하나를 포함하는, 측벽 스페이서 형성 방법.
- 제 4 항에 있어서,상기 스페이서 물질 층을 형성하는 단계는 상기 스페이서 물질 층을 정합적으로 증착하는 것을 포함하는, 측벽 스페이서 형성 방법.
- 제 4 항에 있어서,마스크 층을 형성하는 단계는 포토레지스트 물질을 포함하는 마스크 층을 형성하는 것을 포함하는, 측벽 스페이서 형성 방법.
- 제 5 항에 있어서,상기 스페이서 물질을 포함하는 일반적으로 L-형상의 제 2 측벽 스페이서를 규정하도록 상기 마스킹 스페이서를 제거하는 단계를 더 포함하는, 측벽 스페이서 형성 방법.
- 메모리 디바이스로서:복수의 워드 라인 구조들을 포함하는 메모리 어레이로서, 상기 복수의 워드 라인 구조들 각각은 그에 인접하여 형성된 제 1 측벽 스페이서를 갖고, 상기 제 1 측벽 스페이서는 제 1 두께를 갖는, 상기 메모리 어레이; 및그에 인접하여 형성된 제 2 측벽 스페이서를 갖는 적어도 하나의 트랜지스터를 포함하는 주변 회로로서, 상기 제 2 측벽 스페이서는 상기 제 1 두께보다 큰 제 2 두께를 갖는 상기 주변 회로를 포함하고, 상기 제 1 및 제 2 측벽 스페이서들은 단일 스페이서 물질 층으로부터의 물질로 구성된, 메모리 디바이스.
- 제 13 항에 있어서,상기 제 1 두께는 약 15-27㎚이고 상기 제 2 두께는 45-90㎚인, 메모리 디바이스.
- 제 13 항에 있어서,상기 제 1 측벽 스페이서 및 상기 제 2 측벽 스페이서는 실리콘 질화물, 실리콘 다이옥사이드, 실리콘 산질화물 중 적어도 하나를 포함하는, 메모리 디바이스.
- 제 13 항에 있어서,상기 제 2 측벽 스페이서는 L-형상의 단면 구성을 갖는, 메모리 디바이스.
- 제 16 항에 있어서,상기 제 1 측벽 스페이서는 테이퍼된 단면 구성을 갖는, 메모리 디바이스.
- 제 13 항에 있어서,상기 메모리 디바이스는 DRAM 디바이스 및 플래시 메모리 디바이스 중 적어도 하나인, 메모리 디바이스.
- 제 13 항에 있어서,상기 메모리 디바이스를 내부에 갖는 컴퓨터를 더 포함하는, 메모리 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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