KR20080011016A - 액정 표시 장치 - Google Patents

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KR20080011016A
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Abstract

투과율의 저하없이, 고휘도의 표시 품질이고 저 코스트의 액정 표시 장치를 제공한다. 제1 기판(SUB1) 위에 박막 트랜지스터의 게이트 전극(GT)을 일부에 형성하여 주사 신호를 인가하는 게이트 배선(GL)과, 게이트 배선을 덮어 성막된 게이트 절연막(GI)과, 게이트 절연막 위에 섬 형상으로 형성되어 박막 트랜지스터의 능동층을 구성하는 반도체층(nS/S)과, 게이트 절연막(GI) 위 또한 반도체층에 개별로 접속된 소스 전극(SD1) 및 드레인 전극(SD2)과, 드레인 전극(SD2)에 접속된 화소 전극(PX)을 갖고, 게이트 배선(GL)과 게이트 전극(GT), 소스 전극(SD1) 및 드레인 전극(SD2), 화소 전극(PX)을 절연성 막의 뱅크(G-BNK, SD-BNK, P-BNK)로 둘러싸인 영역 내에 잉크제트 도포한 도전성 용액의 소성으로 형성하는 것에 있어서, 이들 뱅크는 모두 제2 기판(SUB2)에 갖는 차광막(BM)으로 가려지는 영역 내에만 배치하고, 표시 영역에는 설치하지 않는다.
소스 전극, 드레인 전극, 화소 전극, 게이트 배선

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 본 발명의 액정 표시 장치의 실시예 1을 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면.
도 2는 도 1의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도.
도 3은 본 발명의 실시예 1의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도.
도 4는 본 발명의 액정 표시 장치의 실시예 2를 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면.
도 5는 도 4의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도.
도 6은 본 발명의 실시예 2의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도.
도 7은 본 발명의 액정 표시 장치의 실시예 3을 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면.
도 8은 도 7의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도.
도 9는 본 발명의 실시예 3의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도.
도 10은 본 발명의 실시예 3에서의 분리 패턴의 형성을 설명하는 도면.
도 11은 도 10에 도시한 분리 패턴(SPP) 부분의 다른 구조예의 설명도.
도 12는 본 발명의 액정 표시 장치의 실시예 4를 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면.
도 13은 도 12의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도.
도 14는 본 발명의 실시예 4의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도.
도 15는 본 발명의 액정 표시 장치의 실시예 5를 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면.
도 16은 도 15의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도.
도 17은 본 발명의 실시예 5의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도.
도 18은 본 발명의 액정 표시 장치의 실시예 6을 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면.
도 19는 본 발명의 실시예 6의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도.
도 20은 본 발명의 실시예 6의 특징을 설명하는 실리콘막(S)과 n+ 실리콘막(nS)의 에칭 가공의 설명도.
도 21은 본 발명의 실시예 6의 특징을 설명하는 도 20에 계속해서 소스 뱅크와 채널부를 덮는 보호막 및 게이트 절연막의 에칭 가공의 설명도.
도 22는 도 4, 도 15, 도 16 등에서의 접속 전극 부분의 상세한 단면을 설명하는 도면.
도 23은 차광막의 일반적인 설계예를 설명하는 도면.
도 24는 본 발명에서의 게이트 뱅크로 형성된 용량 배선과 차광막의 설계예를 설명하는 도면.
도 25는 도 24에 도시한 용량 배선과 차광막의 다른 설계예를 설명하는 도면.
도 26은 본 발명에서의 게이트 뱅크로 형성된 용량 배선과 차광막의 또 다른 설계예를 설명하는 도면.
도 27은 잉크 제트 방식을 이용하여 제1 기판의 내면에 형성된 구조의 일례 를 모식적으로 설명하는 단면도.
도 28은 뱅크를 이용한 배선 등의 형성 프로세스를 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
SUB1:제1 기판(박막 트랜지스터 기판)
SUB2:제2 기판(컬러 필터 기판)
GL:게이트 배선
GT:게이트 전극
GI:게이트 절연막
nS:n+ 실리콘막
S:실리콘막
RG:포토레지스트
G-BNK:게이트 뱅크
SD-BNK:소스 뱅크
P-BNK:화소 뱅크
SD1:소스 전극
SD2:드레인 전극
PX:화소 전극
[특허 문헌 1] 일본 특허 공개 2005-12181호 공보
본 발명은, 액정 표시 장치에 관한 것으로서, 특히, 액티브 매트릭스형의 액정 표시 패널을 이용한 액정 표시 장치에 관한 것이다.
액정 표시 장치는, 액정 표시 패널과 구동 회로 및 백라이트 등의 주변 장치를 조합하여 구성된다. 전형적인 액티브 매트릭스형 종전계형 (소위 TN형)의 액정 표시 장치를 구성하는 액정 표시 패널은, 제1 기판(액티브 매트릭스 기판 혹은 박막 트랜지스터 기판:TFT 기판)으로 구성되는 제1 패널과, 제2 기판(대향 기판 혹은 컬러 필터 기판)으로 구성되는 제2 패널의 사이에 액정(LC)을 봉입하여 형성된다.
제1 기판의 내면에 배치되는 각종 배선, 박막 트랜지스터를 구성하는 각종 전극, 화소 전극, 혹은 반도체층 등을 잉크제트 방식을 이용하여 형성함으로써, 액정 표시 패널의 제조에서의 포토 프로세스를 삭감하여 고성능의 액정 표시 패널을 저 코스트로 제공하는 기술이 특허 문헌 1 등에 제안되어 있다. 잉크제트 방식에 의한 배선 등의 형성은, 기판의 내면에 절연성의 박막(절연막)을 도포하고, 이 절연막에 배선이나 전극의 형상을 모방한 둑 형상체(뱅크라고도 칭함)로 둘러싸인 패턴을 가공하고, 그 뱅크로 둘러싸인 영역 내에 잉크제트로 도전 입자를 용매에 분산한 용액(도전성 잉크)을 도포하고, 소성하여 형성된다.
도 27은, 잉크제트 방식을 이용하여 제1 기판의 내면에 형성된 구조의 일례를 모식적으로 설명하는 단면도이다. 또한, 도 28은, 뱅크를 이용한 배선 등의 형 성 프로세스를 설명하는 도면이다. 도 27, 도 28에서, 글래스를 바람직한 것으로 하는 제1 기판(SUB1)의 내면에, 포토레지스트를 도포하고, 게이트 배선과 게이트 전극, 및 용량 배선의 패턴을 갖는 마스크를 개재하여 노광하고, 현상하여, 이들 게이트 배선과 게이트 전극, 및 용량 배선의 패턴의 부분을 제거하여 형성한 뱅크(게이트 뱅크)(G-BNK)를 형성한다(뱅크 패터닝). 이 게이트 뱅크(G-BNK)의 패턴 내가 친액성이고 그 외의 부분은 발액성으로 한다(발친액 처리).
그리고, 이 게이트 뱅크(G-BNK)의 내부에 잉크제트(IJ)의 노즐로 도전성 용액(메탈 잉크, 예를 들면 은 입자 분산 Ag 잉크)을 토출하여 도포하고, 소성함으로써, 게이트 배선(도시 생략)과 게이트 전극(GT), 및 용량 배선(CT)이 얻어진다(게이트 배선/전극 IJ 토출). 또한, 그 후, 추가 가열에 의해, 배선의 비저항을 소정 값으로 확보하는 프로세스가 있다(메탈 소성(=뱅크 추가 가열)). 배선의 비저항을 소정 값으로 확보하기 위한 추가 가열의 온도는 가능한 한 높은 것이 바람직하다. 또한 화소 전극의 하층에 있는 게이트 배선 및 게이트 전극의 형성용 뱅크(게이트 뱅크(G-BNK))와 소스/드레인 전극의 형성용 뱅크(소스/드레인 뱅크(SD-BNK))는 배선의 소성 시에 추가 가열됨으로써 착색되기 때문에, 뱅크의 착색을 회피하기 위해서는 배선의 소성 온도를 가능한 한 낮게 하는 것이 바람직하다.
배선의 비저항을 소정 값으로 확보하기 위함과, 뱅크의 착색을 회피하기 위해서, 종래는 대기 중에서의 저온 소성과 N2 중에서의 고온 소성의 2스텝 소성을 행 하고 있다. 그 때문에 프로세스 시간이 길어져, 스루풋이 저하한다. 또한 화소 전극의 하층(표시 영역)에 있는 뱅크가 착색된다고 하는 것은, 투과율의 저하나 색차 등을 초래하여, 표시 품질의 열화를 의미함과 함께, 300℃와 같은 고온 소성 장치는 고가이다. 그리고, N2의 사용은 러닝 코스트를 상승시키고, 또한 소성에 의한 착색을 최소한으로 하도록 하는 수지 재료는 한정되어 있는 등, 제품 코스트의 인하를 저해하는 요인으로 되고 있다.
본 발명의 목적은, 상기 종래 기술의 과제를 해결하여, 투과율의 저하나 색차를 없애어 고휘도의 표시 품질이고 저 코스트의 액정 표시 장치를 제공하는 것에 있다.
본 발명의 액정 표시 장치는, 매트릭스 배열한 복수의 화소마다 박막 트랜지스터가 형성된 제1 기판과, 상기 화소 대응으로 형성된 복수 색의 컬러 필터와 컬러 필터의 사이에 형성된 차광막 및 대향 전극이 형성된 제2 기판과, 상기 제1 기판과 상기 제2 기판의 접합한 간극에 액정을 봉입한 액정 표시 패널을 이용하여 구성된다.
본 발명에서는, 상기 제1 기판 위에, 상기 박막 트랜지스터의 게이트 전극을 일부에 형성하여 주사 신호를 인가하는 게이트 배선과, 상기 게이트 배선을 덮어 성막된 게이트 절연막과, 상기 게이트 절연막 위에 섬 형상으로 형성되어 상기 박막 트랜지스터의 능동층을 구성하는 반도체층과, 상기 게이트 절연막 위 또한 상기 반도체층에 개별로 접속된 소스 전극 및 드레인 전극과, 상기 소스 전극을 일부에 형성하여 표시 신호를 공급하는 데이터 배선과, 상기 드레인 전극에 접속된 화소 전극을 갖고,
상기 게이트 배선과 게이트 전극, 상기 소스 전극 및 드레인 전극, 상기 화소 전극을, 절연성 막의 둑 형상체로 둘러싸인 영역 내에 잉크제트 도포한 도전성 용액의 소성으로 형성하는 것에 있어서, 상기 절연성 막의 둑 형상체를, 상기 제2 기판에 갖는 상기 차광막의 영역 내에만 배치하였다.
또한, 본 발명은, 상기 제2 기판에 형성된 차광막의 폭과, 상기 제1 기판에 배치된 상기 용량 배선의 폭을, 해당 차광막과 용량 배선의 폭 방향 양측에서의 위치 정렬 여유도를 고려한 것으로서, 제1 기판과 제2 기판의 위치 정렬 어긋남에 의한 콘트라스트의 저하를 억제하였다.
이하, 본 발명의 최선의 실시 형태를, 실시예의 도면을 참조하여 상세하게 설명한다. 또한, 둑 형상체는 배선이나 전극 등을 형성하는 도전성 용액을 유지하는 홈을 구성하기 위해서 해당 홈의 양측을 따라 설치한 벽이라고 할 수도 있고, 이하에서는 이러한 둑 형상체를 뱅크(BNK)라고 칭하여 설명한다.
<실시예 1>
도 1은, 본 발명의 액정 표시 장치의 실시예 1을 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면으로서, 도 1의 (a)는 평면을, 도 1의 (b)는 도 1의 (a)의 A-A'선을 따라 자른 단면을 도시한다. 글래스를 바람직한 것으로 하는 제1 기판(SUB1) 위에 형성된 복수의 게이트 배선(GL)과 이 게이트 배선에 교차하는 복수의 소스 배선(SL)을 갖고, 2개의 게이트 배선(GL)과 2개의 소스 배선(SL)으로 둘러싸인 영역(화소 영역)에 1화소가 형성된다. 또한, 소스 배선(SL)은 박막 트랜지스터에 표시 데이터를 공급하는 기능을 갖기 때문에, 데이터 배선이라고도 불린다. 또한 박막 트랜지스터는, 소스 전극과 드레인 전극이 동작 중에 교체되기 때문에, 드레인 배선이라고도 부를 수 있지만, 여기서는 소스 배선(SL)으로서 설명한다.
1화소는 박막 트랜지스터(TFT)와 화소 전극(PX)으로 구성된다. 또한, 본 실시예에서는, 표시 영역 내의 거의 중앙 부분을 가로질러서 게이트 배선과 평행한 방향으로 용량 배선(CL)이 배치되어 있다. 박막 트랜지스터(TFT)는 게이트 배선(GL)과 소스 배선(SL)의 교차부 근방에 배치되어 있다. 이 박막 트랜지스터(TFT)는, 게이트 배선으로부터 연장되는 게이트 전극(GT), 반도체막(SI), 소스 전극(SD1), 드레인 전극(SD2)으로 구성된다. 반도체막(SI)은 실리콘의 상층에 n+ 실리콘의 콘택트층을 적층하고, 이 콘택트층의 중앙 부분을 제거하여 채널을 형성하고 있다. 이 채널 부분에 보호막(PE)이 형성되어 있다.
도 1의 (a)의 A-A'선을 따라 자른 단면을 도시한 도 1의 (b)에서, 제1 기판(SUB1) 위에 게이트 배선(GL)과 게이트 전극(GT) 및 용량 배선(CL)의 형성용 뱅크인 게이트 뱅크(G-BNK)가 형성되어 있다. 이 게이트 뱅크(G-BNK)는 박막 트랜지스터(TFT)의 영역 내, 용량 배선(CL)의 형성 부분 및 게이트 배선(GL)의 형성 부분에만 배치된다. 또한, 박막 트랜지스터(TFT)의 드레인 전극(SD2)에는 ITO를 바람 직한 것으로 하는 투명 도전막으로 이루어지는 화소 전극(PX)이 접속되어 있다.
박막 트랜지스터(TFT)의 게이트 전극(GT)은, 박막 트랜지스터 형성 영역에 형성한 게이트 뱅크(G-BNK)로 형성된 홈에 잉크제트로 은(Ag) 용액을 바람직한 것으로 하는 도전성 잉크를 도포하고, 소성하여 형성된다. 또한 용량 배선(CL)은, 화소 영역에 형성한 게이트 뱅크(G-BNK)로 형성된다. 그리고, 게이트 배선(GL)은, 화소 영역의 밖에 형성한 게이트 뱅크(G-BNK)로 형성된다. 그 위에 게이트 절연막(GI)이 형성된다. 소스 전극(SD1)과 드레인 전극(SD2)은 게이트 절연막(GI)에 설치한 소스/드레인 뱅크(이하, 간단히 소스 뱅크라고 칭하는 경우도 있음)(SD-BNK)로 형성된다. 후술하는 바와 같이, 이들 게이트 뱅크(G-BNK)의 상방은, 제2 기판에 갖는 차광막(블랙 매트릭스)으로 가려지는 위치에 있다.
도 2는, 도 1의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도이다. 도 2에서는, 설명의 번잡함을 피하기 위해서, 제2 기판에 갖는 대향 전극은 도시를 생략하였다. 제1 기판(SUB1)의 최상면에는 제1 배향막(ORI1)이 형성되고, 제2 기판(SUB2)의 최상면에는 제2 배향막(ORI2)이 형성되어 있다. 제2 기판(SUB2)의 최상면에 형성된 제2 배향막(ORI2)의 하층에는, 도시하지 않은 대향 전극이 온통 형성되고, 이 대향 전극의 하층에 컬러 필터(CF)와 차광막(BM)이 형성되어 있다. 차광막(BM)은, 박막 트랜지스터(TFT)의 영역으로 되는 SD 뱅크(SD-BNK) 영역과 게이트 배선(GL)을 가리는 위치, 및 용량 배선(CL)을 형성하는 게이트 뱅크(G-BNK)를 가리는 위치에 배치되어 있다.
본 실시예에서는, 화소 전극 형성 영역 내에 용량 배선(CL)을 갖고, 이 용량 배선(CL)의 상층에서 용량 배선(CL)을 형성하는 게이트 뱅크(G-BNK)를 가리는 부분에서 화소의 표시 영역(AR)이 분리되어 있다. 액정(LC)의 광 셔터 효과는 표시 영역(AR)에서 유효하게 된다.
도 3은, 본 발명의 실시예 1의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도이다. 이 프로세스를 도 1 및 도 3의 (a), 도 3의 (b), … 순을 참조하여 설명한다. 우선, 글래스판을 바람직한 것으로 하는 제1 기판(SUB1) 내면을 초기 세정한 후, 게이트 뱅크용의 감광성 수지막을 도포하고, 게이트 배선과 게이트 전극 및 용량 배선의 배치 형상으로 패터닝하여 게이트 뱅크(G-BNK)를 형성한다. 게이트 뱅크(G-BNK)의 표면과 외측을 발액성으로 하는 발액 처리와, 게이트 뱅크(G-BNK)의 내측을 친액성으로 하는 친액 처리를 행한다.
게이트 뱅크(G-BNK)의 내측(홈)에 은 용액을 바람직한 것으로 하는 도전성 잉크를 잉크제트 노즐로 도포하고, 소성하여, 게이트 배선(GL)과 게이트 전극(GT) 및 용량 배선(CT)을 형성한다. 게이트 배선(GL), 게이트 전극(GT), 용량 배선(CT), 및 이들의 양측에 있는 게이트 뱅크(G-BNK)를 포함하는 제1 기판(SUB1) 내면을 덮어 질화 실리콘(SiN)을 증착하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI) 위에 아몰퍼스 실리콘 반도체막(a-Si)(S), n+ 실리콘 반도체막(n+ Si)(nS)을 순차적으로 증착하고, 아몰퍼스 실리콘 반도체막(S) 및 n+ 실리콘 반도체막(nS)을 포토 공정으로 섬 형상으로 형성한다. n+ 실리콘 반도체막(nS)은, 아몰퍼 스 실리콘 반도체막(S)에 비해서 매우 얇아, 후술하는 소스/드레인 전극과의 콘택트층으로 된다.
n+ 실리콘 반도체막(nS)을 소스 전극측과 드레인 전극측으로 분리한다. 분리한 부분의 사이는 채널로 된다. 이 채널 부분에 노출된 아몰퍼스 실리콘 반도체막(S)을 덮어 보호막(PE)을 매립한다. 게이트 절연막(GI) 위에 소스/드레인 뱅크(SD-BNK)를 형성한다. 이 소스/드레인 뱅크(SD-BNK)는, 게이트 뱅크(G-BNK)와 마찬가지로 하여 형성한다. 또한, 이 소스/드레인 뱅크(SD-BNK)는, 박막 트랜지스터(TFT)의 상방에 배치되는 제2 기판의 내면에 갖는 차광막으로 가려지는 위치에 형성된다. 소스/드레인 뱅크(SD-BNK)에 잉크제트로 도전성 잉크를 도포하고, 소성하여 소스 전극(SD1), 드레인 전극(SD2)을 형성한다. 드레인 전극(SD2)은, 하층 구조를 모방한 단차를 갖는 것으로 된다.
다음으로, 박막 트랜지스터(TFT)의 상층을 포함한 소스 배선(SL) 위와, 인접하는 화소 사이에 있는 게이트 배선(GL) 위에 해당 화소 영역을 둘러싸도록 화소 뱅크(P-BNK)를 형성한다. 이 화소 뱅크(P-BNK)의 상면은 발액성으로, 양측의 벽면을 포함한 드레인 전극(SD2), 게이트 절연막(GI)의 표면은 친액성으로 처리된다. 이 화소 뱅크(P-BNK)의 사이에 ITO를 바람직한 것으로 하는 투명 도전 입자 용액을 잉크제트로 도포하고, 소성하여 화소 전극(PX)으로 한다. 도 3의 (h)에 제2 기판(SUB2)의 내면에 형성되는 차광막(블랙 매트릭스)(BM)의 패턴을 도시한다.
실시예 1에 따르면, 화소 영역(AR)의 하층에 뱅크층을 갖지 않기 때문에, 배 선의 비저항을 소정 값으로 확보하기 위한 소성으로 뱅크의 착색이 발생하더라도 화소 영역(AR)의 광 투과율에 영향을 주지 않아, 고휘도이고 색 재현성이 양호한 액정 표시 장치를 얻을 수 있다.
<실시예 2>
도 4은, 본 발명의 액정 표시 장치의 실시예 2를 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면으로서, 도 4의 (a)는 평면을, 도 4의 (b)는 도 4의 (a)의 A-A'선을 따라 자른 단면을 도시한다. 도 5는, 도 4의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도이다. 도 5에서도, 설명의 번잡함을 피하기 위해서, 제2 기판에 갖는 대향 전극은 도시를 생략하였다. 도 6은, 실시예 2의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도이다.
도 4에서, 글래스를 바람직한 것으로 하는 제1 기판(SUB1) 위에 형성된 복수의 게이트 배선(GL)과 이 게이트 배선에 교차하는 복수의 소스 배선(SL)을 갖고, 2개의 게이트 배선(GL)과 2개의 소스 배선(SL)으로 둘러싸인 영역(화소 영역)에 1화소가 형성된다. 박막 트랜지스터는, 소스 전극과 드레인 전극이 동작 중에 교체되기 때문에, 드레인 배선이라고도 부를 수 있지만, 여기에서도 소스 배선(SL)으로서 설명한다. 1화소는 박막 트랜지스터(TFT)와 화소 전극(PX)으로 구성된다.
본 실시예에서도, 소스 전극 형성 영역 내의 거의 중앙 부분을 가로질러서 게이트 배선과 평행한 방향으로 용량 배선(CL)이 배치되어 있다. 박막 트랜지스 터(TFT)는 게이트 배선(GL)과 소스 배선(SL)의 교차부 근방에 배치되어 있다. 이 박막 트랜지스터(TFT)는, 게이트 배선으로부터 연장되는 게이트 전극(GT), 반도체막(SI), 소스 전극(SD1), 드레인 전극(SD2)으로 구성된다. 반도체막(SI)은 실리콘의 상층에 n+ 실리콘의 콘택트층을 적층하고, 이 콘택트층의 중앙 부분을 제거하여 채널을 형성하고 있다. 이 채널 부분에 보호막(PE)이 충전되어 있다.
도 4의 (b)에서, 제1 기판(SUB1) 위에 게이트 배선(GL)과 게이트 전극(GT) 및 용량 배선(CL)의 형성용 뱅크인 게이트 뱅크(G-BNK)가 형성되어 있다. 이 게이트 뱅크(G-BNK)는 박막 트랜지스터(TFT)의 영역 내, 용량 배선(CL)의 형성 부분 및 게이트 배선(GL)의 형성 부분에만 배치된다. 또한, 박막 트랜지스터(TFT)의 드레인 전극(SD2)에는, ITO를 바람직한 것으로 하는 투명 도전막으로 이루어지는 화소 전극(PX)이 접속 전극(JED)으로 접속되어 있다.
박막 트랜지스터(TFT)의 게이트 전극(GT)은, 박막 트랜지스터 형성 영역에 형성한 게이트 뱅크(G-BNK)로 형성된 홈에 잉크제트로 은(Ag) 용액을 바람직한 것으로 하는 도전성 잉크를 도포하고, 소성하여 형성된다. 또한 용량 배선(CL)은, 화소 영역에 형성한 게이트 뱅크(G-BNK)로 형성된다. 그리고, 게이트 배선(GL)은, 화소 영역의 밖에 형성한 게이트 뱅크(G-BNK)로 형성된다. 그 위에 게이트 절연막(GI)이 형성된다. 소스 전극(SD1)과 드레인 전극(SD2)은 게이트 절연막(GI)에 설치한 SD 뱅크(SD-BNK)로 형성된다. 후술하는 바와 같이, 이들 게이트 뱅크(G-BNK)의 상방은, 제2 기판에 갖는 차광막(블랙 매트릭스)으로 가려지는 위치에 있 다.
도 5는, 도 4의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도이다. 도 5에서도 도 1과 마찬가지로, 설명의 번잡함을 피하기 위해서, 제2 기판에 갖는 대향 전극은 도시를 생략하였다. 제1 기판(SUB1)의 최상면에는 제1 배향막(ORI1)이 형성되고, 제2 기판(SUB2)의 최상면에는 제2 배향막(ORI2)이 형성되어 있다. 제2 기판(SUB2)의 최상면에 형성된 제2 배향막(ORI2)의 하층에는, 도시하지 않은 대향 전극이 온통 형성되고, 이 대향 전극의 하층에 컬러 필터(CF)와 차광막(BM)이 형성되어 있다. 차광막(BM)은, 박막 트랜지스터(TFT)의 영역으로 되는 SD 뱅크(SD-BNK) 영역과 게이트 배선(GL)을 가리는 위치, 및 용량 배선(CL)을 형성하는 게이트 뱅크(G-BNK)를 가리는 위치에 배치되어 있다.
본 실시예에서도, 화소 전극 형성 영역 내에 용량 배선(CL)을 갖는다. 이 용량 배선(CL)의 상층에서 용량 배선(CL)을 형성하는 게이트 뱅크(G-BNK)를 가리는 부분에서 화소의 표시 영역(AR)이 분리되어 있다. 액정(LC)의 광 셔터 효과는 표시 영역(AR)에서 유효하게 된다. 본 실시예는, 화소 전극(PX)을 형성하기 위한 뱅크를 형성하지 않고, SD 뱅크(SD-BNK)를 이용하여 화소 전극(PX)을 형성하기 때문에, 화소 전극용의 뱅크의 형성 프로세스는 불필요해진다. 또한, 화소 전극(PX)을 드레인 전극(SD2)에 접속하는 접속 전극(JED)은 잉크제트의 적하로 도포한다.
도 6은, 본 발명의 실시예 2의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도이다. 이 프로세스를 도 5 및 도 6의 (a), 도 6의 (b), … 순을 참조하여 설명한다. 우선, 글래스판을 바람직한 것으로 하는 제1 기판(SUB1) 내면을 초기 세정한 후, 게이트 뱅크용의 감광성 수지막을 도포하고, 게이트 배선과 게이트 전극 및 용량 배선의 배치 형상으로 패터닝하여 게이트 뱅크(G-BNK)를 형성한다. 게이트 뱅크(G-BNK)의 표면과 외측을 발액성으로 하는 발액 처리와, 게이트 뱅크(G-BNK)의 내측을 친액성으로 하는 친액 처리를 행한다.
게이트 뱅크(G-BNK)의 내측(홈)에 은 용액을 바람직한 것으로 하는 도전성 잉크를 잉크제트 노즐로 도포하고, 소성하여, 게이트 배선(GL)과 게이트 전극(GT) 및 용량 배선(CT)을 형성한다. 게이트 배선(GL), 게이트 전극(GT), 용량 배선(CT), 및 이들의 양측에 있는 게이트 뱅크(G-BNK)를 포함하는 제1 기판(SUB1) 내면을 덮어 질화 실리콘(SiN)을 증착하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI) 위에 아몰퍼스 실리콘 반도체막(a-Si)(S), n+ 실리콘 반도체막(n+ Si)(nS)을 순차적으로 증착하고, 아몰퍼스 실리콘 반도체막(S) 및 n+ 실리콘 반도체막(nS)을 포토 공정으로 섬 형상으로 형성한다. n+ 실리콘 반도체막(nS)은, 아몰퍼스 실리콘 반도체막(S)에 비해서 매우 얇아, 소스/드레인 전극과의 콘택트층으로 된다.
n+ 실리콘 반도체막(nS)을 소스 전극측과 드레인 전극측으로 분리한다. 분리한 부분의 사이는 채널로 된다. 이 채널 부분에 노출된 아몰퍼스 실리콘 반도체막(S)을 덮어 보호막(PE)을 매립한다. 게이트 절연막(GI) 위에 소스/드레인 뱅 크(SD-BNK)를 형성한다. 이 소스/드레인 뱅크(SD-BNK)는, 게이트 뱅크(G-BNK)와 마찬가지로 하여 형성한다. 또한, 이 소스/드레인 뱅크(SD-BNK)는, 박막 트랜지스터(TFT)의 상방에 배치되는 제2 기판의 내면에 갖는 차광막으로 가려지는 위치에 형성된다. 소스/드레인 뱅크(SD-BNK)에 잉크제트로 도전성 잉크를 도포하고, 소성하여 소스 전극(SD1), 드레인 전극(SD2)을 형성한다. 드레인 전극(SD2)은, 하층 구조를 모방한 단차를 갖는 것으로 된다.
다음으로, 드레인 전극(SD2)측의 소스/드레인 뱅크(SD-BNK)와 게이트 배선용의 뱅크(G-BNK)를 이용하여 표시 영역에 ITO를 바람직한 것으로 하는 투명 도전 입자 용액을 잉크제트로 도포하고, 소성하여 화소 전극(PX)으로 한다. 화소 전극(PX)과 드레인 전극(SD2)의 사이에 화소 전극(PX)과 마찬가지의 도전성 잉크를 적하하여 도포하고, 소성하여, 접속 전극(JED)으로 한다. 또한, 도 6의 (h)에 제2 기판(SUB2)의 내면에 형성되는 차광막(블랙 매트릭스)(BM)의 패턴을 도시한다.
실시예 2에 따르면, 실시예 1의 효과 외에, 화소 전극(PX) 형성을 위한 뱅크를 필요로 하지 않기 때문에 저 코스트가고, 고휘도이면서 색 재현성이 양호한 액정 표시 장치를 얻을 수 있다.
<실시예 3>
도 7은, 본 발명의 액정 표시 장치의 실시예 3을 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면으로서, 도 7의 (a)는 평면을, 도 7의 (b)는 도 7의 (a)의 A-A'선을 따라 자른 단면을 도시한다. 도 8은, 도 7의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도이다. 도 8에서도, 설명의 번잡함을 피하기 위해서, 제2 기판에 갖는 대향 전극은 도시를 생략하였다. 도 9는, 실시예 3의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도이다.
도 7 에서, 글래스를 바람직한 것으로 하는 제1 기판(SUB1) 위에 형성된 복수의 게이트 배선(GL)과 이 게이트 배선에 교차하는 복수의 소스 배선(SL)을 갖고, 2개의 게이트 배선(GL)과 2개의 소스 배선(SL)으로 둘러싸인 영역(화소 영역)에 1화소가 형성된다. 소스 전극과 드레인 전극에 관해서는, 여기에서도 소스 배선(SL)으로서 설명한다. 1화소는 박막 트랜지스터(TFT)와 화소 전극(PX)으로 구성된다.
본 실시예에서도, 소스 전극 형성 영역 내의 거의 중앙 부분을 가로질러서 게이트 배선과 평행한 방향으로 용량 배선(CL)이 배치되어 있다. 박막 트랜지스터(TFT)는 게이트 배선(GL)과 소스 배선(SL)의 교차부 근방에 배치되어 있다. 이 박막 트랜지스터(TFT)는, 게이트 배선으로부터 연장되는 게이트 전극(GT), 반도체막(SI), 소스 전극(SD1), 드레인 전극(SD2)으로 구성된다. 반도체막(SI)은 실리콘의 상층에 n+ 실리콘의 콘택트층을 적층하고, 이 콘택트층의 중앙 부분을 제거하여 채널을 형성하고 있다. 이 채널 부분에 보호막(PE)이 충전되어 있다.
도 7의 (b)에서, 제1 기판(SUB1) 위에 게이트 배선(GL)과 게이트 전극(GT) 및 용량 배선(CL)의 형성용 뱅크인 게이트 뱅크(G-BNK)가 형성되어 있다. 이 게이 트 뱅크(G-BNK)는 박막 트랜지스터(TFT)의 영역 내, 용량 배선(CL)의 형성 부분 및 게이트 배선(GL)의 형성 부분에만 배치된다. 또한, 박막 트랜지스터(TFT)의 드레인 전극(SD2)에는, ITO를 바람직한 것으로 하는 투명 도전막으로 이루어지는 화소 전극(PX)이, 분리 패턴(SPP)으로 접속되어 있다.
박막 트랜지스터(TFT)의 게이트 전극(GT)은, 박막 트랜지스터 형성 영역에 형성한 게이트 뱅크(G-BNK)로 형성된 홈에 잉크제트로 은(Ag) 용액을 바람직한 것으로 하는 도전성 잉크를 도포하고, 소성하여 형성된다. 또한, 용량 배선(CL)은, 화소 전극 형성 영역에 형성한 게이트 뱅크(G-BNK)에 형성된다. 그리고, 게이트 배선(GL)은, 화소 영역의 밖에 형성한 게이트 뱅크(G-BNK)로 형성된다. 그 위에 게이트 절연막(GI)이 형성된다. 소스 전극(SD1)과 드레인 전극(SD2)은 게이트 절연막(GI)에 설치한 SD 뱅크(SD-BNK)로 형성된다. 후술하는 바와 같이, 이들 게이트 뱅크(G-BNK)의 상방은, 제2 기판에 갖는 차광막(블랙 매트릭스)으로 가려지는 위치에 있다.
도 8은, 도 7의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도이다. 도 8에서도 도 1, 도 4와 마찬가지로, 설명의 번잡함을 피하기 위해서, 제2 기판에 갖는 대향 전극은 도시를 생략하였다. 제1 기판(SUB1)의 최상면에는 제1 배향막(ORI1)이 형성되고, 제2 기판(SUB2)의 최상면에는 제2 배향막(ORI2)이 형성되어 있다. 제2 기판(SUB2)의 최상면에 형성된 제2 배향막(ORI2)의 하층에는, 도시하지 않은 대향 전극이 온통 형성되고, 이 대향 전극의 하층에 컬러 필터(CF) 와 차광막(BM)이 형성되어 있다. 차광막(BM)은, 박막 트랜지스터(TFT)의 영역으로 되는 SD 뱅크(SD-BNK) 영역과 게이트 배선(GL)을 가리는 위치, 및 용량 배선(CL)을 형성하는 게이트 뱅크(G-BNK)를 가리는 위치에 배치되어 있다.
본 실시예에서도, 화소 전극 형성 영역 내에 용량 배선(CL)을 갖는다. 이 용량 배선(CL)의 상층에서 용량 배선(CL)을 형성하는 게이트 뱅크(G-BNK)를 가리는 부분에서 화소의 표시 영역(AR)이 분리되어 있다. 액정(LC)의 광 셔터 효과는 표시 영역(AR)에서 유효하게 된다. 본 실시예는, 화소 전극(PX)을 형성하기 위한 뱅크를 형성하지 않고, SD 뱅크(SD-BNK)를 이용하여 화소 전극(PX)을 형성하기 때문에, 화소 전극용의 뱅크의 형성 프로세스는 불필요해진다. 또한, 화소 전극(PX)이 드레인 전극(SD2)에 분리 패턴(SPP)으로 접속되어 있다. 분리 패턴(SPP)은 도 10에서 설명한다.
도 9는, 실시예 3의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도이다. 이 프로세스를 도 8 및 도 9의 (a), 도 9의 (b), … 순을 참조하여 설명한다. 우선, 글래스판을 바람직한 것으로 하는 제1 기판(SUB1) 내면을 초기 세정한 후, 게이트 뱅크용의 감광성 수지막을 도포하고, 게이트 배선과 게이트 전극 및 용량 배선의 배치 형상으로 패터닝하여 게이트 뱅크(G-BNK)를 형성한다. 게이트 뱅크(G-BNK)의 표면과 외측을 발액성으로 하는 발액 처리와, 게이트 뱅크(G-BNK)의 내측을 친액성으로 하는 친액 처리를 행한다.
게이트 뱅크(G-BNK)의 내측(홈)에 은 용액을 바람직한 것으로 하는 도전성 잉크를 잉크제트 노즐로 도포하고, 소성하여, 게이트 배선(GL)과 게이트 전극(GT) 및 용량 배선(CT)을 형성한다. 게이트 배선(GL), 게이트 전극(GT), 용량 배선(CT), 및 이들의 양측에 있는 게이트 뱅크(G-BNK)를 포함하는 제1 기판(SUB1) 내면을 덮어 질화 실리콘(SiN)을 증착하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI) 위에 아몰퍼스 실리콘 반도체막(a-Si)(S), n+ 실리콘 반도체막(n+ Si)(nS)을 순차적으로 증착하고, 아몰퍼스 실리콘 반도체막(S) 및 n+ 실리콘 반도체막(nS)을 포토 공정에서 섬 형상으로 형성한다. n+ 실리콘 반도체막(nS)은, 아몰퍼스 실리콘 반도체막(S)에 비해서 매우 얇아, 소스/드레인 전극과의 콘택트층으로 된다.
n+ 실리콘 반도체막(nS)을 소스 전극측과 드레인 전극측으로 분리한다. 분리한 부분의 사이는 채널로 된다. 이 채널 부분에 노출된 아몰퍼스 실리콘 반도체막(S)을 덮어 보호막(PE)을 매립한다. 게이트 절연막(GI) 위에, 화소 전극 형성측에 분리 패턴(SPP)을 형성하기 위한 홈 패턴을 형성한 소스/드레인 뱅크(SD-BNK)를 형성한다. 이 소스/드레인 뱅크(SD-BNK)는, 게이트 뱅크(G-BNK)와 마찬가지로 하여 형성한다. 또한 이 소스/드레인 뱅크(SD-BNK)는, 박막 트랜지스터(TFT)의 상방에 배치되는 제2 기판의 내면에 갖는 차광막으로 가려지는 위치에 형성된다.
소스/드레인 뱅크(SD-BNK)에 잉크제트로 도전성 잉크를 도포하고, 소성하여 소스 전극(SD1), 드레인 전극(SD2)을 형성한다. 드레인 전극(SD2)은, 하층 구조를 모방한 단차를 갖는 것으로 된다. 단, 드레인 전극(SD2)에서는 도전성 잉크의 도 포량을 제한하고, 나중에 도포하는 화소 전극용의 도전성 잉크와 서로 겹치게 해서 소성한 막 두께로 되는 잉크량이 소스 전극(SD1)의 두께와 동일해지도록 한다.
다음으로, 드레인 전극(SD2)측의 소스/드레인 뱅크(SD-BNK)와 게이트 배선용의 뱅크(G-BNK)를 이용하여 표시 영역에 ITO를 바람직한 것으로 하는 투명 도전 입자를 혼합한 도전성 잉크 용액을 잉크제트로 도포하고, 소성하여 화소 전극(PX)으로 한다. 이 때, 화소 전극(PX)용의 도전성 잉크 용액은 분리 패턴(SPP)을 형성하기 위한 홈 패턴 중에서 드레인 전극(SD2)의 상층에 흘러 그 드레인 전극(SD2)과 2층 구조 또는 혼합 구조로 접속된다. 또한, 도 9의 (h)에 제2 기판(SUB2)의 내면에 형성되는 차광막(블랙 매트릭스)(BM)의 패턴을 도시한다.
도 10은, 본 발명의 실시예 3에서의 분리 패턴의 형성을 설명하는 도면이다. 실시예 3에서는, 도 10의 (a)에 도시한 바와 같이, 드레인 전극(SD2)측의 소스/드레인 뱅크(SD-BNK)로 분리 패턴(SPP)을 형성하기 위한 가는 홈 형상을 구비한다. 이 소스/드레인 뱅크(SD-BNK)에 소스/드레인용의 도전성 잉크를 도포한다. 이 때, 도 10의 (b)에 도시한 바와 같이, 도포된 도전성 잉크는 분리 패턴(SPP)을 형성하는 가는 홈 형상으로 흐르고, 그 가는 홈 형상의 대부분에 도포된다. 도포 막은 소스 전극(SD1)보다도 얇다.
그 후, 도 10의 (c)에 도시한 바와 같이, 화소 영역측에 화소 전극용의 도전성 잉크를 도포한다. 도전성 잉크는 분리 패턴(SPP)을 형성하는 가는 홈 형상으로 흘러 소스 전극(SD1)용의 잉크 위에 겹치거나, 혹은 소스 전극(SD1)용의 잉크와 혼합하여 소스 전극(SD1)용의 잉크 막과 동등한 잉크 막으로 된다. 이것을 소성하여 도 7의 (b)에 도시되어 있는 바와 같이 화소 전극과 드레인 전극(SD2)이 접속된 구조를 얻을 수 있다.
도 11은, 도 10에 도시한 분리 패턴(SPP) 부분의 다른 구조예의 설명도이다. 도 11에서는, 도 10의 (c)의 분리 패턴(SPP) 부분에 상기 실시예 2와 마찬가지의 접속 전극(JED)을 잉크제트로 형성하였다. 이에 의해, 분리 패턴(SPP) 부분에서의 전기적 접속의 신뢰성을 향상시킬 수 있다.
실시예 3에 따르면, 실시예 1의 효과 외에, 실시예 2와 마찬가지로, 화소 전극(PX) 형성을 위한 뱅크를 필요로 하지 않기 때문에, 저 코스트가고, 고휘도이면서 색 재현성이 양호한 액정 표시 장치를 얻을 수 있다.
<실시예 4>
도 12는, 본 발명의 액정 표시 장치의 실시예 4를 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면으로서, 도 12의 (a)는 평면을, 도 12의 (b)는 도 12의 (a)의 A-A'선을 따라 자른 단면을 도시한다. 도 13은, 도 12의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도이다. 도 13에서도, 설명의 번잡함을 피하기 위해서, 제2 기판에 갖는 대향 전극은 도시를 생략하였다. 도 14는, 실시예 4의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도이다.
실시예 4의 구조는 전기한 실시예 3과 거의 동일하고, 분리 패턴(SPP)으로 화소 전극(PX)과 드레인 전극(SD2)을 접속하고 있다. 실시예 3과 상이한 부분은, 도 12와 도 13의 단면도 및 도 14의 (e)에 도시된 바와 같이, 보호막(PE)의 에칭 가공 전에 소스 뱅크(SD-BNK)를 형성하고, 이 소스 뱅크(SD-BNK)를 마스크로 하여 보호막(PE) 에칭하는 점이다.
실시예 4에 의해서도, 실시예 3과 마찬가지로, 화소 전극(PX) 형성을 위한 뱅크를 필요로 하지 않기 때문에, 저 코스트가고, 고휘도이면서 색 재현성이 양호한 액정 표시 장치를 얻을 수 있다.
<실시예 5>
도 15는, 본 발명의 액정 표시 장치의 실시예 5를 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면으로서, 도 15의 (a)는 평면을, 도 15의 (b)는 도 15의 (a)의 A-A'선을 따라 자른 단면을 도시한다. 도 16은, 도 15의 (b)에 도시한 제1 기판에 대향 기판인 제2 기판을 접합하고, 양쪽 기판의 사이에 액정을 봉입한 액정 표시 패널의 1화소의 단면을 도시한 모식도이다. 도 16에서도, 설명의 번잡함을 피하기 위해서, 제2 기판에 갖는 대향 전극은 도시를 생략하였다. 도 17은, 실시예 5의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도이다.
실시예 5는, 제1 기판(SUB1)의 내면에 화소 전극(PX)을 직접 형성한 점을 특징으로 한다. 또한, 실시예 5는 박막 트랜지스터의 드레인 전극(SD2)과 화소 전극(PX)을 제1 접속 전극(JED1)으로 접속함과 함께, 용량 배선(CL)으로 분단된 화소 전극의 사이를 제2 접속 전극(JED2)으로 접속한 점도 특징이다. 이들 제1 접속 전극(JED1)과 제2 접속 전극(JED2)도 잉크제트의 적하로 도포하여 형성한다.
도 15, 도 16 및 도 17에 도시된 바와 같이, 제1 기판(SUB1)의 내면에 게이트 배선(GL), 게이트 전극(GT), 및 용량 배선(CL)의 형성용 뱅크인 게이트 뱅크(G-BNK)를 형성한다. 게이트 뱅크(G-BNK)는 전부 제2 기판(SUB2)측에 갖는 차광막(BM)으로 가려지는 위치에 형성된다. 이 게이트 뱅크(G-BNK)를 이용하여 게이트 전극(GT), 용량 배선(CL), 게이트 배선(GL)을 잉크제트 도포하고, 소성하여 형성한다.
다음으로, 이 게이트 뱅크(G-BNK)를 이용하여, 잉크제트에 의해 화소 전극용의 도전성 잉크를 표시 영역(AR)에 도포하고, 소성하여, 화소 전극(PX)을 형성한다. 그 후, 질화 실리콘(SiN)을 증착하여 게이트 절연막(GI)을 성막하고, 게이트 전극(GT)을 덮는 박막 트랜지스터(TFT)의 형성 부분과 용량 배선(CL)을 덮는 상층 부분을 남기는 패터닝을 행하고, 표시 영역의 화소 전극(PX)을 노출시킨다. 실리콘막과 n+ 실리콘막을 형성하고, 포토 공정과 에칭으로 실리콘막과 n+ 실리콘막의 섬을 형성한다. n+ 실리콘막을 가공하여 채널을 형성하고, 이 채널 부분을 덮어 보호막을 충전한다.
게이트 절연막(GI) 상에서 실리콘막과 n+ 실리콘막의 섬을 덮고, 박막 트랜지스터의 영역에 소스 배선(SL), 소스 전극(SD1), 드레인 전극(SD2)의 형성 부분에 소스 뱅크(SD-BNK)를 형성한다. 이 소스 뱅크(SD-BNK)로 둘러싸인 내측에 잉크제트에 의해 도전성 잉크를 도포하고, 소성하여, 소스 배선(SL), 소스 전극(SD1), 드레인 전극(SD2)을 형성한다.
도 15, 도 16 및 도 17의 (g)에 도시한 바와 같이, 드레인 전극(SD2)과 화소 전극(PX)을 교락하도록 도전성 잉크를 잉크제트로 도포하여 양자를 전기적으로 접속하는 접속 전극(JED1)을 형성한다. 또한, 용량 배선(CL)의 상방에도 도전성 잉크를 잉크제트로 도포하여 용량 배선(CL)으로 분단된 화소 전극의 사이를 전기적으로 접속하는 접속 전극(JED2)을 형성한다. 접속 전극(JED2)을 형성할 때, 잉크제트의 잉크적을 도 17의 (g)와 같이 용량 배선(CL)을 따라 복수 적이 순차적으로 겹치도록 도포하는 것이 바람직하다. 또한, 접속 전극(JED1)이나 접속 전극(JED2)을 형성하는 도전성 잉크로서는 화소 전극(PX)을 형성하는 것과 동일한 ITO 등의 투명 도전성의 입자를 분산한 용액을 이용하는 것이 바람직하다.
실시예 5에 따르면, 화소 전극(PX)의 하층에 게이트 절연막도, 또한 뱅크 형성용의 수지층도 없기 때문에, 투과율이 향상되고, 잉크제트로 형성한 배선이나 전극의 소성에 의한 착색도 없기 때문에, 고휘도이면서 색 재현성이 양호한 액정 표시 장치를 얻을 수 있다. 또한, 프로세스의 간략화로 액정 표시 장치를 저 코스트로 제공할 수 있다.
<실시예 6>
도 18은, 본 발명의 액정 표시 장치의 실시예 6을 구성하는 액정 표시 패널의 제1 기판(박막 트랜지스터 기판)의 1화소를 설명하는 도면으로서, 도 18의 (a)는 평면을, 도 18의 (b)는 도 18의 (a)의 A-A'선을 따라 자른 단면을 도시한다. 도 19는, 실시예 6의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도이다.
도 18에서, 글래스를 바람직한 것으로 하는 제1 기판(SUB1) 위에 형성된 복수의 게이트 배선(GL)과 이 게이트 배선에 교차하는 복수의 소스 배선(SL)을 갖고, 2개의 게이트 배선(GL)과 2개의 소스 배선(SL)으로 둘러싸인 영역(화소 영역)에 1화소가 형성된다. 소스 전극과 드레인 전극에 관해서는, 여기에서도 소스 배선(SL)으로서 설명한다. 1화소는 박막 트랜지스터(TFT)와 화소 전극(PX)으로 구성된다.
본 실시예에서도, 소스 전극 형성 영역 내의 거의 중앙 부분을 가로질러서 게이트 배선과 평행한 방향으로 용량 배선(CL)이 배치되어 있다. 박막 트랜지스터(TFT)는 게이트 배선(GL)과 소스 배선(SL)의 교차부 근방에 배치되어 있다. 이 박막 트랜지스터(TFT)는, 게이트 배선으로부터 연장되는 게이트 전극(GT), 반도체막(SI), 소스 전극(SD1), 드레인 전극(SD2)으로 구성된다. 반도체막(SI)은 실리콘의 상층에 n+ 실리콘의 콘택트층을 적층하고, 이 콘택트층의 중앙 부분을 제거하여 채널을 형성하고 있다. 이 채널 부분에 보호막(PE)이 충전되어 있다.
도 18의 (b)에서, 제1 기판(SUB1) 위에 게이트 배선(GL)과 게이트 전극(GT) 및 용량 배선(CL)의 형성용 뱅크인 게이트 뱅크(G-BNK)가 형성되어 있다. 이 게이트 뱅크(G-BNK)는 박막 트랜지스터(TFT)의 영역 내, 용량 배선(CL)의 형성 부분 및 게이트 배선(GL)의 형성 부분에만 배치된다. 또한, 박막 트랜지스터(TFT)의 드레인 전극(SD2)에는, ITO를 바람직한 것으로 하는 투명 도전막으로 이루어지는 화소 전극(PX)이, 분리 패턴(SPP)으로 접속되어 있다.
박막 트랜지스터(TFT)의 게이트 전극(GT)은, 박막 트랜지스터 영역에 형성한 게이트 뱅크(G-BNK)로 형성된 홈에 잉크제트로 은(Ag) 용액을 바람직한 것으로 하는 도전성 잉크를 도포하고, 소성하여 형성된다. 또한 용량 배선(CL)은, 화소 전극 형성 영역에 형성한 게이트 뱅크(G-BNK)에 형성된다. 그리고, 게이트 배선(GL)은, 화소 영역의 밖에 형성한 게이트 뱅크(G-BNK)로 형성된다. 그 위에 게이트 절연막(GI)이 형성된다. 후술하는 도 19의 (c)에 도시된 바와 같이, 소스 전극(SD1)과 드레인 전극(SD2)은 게이트 절연막(GI)에 설치한 SD 뱅크(SD-BNK)로 형성된다. 후술하는 바와 같이, 이들 게이트 뱅크(G-BNK)의 상방은, 제2 기판에 갖는 차광막(블랙 매트릭스)으로 가려지는 위치에 있다.
제2 기판(SUB2)과의 위치 관계는 상기 실시예 3을 설명하는 도 8과 마찬가지로, 제2 기판(SUB2)의 차광막(BM)은, 박막 트랜지스터(TFT)의 영역으로 되는 SD 뱅크(SD-BNK) 영역과 게이트 배선(GL)을 가리는 위치, 및 용량 배선(CL)을 형성하는 게이트 뱅크(G-BNK)를 가리는 위치에 배치되어 있다.
본 실시예에서도, 화소 전극 형성 영역 내에 용량 배선(CL)을 갖는다. 이 용량 배선(CL)의 상층에서 용량 배선(CL)을 형성하는 게이트 뱅크(G-BNK)를 가리는 부분에서 화소의 표시 영역(AR)이 분리되어 있다. 액정(LC)의 광 셔터 효과는 표시 영역(AR)에서 유효하게 된다. 본 실시예도, 화소 전극(PX)을 형성하기 위한 뱅크를 형성하지 않고, SD 뱅크(SD-BNK)를 이용하여 화소 전극(PX)을 형성하기 때문에, 화소 전극용의 뱅크의 형성 프로세스는 불필요해진다. 또한, 화소 전극(PX)이 드레인 전극(SD2)에 분리 패턴(SPP)으로 접속되어 있다. 분리 패턴(SPP)은 도 10 에서의 설명과 마찬가지이다.
본 실시예는, 실리콘막(S)와 n+ 실리콘막(nS)의 에칭 가공을 하프 노광으로 일괄 가공함과 함께, 소스 뱅크(SD-BNK)도 하프 노광하고, 채널부를 덮는 보호막 및 게이트 절연막을 일괄 가공함으로써, 프로세스 수를 대폭 삭감한 점을 특징으로 한다. 도 19는, 본 발명의 실시예 6의 제1 기판을 제조하기 위한 프로세스를 차례로 설명하는 1화소의 평면도이다. 또한, 도 20과 도 21은, 본 발명의 실시예 6의 특징을 설명하는 주요부 프로세스도로서, 도 20은 실리콘막(S)과 n+ 실리콘막(nS)의 에칭 가공의 설명도이고, 도 21은 도 20에 계속해서 소스 뱅크와 채널부를 덮는 보호막 및 게이트 절연막의 에칭 가공의 설명도이다.
도 20에서, (a)열은 프로세스를, (b)열은 (a)열의 프로세스에 대응한 제1 기판의 박막 트랜지스터 영역의 단면을 도시한다. 우선, 제1 기판(SUB1)에 성막한 질화 실리콘(SiN)의 게이트 절연막(GI) 위에 실리콘(아몰퍼스 실리콘:a-Si)의 막(S)과 n+ 실리콘막(nS)을 형성한다. 형성한 실리콘막(S)과 n+ 실리콘막(nS) 위에 포토레지스트를 도포한다. 이 포토레지스트에 하프 노광 마스크를 이용하여 섬 형상 실리콘 반도체막 부분은 풀 노광하고, 채널부에는 하프 노광을 실시하고, 현상하여, 소요의 포토레지스트(RG)를 남긴다.
포토레지스트(RG)를 마스크로 하여 실리콘막(S)과 n+ 실리콘막(nS)에 에칭을 실시한다. 하프 노광으로 패터닝한 포토레지스트(RG)를 에칭 마스크로 하여 에칭 을 행한 결과, 박막 트랜지스터의 능동층으로 되는 섬 형상 반도체막이 남고, 또한 채널부의 상층의 n+ 실리콘막(nS)이 제거된다. 포토레지스트(RG)를 박리하여 채널(CH)을 노출시킨 섬 형상 반도체막이 형성된다.
도 21에서, (a)열은 프로세스를, (b)열은 (a)열의 프로세스에 대응한 제1 기판의 박막 트랜지스터 영역(TFT부)의 단면을, (c)열은 동일하게 게이트 단자부 등의 게이트 절연막의 개구부의 단면을 도시한다. 도 20의 프로세스 후, 그 섬 형상 반도체막을 포함한 게이트 절연막을 덮어 보호막(PE)을 형성한다. 보호막(PE) 위에 소스 뱅크로도 되는 포토레지스트(RG)를 도포한다.
이 포토레지스트(RG)에 하프 노광을 실시한다. 이 하프 노광은, 게이트 절연막까지 제거하는 게이트 단자부 등의 게이트 절연막의 개구부는 풀 노광, 소스 뱅크(SD-BNK)로 되는 부분과 채널(CH)의 부분은 무노광, 게이트 절연막(GI)을 남기는 부분은 하프 노광으로 되는 노광 마스크를 이용한다. 또한, 여기에서는, 노광 부분이 현상에 의해 용해 제거되는 네가티브형의 포토레지스트를 이용하였다.
하프 노광 후, 포토레지스트(RG)를 현상하고, 에칭을 실시하여, 박막 트랜지스터 영역(TFT부)에서는 소스 뱅크(SD-BNK)로 되는 부분과 채널(CH)의 부분에 보호막(PE)을 남기고, 게이트 절연막의 개구부에서는 보호막(PE)과 그 하층의 게이트 절연막(GI)까지 제거한다. 이것을 소성하여 소스 뱅크(SD-BNK)를 형성한다. 또한, 채널(CH)의 보호막(PE) 위에도 소스 뱅크(SD-BNK)와 동일한 절연막이 잔류한다.
그 후, 소스 뱅크(SD-BNK)의 소스 전극, 소스 배선, 드레인 전극, 화소 전극을 형성하기 위한 부분을 친액 처리하고, 그 밖의 부분은 발액 처리하여, 각 배선, 각 전극을 잉크제트의 도포와 소성으로 형성한다.
실시예 6에 따르면, 실시예 3의 효과 외에, 더욱 저 코스트가고, 고휘도이면서 색 재현성이 양호한 액정 표시 장치를 얻을 수 있다.
도 22는, 도 4, 도 15, 도 16 등에서의 접속 전극 부분의 상세한 단면을 설명하는 도면이다. 도 4, 도 15, 도 16 등에서는, 접속 전극(JED)은 도 22의 (a)와 같이 도시되어 있다. 즉, 화소 전극(PX)과 드레인 전극(SD2)은 잉크제트로 도포되는 도전성 막으로 이루어지는 접속 전극(JED)으로 전기적으로 접속된다. 도 22의 (a)에서는, 이 접속 전극(JED)이, 화소 전극(PX)으로부터 게이트 절연막(GI)과 소스 뱅크(SD-BNK)의 단차를 타고 넘는 것처럼 도시되어 있고, 이 타고 넘기가 곤란해서 충분한 접속이 되지 않는 것처럼 생각된다. 그러나, 실제로는, 이 접속 부분은 도 22의 (b)에 도시된 바와 같이, 접속 전극(JED)의 크기는 상기한 단차를 흡수하기에 충분한 크기이기 때문에, 단차 타고 넘음 부분에서의 접속 불충분 등의 문제점은 발생하지 않는다.
이상은 주로 제1 기판측의 구성에 대하여 설명하였다. 그러나, 제2 기판과의 위치 정렬이 어긋난 경우에, 차광막의 영역으로부터 뱅크가 밀려나와서, 개구율이나 콘트라스트에 영향을 미칠 가능성이 있다. 이하에서는, 뱅크와 차광막의 위치 정렬의 어긋남에 의한 표시 품질에의 영향을 억제하는 구성에 대하여 설명한다. 여기에서는, 용량 배선(CL)과 차광막(BM)을 예로서 설명한다.
도 23은, 차광막의 일반적인 설계예를 설명하는 도면이다. 도 23의 (a)에 도시한 바와 같이, 제1 기판(SUB1)에는 폭이 WL인 용량 배선(CL)이 형성되고, 제2 기판(SUB2)에는 폭이 WB인 차광막(BM)과 컬러 필터(CF)가 형성되어 있는 것으로 한다. 차광막(BM)의 폭(WB)은 위치 정렬 여유도로서 양측에 각각 d만큼 용량 배선(CL)보다 넓게 형성되어 있다. 즉, 차광막(BM)의 폭(WB)≒[용량 배선(CL)의 폭(WL)＋여유도(d)×2]로 하고 있다. 그리고, 위치 정렬 어긋남이 최대 2d이면, 도 23의 (b)와 같이, 용량 배선(CL)은 차광막(BM)으로부터 벗어나 표시 영역에 밀려나오는 일은 없다.
도 24은, 본 발명에서의 게이트 뱅크로 형성된 용량 배선과 차광막의 설계예를 설명하는 도면이다. 도 24의 (a)에 도시한 바와 같이, 제1 기판(SUB1)에는 한 쌍의 게이트 뱅크(G-BNK)로 형성된 폭이 WL인 용량 배선(CL)이 형성되어 있다. 제2 기판(SUB2)에는 폭이 WB인 차광막(BM)과 컬러 필터(CF)가 형성되어 있다. 차광막(BM)의 폭(WB)은 위치 정렬 여유도로서 양측에 각각 d만큼 용량 배선(CL)보다 넓게 형성되어 있다. 그리고, 게이트 뱅크(G-BNK)의 폭(D)은 위치 정렬 여유도(d)와 거의 동일한 값으로 하고 있다.
즉, 차광막(BM)의 폭(WB)≒[용량 배선(CL)의 폭(WL)＋여유도(d)(≒D)×2]로 하고 있다. 그리고, 위치 정렬 어긋남이 최대 2d(≒2D)이면, 도 24의 (b)와 같이, 용량 배선(CL)의 양측에 있는 게이트 뱅크(G-BNK)의 한 쪽이 차광막(BM)으로부터 벗어나 표시 영역에 밀려나와도, 게이트 뱅크(G-BNK)는 투광성이기 때문에, 개구율이 저하하지는 않는다.
도 25는, 도 24에 도시한 용량 배선과 차광막의 다른 설계예를 설명하는 도면이다. 이 설계예에서는, 게이트 뱅크(G-BNK)를 광 흡수성(차광성) 또는 저차광성으로 한 점을 제외하고 도 24의 설계와 동일하다. 이 예에서는, 게이트 뱅크(G-BNK)가 차광성이기 때문에, 개구율은 약간 저하하지만, 콘트라스트는 올라간다.
도 26은, 본 발명에서의 게이트 뱅크로 형성된 용량 배선과 차광막의 또 다른 설계예를 설명하는 도면이다. 이 설계예에서는, 도 26의 (a)에 도시한 바와 같이, 제1 기판(SUB1)에는 한 쌍의 게이트 뱅크(G-BNK)로 형성된 폭이 WL인 용량 배선(CL)이 형성되어 있다. 제2 기판(SUB2)에는 폭이 WB인 차광막(BM)과 컬러 필터(CF)가 형성되어 있다. 차광막(BM)의 폭(WB)은 위치 정렬 여유도로서 양측에 각각 d 및 게이트 뱅크(G-BNK)의 폭(D)을 더한 값만큼 용량 배선(CL)보다 넓게 형성되어 있다. 그리고, 게이트 뱅크(G-BNK)의 폭(D)과 위치 정렬 여유도(d)는 거의 동일한 값으로 하고 있다.
즉, 차광막(BM)의 폭(WB)≒[용량 배선(CL)의 폭(WL)＋여유도(d)×2＋게이트 뱅크(G-BNK)의 폭(D)×2], (d≒D)로 하고 있다. 그리고, 위치 정렬 어긋남이 최대 2d(≒2D)이면, 도 26의 (b)와 같이, 용량 배선(CL)의 양측에 있는 게이트 뱅크(G-BNK)의 한 쪽이 차광막(BM)으로부터 벗어나 표시 영역에 밀려나와도, 게이트 뱅크(G-BNK)는 투광성이기 때문에, 개구율이 저하하지는 않는다.
또한, 도 25에서 설명한 광 흡수성(차광성) 또는 저차광성의 게이트 뱅크(G-BNK)는 상기한 각 실시예 및 차광막의 설계예에도 적용할 수 있다. 또한, 상기한 접속 전극은 화소 전극과 동일한 도전 재료이어도 되고, 소스/드레인 재료와 동일 한 재료, 또는 다른 도전성 재료이어도 된다. 박막 트랜지스터의 상층에 형성하는 보호막은 질화실리콘에 한하지 않고, 유기 절연막이어도 되고, 뱅크와 겸용하는 것도 가능하다.
본 발명에 따르면, 액정 표시 패널의 형성에 필요한 프로세스 수가 대폭 삭감되고, 투과율이 향상되어, 고 표시 품질의 액정 표시 장치를 저 코스트로 제공할 수 있다.

Claims (13)

  1. 매트릭스 배열한 복수의 화소마다 박막 트랜지스터가 형성된 제1 기판과, 상기 화소 대응으로 형성된 복수 색의 컬러 필터와 컬러 필터의 사이에 형성된 차광막 및 대향 전극이 형성된 제2 기판과, 상기 제1 기판과 상기 제2 기판의 접합한 간극에 액정을 봉입한 액정 표시 패널을 이용하여 구성된 액정 표시 장치로서,
    상기 제1 기판 위에는,
    상기 박막 트랜지스터의 게이트 전극을 일부에 형성하여 주사 신호를 인가하는 게이트 배선과,
    상기 게이트 배선을 덮어서 성막된 게이트 절연막과,
    상기 게이트 절연막 위에 섬 형상으로 형성되어 상기 박막 트랜지스터의 능동층을 구성하는 반도체층과,
    상기 게이트 절연막 위 또한 상기 반도체층에 개별로 접속된 소스 전극 및 드레인 전극과,
    상기 소스 전극을 일부에 형성하여 표시 신호를 공급하는 데이터 배선과,
    상기 드레인 전극에 접속된 화소 전극을 갖고,
    상기 게이트 배선과 게이트 전극, 상기 소스 전극 및 드레인 전극, 상기 화소 전극은, 절연성 막의 둑 형상체로 둘러싸인 영역 내에 잉크제트 도포된 도전성 용액의 소성으로 형성되어 있고,
    상기 절연성 막의 둑 형상체는, 상기 제2 기판에 갖는 상기 차광막의 영역 내에만 배치되어 있는 것을 특징으로 하는 액정 표시 장치.
  2. 제1항에 있어서,
    상기 화소 전극은, 인접하는 상기 차광막의 각 영역 내에서 상기 소스 전극 및 드레인 전극의 상층에 형성된 각 둑 형상체로 둘러싸인 영역 내에 형성되고,
    상기 화소 전극과 상기 드레인 전극은, 상기 게이트 절연막 상에 설치된 둑 형상체로 분리되어 있고,
    상기 드레인 전극과 상기 화소 전극은, 콘택트 홀로 접속되어 있는 것을 특징으로 하는 액정 표시 장치.
  3. 제1항에 있어서,
    상기 화소 전극은, 상기 소스 전극 및 드레인 전극과 동층이고, 또한 소스 전극 및 드레인 전극은, 상기 게이트 절연막 상에 형성된 둑 형상체로 분리되어 있고,
    상기 화소 전극과 상기 드레인 전극은, 이들 양쪽 전극을 교락하는 잉크제트 도포된 도전성의 접속 전극으로 접속되어 있는 것을 특징으로 하는 액정 표시 장치.
  4. 제1항에 있어서,
    상기 화소 전극은, 상기 소스 전극 및 드레인 전극과 동층이고,
    상기 화소 전극과 상기 드레인 전극은, 이들 양쪽 전극을 접속하는 선 형상 분리 패턴을 갖는 것을 특징으로 하는 액정 표시 장치.
  5. 제3항에 있어서,
    상기 선 형상 분리 패턴 위이고, 또한 상기 화소 전극과 상기 드레인 전극을 교락하는 잉크제트 도포된 도전성의 접속 전극으로 접속되어 있는 것을 특징으로 하는 액정 표시 장치.
  6. 제1항에 있어서,
    상기 화소 전극은, 상기 소스 전극 및 드레인 전극과 동층이고, 상기 소스 전극측의 둑 형상체의 하층 및 상기 반도체층의 채널부의 둑 형상체의 하층에 보호막을 갖고,
    상기 화소 전극과 상기 드레인 전극은, 이들 양쪽 전극을 접속하는 선 형상 분리 패턴을 갖는 것을 특징으로 하는 액정 표시 장치.
  7. 제6항에 있어서,
    상기 선 형상 분리 패턴 위이고, 또한 상기 화소 전극과 상기 드레인 전극을 교락하는 것 같이 잉크제트 도포와 소성으로 형성된 접속 전극으로 접속되어 있는 것을 특징으로 하는 액정 표시 장치.
  8. 제1항에 있어서,
    상기 화소 전극이 형성된 영역 내에, 상기 게이트 배선과 동층의 용량 배선을 갖고,
    상기 화소 전극은 상기 용량 배선을 형성하기 위한 둑 형상체와 이 둑 형상체 위에 배치된 게이트 절연막으로 제1 화소 전극과 제2 화소 전극으로 분리되어 있고,
    상기 제1 화소 전극과 상기 게이트 절연막의 상층에 배치된 상기 드레인 전극은, 양쪽 전극의 사이를 교락하는 것 같이 잉크제트 도포와 소성으로 형성된 제1 접속 전극으로 접속되고,
    상기 제2 화소 전극과 상기 제1 화소 전극은, 양쪽 화소 전극의 사이를 교락하는 것 같이 잉크제트 도포와 소성으로 형성된 제2 접속 전극으로 접속되어 있는 것을 특징으로 하는 액정 표시 장치.
  9. 제8항에 있어서,
    상기 용량 배선은, 상기 게이트 배선과 평행한 방향으로 배치되어 있는 것을 특징으로 하는 액정 표시 장치.
  10. 제8항에 있어서,
    상기 제2 기판에 형성된 차광막의 폭을 WB, 상기 제1 기판에 배치된 상기 용량 배선의 폭을 WL, 상기 차광막과 용량 배선의 폭 방향 양측에서의 위치 정렬 여 유도를 각각 d라고 하였을 때, WB≒WL+2d인 것을 특징으로 하는 액정 표시 장치.
  11. 제8항에 있어서,
    상기 제2 기판에 형성된 차광막의 폭을 WB, 상기 제1 기판에 배치된 상기 용량 배선의 폭을 WL, 상기 차광막과 용량 배선의 폭 방향 양측에서의 위치 정렬 여유도를 각각 d, 상기 용량 배선을 형성하기 위한 상기 둑 형상체의 폭을 D라고 하였을 때, WB≒WL＋2D, D≒d인 것을 특징으로 하는 액정 표시 장치.
  12. 제11항에 있어서,
    상기 용량 배선을 형성하기 위한 상기 둑 형상체가 상기 차광막과 동등한 광 투과율을 갖는 것을 특징으로 하는 액정 표시 장치.
  13. 제8항에 있어서,
    상기 제2 기판에 형성된 차광막의 폭을 WB, 상기 제1 기판에 배치된 상기 용량 배선의 폭을 WL, 상기 차광막과 용량 배선의 폭 방향 양측에서의 위치 정렬 여유도를 각각 d, 상기 용량 배선을 형성하기 위한 상기 둑 형상체의 폭을 D라고 하였을 때, WB≒WL＋2D＋2d인 것을 특징으로 하는 액정 표시 장치.
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