KR20080007908A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 서스테인 신호와 역서스테인 신호를 함께 인가함으로써 구동 효율을 높이는 효과가 있다. 아울러 오방전의 발생을 저감시키는 효과가 있다.
이러한, 본 발명의 플라즈마 디스플레이 장치는 서로 나란한 제 1 전극과 제 2 전극이 형성되는 플라즈마 디스플레이 패널과, 서스테인 기간에서 제 1 전극 또는 제 2 전극 중 어느 하나에 서스테인 신호를 인가하고, 서스테인 신호를 인가하는 동안의 일부에서 나머지 하나의 전극에 서스테인 신호와 역극성의 역서스테인 신호를 인가하고, 역서스테인 신호의 기울기는 서스테인 신호의 기울기보다 더 완만하게 하는 구동부를 포함하는 것이 바람직하다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면.
도 3은 본 발명의 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면.
도 4는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.
도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면.
도 6은 서스테인 신호 및 역서스테인 신호에 대해 보다 상세히 설명하기 위한 도면.
도 7a 내지 도 7b는 서스테인 신호와 역서스테인 신호를 함께 인가하는 이유에 대해 설명하기 위한 도면.
도 8은 역서스테인 신호의 기울기에 대해 설명하기 위한 도면.
도 9는 역서스테인 신호의 선택적 인가 방법의 일례에 대해 설명하기 위한 도면.
도 10은 역서스테인 신호의 선택적 인가 방법의 또 다른 일례에 대해 설명하기 위한 도면.
도 11은 본 발명의 플라즈마 디스플레이 장치의 구동부의 구성의 일례에 대해 설명하기 위한 도면.
도 12는 도 11의 구동부의 동작의 일례를 설명하기 위한 도면.
도 13a 내지 도 13b는 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 플라즈마 디스플레이 패널 110 : 구동부
본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 소정의 구동 신호를 인가하는 구동부를 포함하여 이루어진다.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
그리고 구동부는 전극을 통해 방전 셀로 구동 신호를 인가한다.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
한편, 종래의 플라즈마 디스플레이 장치는 구동 효율이 상대적으로 낮은 문제점이 있다.
상술한 문제점을 해결하기 위해 본 발명은 서스테인 기간에서 인가되는 신호를 개선하여 구동 효율이 향상된 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 장치는 서로 나란한 제 1 전극과 제 2 전극이 형성되는 플라즈마 디스플레이 패널과, 서스테인 기간에서 제 1 전극 또는 제 2 전극 중 어느 하나에 서스테인 신호를 인가하고, 서스테인 신호를 인가하는 동안의 일부에서 나머지 하나의 전극에 서스테인 신호와 역극성의 역서스테인 신호를 인가하고, 역서스테인 신호의 기울기는 서스테인 신호의 기울기보다 더 완만하게 하는 구동부를 포함하는 것이 바람직하다.
여기서, 구동부는 제 1 전극에 제 1 서스테인 신호를 인가하고, 제 1 서스테인 신호를 제 1 전극에 인가하는 동안의 일부에서 제 1 역서스테인 신호를 제 2 전 극에 인가하고, 이후 제 2 전극에 제 2 서스테인 신호를 인가하고, 제 2 서스테인 신호를 제 2 전극에 인가하는 동안의 일부에서 제 2 역서스테인 신호를 제 1 전극에 인가하는 것을 특징으로 한다.
또한, 역서스테인 신호의 펄스폭은 서스테인 신호의 펄스폭보다 더 작은 것을 특징으로 한다.
또한, 역서스테인 신호의 인가시점은 대응되는 서스테인 신호의 인가시점보다 50㎲(마이크로 초)이상 더 늦는 것을 특징으로 한다.
또한, 역서스테인 신호의 인가시점은 대응되는 서스테인 신호의 인가시점보다 100㎲(마이크로 초)이상 더 늦는 것을 특징으로 한다.
또한, 서스테인 신호의 전압의 크기는 대략 120V이상 180V이하인 것을 특징으로 한다.
또한, 역서스테인 신호의 전압의 크기는 대략 40V이상 60V이하인 것을 특징으로 한다.
또한, 역서스테인 신호의 상승 기울기와 하강 기울기는 서로 다른 것을 특징으로 한다.
또한, 역서스테인 신호의 상승 기울기는 하강 기울기보다 더 완만한 것을 특징으로 한다.
또한, 구동부는 서스테인 신호의 인가 시 제 1 전극 또는 제 2 전극의 전압을 회수하거나 미리 저장된 전압을 인가하는 서스테인 에너지 회수 회로부와, 서스테인 에너지 회수 회로부로 회수되거나 서스테인 에너지 회수 회로부로부터 제 1 전극 또는 제 2 전극으로 인가되는 전압을 공진시키는 제 1 공진부와, 제 1 전극 또는 제 2 전극으로 서스테인 전압을 인가하는 서스테인 전압 인가부와, 역서스테인 신호의 인가 시 제 1 전극 또는 제 2 전극의 전압을 회수하거나 미리 저장된 전압을 인가하는 역서스테인 에너지 회수 회로부와, 역서스테인 에너지 회수 회로부로 회수되거나 역서스테인 에너지 회수 회로부로부터 제 1 전극 또는 제 2 전극으로 인가되는 전압을 공진시키는 제 2 공진부와, 제 1 전극 또는 제 2 전극을 접지시키는 접지 제어부 및 역서스테인 신호의 인가 경로 및 제 1 전극 또는 제 2 전극의 접지 경로를 형성하는 경로 형성부를 포함하는 것을 특징으로 한다.
또한, 제 1 공진부와 제 2 공진부는 각각 공진용 인덕터(Inductor)를 포함하고, 제 2 공진부의 인덕턴스(Inductance) 값은 제 1 공진부의 인덕턴스 값보다 더 큰 것을 특징으로 한다.
또한, 접지 제어부는 접지 경로 형성용 다이오드와 접지 경로 형성용 다이오드부와 병렬 배치되는 스위치부를 포함하는 것을 특징으로 한다.
또한, 제 1 전극 또는 제 2 전극에 역서스테인 전압을 인가하는 역서스테인 전압 인가부를 더 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 플라즈마 디스플레이 장치는 플라즈마 디스플레 이 패널(100)과 구동부(110)를 포함한다.
구동부(110)는 서스테인 기간에서 플라즈마 디스플레이 패널(100)의 제 1 전극 또는 제 2 전극 중 어느 하나에 서스테인 신호를 인가하고, 서스테인 신호를 인가하는 동안의 일부에서 나머지 하나의 전극에는 서스테인 신호와 역극성의 역서스테인 신호를 인가하고, 아울러 역서스테인 신호의 기울기는 서스테인 신호의 기울기보다 더 완만하게 한다.
여기, 도 1에서는 구동부(110)가 하나의 보드(Board) 형태로 이루어지는 경우만 도시하고 있지만, 본 발명에서 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 보드 형태로 나누어지는 것도 가능하다.
예를 들면, 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널(100)에 서로 나란한 제 1 전극과 제 2 전극 및 이러한 제 1 전극과 제 2 전극에 교차하는 제 3 전극이 형성되는 경우에, 구동부(110)는 제 1 전극을 구동시키는 제 1 구동부(미도시)와, 제 2 전극을 구동시키는 제 2 구동부와, 제 3 전극을 구동시키는 제 3 구동부(미도시)로 나누어질 수 있는 것이다.
이러한 본 발명의 플라즈마 디스플레이 장치의 구동부(110)에 대해서는 이후의 설명을 통해 보다 명확히 하도록 한다.
여기서, 플라즈마 디스플레이 패널(100)의 구조의 일례를 첨부된 도 2a 내지 도 2b를 결부하여 상세히 살펴보면 다음과 같다.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면이다.
먼저, 도 2a를 살펴보면 본 발명의 플라즈마 디스플레이 패널은 전극(Electrode), 바람직하게는 서로 나란한 제 1 전극(202)과 제 2 전극(203)이 형성되는 전면 기판(201)을 포함하는 전면 패널(200)과, 전술한 제 1 전극(202) 및 제 2 전극(203)과 교차하는 전극, 바람직하게는 제 3 전극(213)이 형성되는 후면 기판(211)을 포함하는 후면 패널(210)이 합착되어 이루어질 수 있다.
여기서, 전면 기판(201) 상에 형성되는 전극, 바람직하게는 제 1 전극(202)과 제 2 전극(203)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지할 수 있다.
이러한 제 1 전극(202)과 제 2 전극(203)이 형성된 전면 기판(201)의 상부에는 제 1 전극(202)과 제 2 전극(203)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(204)이 형성될 수 있다.
이러한, 상부 유전체 층(204)은 제 1 전극(202) 및 제 2 전극(203)의 방전 전류를 제한하며 제 1 전극(202)과 제 2 전극(203)간을 절연시킬 수 있다.
이러한, 상부 유전체 층(204) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성될 수 있다. 이러한 보호 층(205)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(204) 상부에 증착하는 방법 등을 통해 형성될 수 있다.
한편, 후면 기판(211) 상에 형성되는 전극, 바람직하게는 제 3 전극(213)은 방전 셀에 데이터(Data) 신호를 인가하는 전극이다.
이러한 제 3 전극(213)이 형성된 후면 기판(211)의 상부에는 제 3 전극(213)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(215)이 형성될 수 있다.
이러한, 하부 유전체 층(215)은 제 3 전극(213)을 절연시킬 수 있다.
이러한 하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(212)이 형성된다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성될 수 있다.
여기서, 격벽(212)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워지는 것이 바람직하다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
이상에서 설명한 본 발명의 플라즈마 디스플레이 패널에서는 제 1 전극(202), 제 2 전극(203) 또는 제 3 전극(213) 중 적어도 하나 이상의 전극으로 구동 신호가 공급되면, 격벽(212)에 의해 구획된 방전 셀 내에서 방전이 발생할 수 있다.
그러면, 방전 셀 내에 채워진 방전 가스에서 진공 자외선이 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체 층(214)에 가해진다. 그러면, 형광체 층(214)에서 소정의 가시광선이 발생되고, 이렇게 발생된 가시광선이 상부 유전체 층(204)이 형성된 전면 기판(201)을 통해 외부로 방출되고, 이에 따라 전면 기판(201)의 외부 면에 소정의 영상이 표시될 수 있다.
한편, 여기 도 2a의 설명에서는 제 1 전극(202) 및 제 2 전극(203)이 각각 하나의 층(Layer)으로 이루어지는 경우만을 도시하고 설명하였지만, 이와는 다르게 제 1 전극(202) 또는 제 2 전극(203) 중 하나 이상이 복수의 층으로 이루어지는 것도 가능하다. 이에 대해 도 2b를 참조하여 살펴보면 다음과 같다.
도 2b를 살펴보면, 제 1 전극(202)과 제 2 전극(203)은 각각 두 개의 층(Layer)으로 이루어질 수 있다.
특히, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하는 차원에서 제 1 전극(202)과 제 2 전극(203)은 불투명한 은(Ag) 재질의 버스 전극(202b, 203b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 재질의 투명 전극(202a, 203a)을 포함하는 것이 바람직하다.
이와 같이, 제 1 전극(202)과 제 2 전극(203)이 투명 전극(202a, 203a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.
아울러, 제 1 전극(202)과 제 2 전극(203)이 버스 전극(202b, 203b)을 포함하도록 하는 이유는, 제 1 전극(202)과 제 2 전극(203)이 투명 전극(202a, 203a)만을 포함하는 경우에는 투명 전극(202a, 203a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(202a, 203a)의 낮은 전기 전도도를 보상하기 위해서이다.
이와 같이 제 1 전극(202)과 제 2 전극(203)이 버스 전극(202b, 203b)을 포 함하는 경우에, 버스 전극(202b, 203b)에 의한 외부 광의 반사를 방지하기 위해 투명 전극(202a, 203a)과 버스 전극(202b, 203b)의 사이에 블랙 층(Black Layer : 220, 221)이 더 구비되는 것이 바람직하다.
한편, 앞선 도 2b에서와 같은 구조에서 투명 전극(202a, 203a)이 생략되는 것도 가능하다. 다시 말해 ITO-Less 인 경우도 가능한 것이다.
예를 들면, 제 1 전극(202)과 제 2 전극(203)은 도 2b에서 투명 전극(202a, 203a)이 생략되고, 버스 전극(202b, 203b)만으로 이루어질 수 있다. 즉, 제 1 전극(202)과 제 2 전극(203)은 버스 전극(202b, 203b)의 하나의 층(Layer)으로 이루어질 수 있다.
이상의 도 2a 내지 도 2b에서는 본 발명의 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 여기 도 2a 내지 도 2b와 같은 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 도 2a 내지 도 2b의 플라즈마 디스플레이 패널에는 상부 유전체 층(204) 및 하부 유전체 층(215)이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 상부 유전체 층(204) 및 하부 유전체 층(215) 중 적어도 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 격벽(212)으로 인한 외부 광의 반사를 방지하기 위해 격벽(212)의 상부에 외부 광을 흡수할 수 있는 블랙 층(미도시)을 더 형성할 수도 있다.
이와 같이, 본 발명의 플라즈마 디스플레이 장치에 적용되는 플라즈마 디스플레이 패널의 구조는 다양하게 변경될 수 있다.
이러한 플라즈마 디스플레이 패널을 포함하는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례에 대해 첨부된 도 3 내지 도 4를 결부하여 살펴보면 다음과 같다.
도 3은 본 발명의 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면이다.
또한, 도 4는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다.
먼저, 도 3을 살펴보면 본 발명의 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 여러 서브필드로 나누어진다.
아울러, 도시하지는 않았지만 각 서브필드는 다시 모든 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 예컨대, 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서 브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
이러한 본 발명의 플라즈마 디스플레이 장치는 1초의 영상을 표시하기 위해 복수의 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 프레임을 사용하는 것이다.
여기 도 3에서는 하나의 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 프레임을 구성할 수도 있는 것이다.
이러한, 프레임으로 영상의 계조를 구현하는 플라즈마 디스플레이 장치가 구현하는 영상의 화질은 프레임에 포함되는 서브필드의 개수에 따라 결정될 수 있다. 즉, 프레임에 포함되는 서브필드가 12개인 경우는 212 가지의 영상의 계조를 표현할 수 있고, 프레임에 포함되는 서브필드가 8개인 경우는 28 가지의 영상의 계조를 구 현할 수 있게 되는 것이다.
또한, 여기 도 3에서는 하나의 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 4를 살펴보면 앞선 도 3과 같은 프레임에 포함된 복수의 서브필드 어느 하나의 서브필드(Subfield)에서의 본 발명의 플라즈마 디스플레이 장치의 동작의 일례가 나타나 있다.
앞선, 도 1의 부호 110의 구동부는 리셋 기간 이전의 프리(Pre) 리셋 기간에서 제 1 전극에 제 1 하강 램프(Ramp-Down) 신호를 인가할 수 있다.
아울러, 구동부(110)는 제 1 전극에 제 1 하강 램프 신호가 인가되는 동안 제 1 하강 램프 신호와 반대 극성 방향의 프리(Pre) 서스테인 신호를 제 2 전극에 인가할 수 있다.
여기서, 제 1 전극에 인가되는 제 1 하강 램프 신호는 제 10 전압(V10)까지 점진적으로 하강하는 것이 바람직하다. 이러한 제 1 하강 램프 신호는 그라운드 레벨(GND)의 전압으로부터 점진적으로 하강하는 것이 더욱 바람직하다.
아울러, 프리 서스테인 신호는 프리 서스테인 전압(Vpz)을 실질적으로 일정하게 유지하는 것이 바람직하다. 여기서, 프리 서스테인 전압(Vpz)은 이후의 서스테인 기간에서 인가되는 서스테인 신호(SUS)의 전압, 즉 서스테인 전압(Vs)과 대략 동일한 전압인 것이 바람직하다.
이와 같이, 프리 리셋 기간에서 제 1 전극에 제 1 하강 램프 신호가 인가되고, 이와 함께 제 2 전극에 프리 서스테인 신호가 인가되면 제 1 전극 상에 소정 극성의 벽 전하(Wall Charge)가 쌓이고, 제 2 전극 상에는 제 1 전극과 반대 극성의 벽 전하들이 쌓인다. 예를 들면, 제 1 전극 상에는 양(+)의 벽 전하(Wall Charge)가 쌓이고, 제 2 전극 상에는 음(-)의 벽 전하가 쌓이게 된다.
이에 따라, 이후의 리셋 기간에서 충분한 세기의 셋업 방전을 발생시킬 수 있게 되고, 결국 초기화를 충분히 안정적으로 수행할 수 있게 된다.
심지어는, 방전 셀 내에 벽 전하의 양이 부족한 경우에서도 충분한 세기의 셋업 방전을 발생시킬 수 있다.
아울러, 리셋 기간에서 제 1 전극으로 인가되는 상승 램프 신호(Ramp-Up)의 전압이 더 작아지더라도 충분한 세기의 셋업 방전을 발생시킬 수 있게 된다.
이상에서 설명한 프리 리셋 기간은 프레임(Frame)의 모든 서브필드에서 리셋 기간이전에 포함될 수 있다.
또는, 구동 시간을 확보하는 관점에서 프레임의 서브필드 중에서 계조 가중치가 가장 작은 하나의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되거나 또는 프레임의 서브필드 중 2개 또는 3개의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되는 것도 가능한 것이다.
또는, 이러한 프리 리셋 기간은 모든 서브필드에서 생략되는 것도 가능한 것이다.
프리 리셋 기간 이후, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 구동부(110)는 제 1 전극으로 제 1 하강 램프 신호와 반대 극성 방향의 상승 램프(Ramp-Up) 신호를 인가할 수 있다.
여기서, 상승 램프 신호는 제 20 전압(V20)부터 제 30 전압(V30)까지 제 1 기울기로 점진적으로 상승하는 제 1 상승 램프 신호와 제 30 전압(V30)부터 제 40 전압(V40)까지 제 2 기울기로 상승하는 제 2 상승 램프 신호를 포함할 수 있다.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.
여기서, 제 2 상승 램프 신호의 제 2 기울기는 제 1 기울기보다 더 완만한 것이 바람직하다. 이와 같이, 제 2 기울기를 제 1 기울기보다 더 완만하게 하게 되면, 셋업 방전이 발생하기 이전까지는 전압을 상대적으로 빠르게 상승시키고, 셋업 방전이 발생하는 동안에는 전압을 상대적으로 느리게 상승시키는 효과를 획득함으로써, 셋업 방전에 의해 발생하는 광의 양을 저감시킬 수 있다.
이에 따라, 콘트라스트(Contrast) 특성을 개선할 수 있다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 구동부(110)는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 제 2 하강 램프(Ramp-Down) 신호를 제 1 전극에 인가할 수 있다.
여기서, 제 2 하강 램프 신호는 제 20 전압(V20)부터 제 50 전압(V50)까지 점진적으로 하강하는 것이 바람직하다.
이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
한편, 여기 도 4와는 다르게 상승 램프 신호 또는 제 2 하강 램프 신호를 설정할 수도 있는데, 이에 대해 첨부된 도 5a 내지 도 5b를 결부하여 살펴보면 다음과 같다.
도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면이다.
먼저, 도 5a를 살펴보면, 상승 램프 신호는 제 30 전압(V30)까지는 급격히 상승한 이후에 제 30 전압(V30)부터 제 40 전압(V40)까지 점진적으로 상승하는 형태이다.
이와 같이, 상승 램프 신호는 도 4에서와 같이 두 단계에 걸쳐 서로 다른 기울기로 점진적으로 상승하는 것도 가능하고, 여기 도 5a에서와 같이 하나의 단계에서 점진적으로 상승하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
다음, 도 5b를 살펴보면 제 2 하강 램프 신호는 제 30 전압(V30)에서부터 전압이 점진적으로 하강하는 형태이다.
이와 같이, 제 2 하강 램프 신호는 전압이 하강하는 시점을 다르게 변경하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
이상 도 5a 내지 도 5b에 대한 설명을 마무리하기로 한다.
한편, 리셋 기간 이후의 어드레스 기간에서는 구동부(110)는 제 2 하강 램프 신호의 제 50 전압(V50)보다는 높은 전압을 실질적으로 유지하는 스캔 바이어스 신호를 제 1 전극(Y)에 인가할 수 있다.
아울러, 스캔 바이어스 신호로부터 스캔 전압(ΔVy)만큼 하강하는 스캔 신호(Scan)를 모든 제 1 전극(Y1~Yn)에 인가할 수 있다.
예를 들면, 복수의 제 1 전극 중 첫 번째 제 1 전극(Y1)에 첫 번째 스캔 신호(Scan 1)를 인가하고, 이후에 두 번째 제 1 전극(Y2)에 두 번째 스캔 신호(Scan 2)를 인가하고, n 번째 제 1 전극(Yn)에는 n 번째 스캔 신호(Scan n)를 인가한다.
이와 같이, 스캔 신호(Scan)를 제 1 전극으로 인가할 때, 이에 대응되게 제 3 전극에 데이터 전압의 크기(ΔVd)만큼 상승하는 데이터 신호를 인가할 수 있다.
이러한 스캔 신호(Scan)와 데이터 신호(Data) 신호가 인가됨에 따라, 스캔 신호(Scan)의 전압과 데이터 신호의 데이터 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호의 전압(Vd)이 인가되는 방전 셀 내에는 어드레스 방전이 발생된다.
이러한, 어드레스 방전에 의해 선택된 방전 셀 내에는 이후의 서스테인 기간에서 서스테인 신호(SUS)가 인가될 때 서스테인 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된다.
여기서, 구동부(110)는 어드레스 기간에서 제 2 전극의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 제 2 전극에 서스테인 바이어스 신호를 인가하는 것이 바람직하다.
여기서, 서스테인 바이어스 신호는 서스테인 기간에서 인가되는 서스테인 신 호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지하는 것이 바람직하다.
이후, 구동부(110)는 영상 표시를 위한 서스테인 기간에서는 제 1 전극 또는 제 2 전극 중 하나 이상에 서스테인 신호(SUS)를 인가할 수 있다. 예를 들면, 제 1 전극 및 제 2 전극에 번갈아가며 서스테인 신호(SUS)를 인가한다. 이러한 서스테인 신호(SUS)는 ΔVs 만큼의 전압의 크기를 갖는 것이 바람직하다.
또한, 구동부(110)는 제 1 전극 또는 제 2 전극 중 어느 하나에 서스테인 신호(SUS)를 인가하는 동안의 일부에서 나머지 하나의 전극에는 서스테인 신호(SUS)와 역극성의 역서스테인 신호(RSUS)를 인가한다.
이와 같이, 서스테인 신호(SUS)와 역서스테인 신호(RSUS) 인가되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호(SUS)의 서스테인 전압(Vs) 및 역서스테인 신호(RSUS)의 역서스테인 전압(VRS)이 더해지면서 제 1 전극과 제 2 전극 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다. 이에 따라, 플라즈마 디스플레이 패널 상에 소정의 영상이 구현되는 것이다.
이러한 서스테인 기간에서 인가되는 서스테인 신호(SUS)와 역서스테인 신호(RSUS)에 대해 보다 상세히 살펴보면 다음과 같다.
도 6은 서스테인 신호 및 역서스테인 신호에 대해 보다 상세히 설명하기 위한 도면이다.
도 6을 살펴보면, 서스테인 기간에서 제 1 전극에 제 1 서스테인 신호(SUS1) 가 인가되고 이어서 제 2 전극에 제 2 서스테인 신호(SUS2)가 인가되는 경우에, 제 1 서스테인 신호(SUS1)가 제 1 전극에 인가되는 동안의 일부에서 제 1 역서스테인 신호(RSUS1)가 제 2 전극에 인가되고, 아울러 제 2 전극에 제 2 서스테인 신호(SUS2)가 인가되는 동안의 일부에서 제 2 역서스테인 신호(RSUS2)가 제 1 전극에 인가된다.
여기, 도 6의 경우는 서스테인 신호(SUS)가 제 1 전극과 제 2 전극에 번갈아가며 인가되는 경우이다.
여기서, 역서스테인 신호(RSUS1, RSUS2)의 기울기는 서스테인 신호(SUS1, SUS2)의 기울기보다 더 완만하다.
그리고 역서스테인 신호(RSUS1, RSUS2)의 펄스폭(W2)은 서스테인 신호(SUS1, SUS2)의 펄스폭(W1)보다 더 작은 것이 바람직하다.
또한, 역서스테인 신호(RSUS1, RSUS2)의 인가시점은 대응되는 서스테인 신호의 인가시점보다 더 늦는다.
즉, 예를 들어 제 1 전극에 서스테인 신호(SUS1, SUS2)를 인가하는 도중에 서스테인 신호(SUS1, SUS2)의 인가 시점 이후에 서스테인 신호(SUS1, SUS2)보다 펄스폭이 더 작은 역서스테인 신호(RSUS1, RSUS2)를 제 2 전극에 인가하는 것이다.
이와 같이, 한 전극에 서스테인 신호(SUS)를 인가하는 도중에 다른 전극에 역서스테인 신호(RSUS)를 인가하는 이유에 대해 첨부된 도 7a 내지 도 7b를 결부하여 살펴보면 다음과 같다.
도 7a 내지 도 7b는 서스테인 신호와 역서스테인 신호를 함께 인가하는 이유 에 대해 설명하기 위한 도면이다.
먼저, 도 7a를 살펴보면 역서스테인 신호를 생략하고 서스테인 신호만을 인가하는 경우가 나타나 있다.
예를 들어, 제 1 전극에 제 1 서스테인 신호(SUS1)가 인가되고, 이후에 제 2 전극에 제 2 서스테인 신호(SUS2)가 인가된다고 가정하자.
이러한 경우에는 도시된 바와 같이, 제 1 서스테인 신호(SUS1)가 인가되는 시점부근에서 광이 발생하고, 아울러 제 2 서스테인 신호(SUS2)가 인가되는 시점부근에서 광이 발생한다.
반면에, 도 7b를 살펴보면 서스테인 신호와 역서스테인 신호를 함께 인가하는 경우가 나타나 있다.
예를 들어, 제 1 전극에 제 1 서스테인 신호(SUS1)가 인가되고, 이후에 제 2 전극에 제 2 서스테인 신호(SUS2)가 인가되며, 아울러 제 1 서스테인 신호(SUS1)가 인가되는 동안의 일부에서 제 1 역서스테인 신호(RSUS1)가 제 2 전극에 인가되고, 제 2 서스테인 신호(SUS2)가 인가되는 동안의 일부에서는 제 2 역서스테인 신호(RSUS2)가 제 1 전극에 인가된다고 가정하자.
이러한 경우에는 도시된 바와 같이, 제 1 서스테인 신호(SUS1)가 인가되는 시점부근에서 광이 발생하고, 아울러 제 1 서스테인 신호(SUS1)에 의해 발생한 방전이 제 1 역서스테인 신호(RSUS1)에 의해 유지됨으로써 제 1 역서스테인 신호(RSUS1)인가되는 동안에도 광이 발생하게 된다.
여기서, 제 1 서스테인 신호(SUS1)에 의해 발생한 방전이 제 1 역서스테인 신호(RSUS1)에 의해 더욱 효과적으로 유지되기 위해서는 제 1 역서스테인 신호(RSUS1)의 기울기, 즉 하강 기울기가 제 1 서스테인 신호(SUS1)의 기울기, 즉 상승 기울기보다 더 완만해야 한다. 이는 제 1 역서스테인 신호(RSUS1)의 기울기, 즉 하강 기울기가 제 1 서스테인 신호(SUS1)의 기울기, 즉 상승 기울기보다 더 가파른 경우에는 제 1 역서스테인 신호(RSUS1)가 인가되는 시점에서 과도하게 큰 방전이 발생하여 방전 유지에 필요한 벽 전하(Wall)들이 감소할 가능성이 있기 때문이다.
또한, 제 2 서스테인 신호(SUS2)가 인가되는 시점부근에서 광이 발생하고, 아울러 제 2 서스테인 신호(SUS2)에 의해 발생한 방전이 제 2 역서스테인 신호(RSUS2)에 의해 유지됨으로써 제 2 역서스테인 신호(RSUS2)인가되는 동안에도 광이 발생하게 된다.
결국, 발생하는 광의 양이 증가하게 됨으로써 구동 효율이 증가하는 것이다.
이상으로 도 7a 내지 도 7b의 설명을 마무리하기로 하고, 다시 도 6의 설명을 이어가기로 한다.
한편, 서스테인 신호(SUS1, SUS2)에 의해 발생하는 방전이 역서스테인 신호(RSUS1, RSUS2)에 의해 더욱 효과적으로 유지되도록 하기 위해 역서스테인 신호(RSUS1, RSUS2)의 인가시점은 대응되는 서스테인 신호(SUS1, SUS2)에 의해 발생하는 방전이 충분히 지속된 이후인 것이 바람직하다.
즉, 서스테인 신호(SUS1, SUS2)에 의해 발생하는 방전이 충분히 지속되어 광 발생이 충분히 이루어진 이후에 역서스테인 신호(RSUS1, RSUS2)가 인가되는 것이 구동 효율을 증가시키기 위해 바람직한 것이다.
이를 고려할 때, 역서스테인 신호(RSUS1, RSUS2)의 인가시점은 대응되는 서스테인 신호(SUS1, SUS2)의 인가시점보다 50㎲(마이크로 초)이상 더 늦는 것이 바람직하다. 즉, 역서스테인 신호(RSUS1, RSUS2)의 인가시점과 서스테인 신호(SUS1, SUS2)의 인가시점간의 차이(Δt)가 50㎲(마이크로 초)이상인 것이다.
더욱 바람직하게는, 역서스테인 신호(RSUS1, RSUS2)의 인가시점은 대응되는 서스테인 신호(SUS1, SUS2)의 인가시점보다 100㎲(마이크로 초)이상 더 늦는다.
한편, 한 전극에 서스테인 신호(SUS1, SUS2)가 인가되는 동안 다른 전극에 역서스테인 신호(RSUS1, RSUS2)를 인가함으로써, 서스테인 신호(SUS1, SUS2)의 전압의 크기를 감소시킬 수 있다.
예를 들어, 역서스테인 신호(RSUS1, RSUS2)를 인가하지 않는 경우에 서스테인 신호(SUS1, SUS2)의 전압이 200V라고 가정하면, 역서스테인 신호(RSUS1, RSUS2)를 인가하는 경우에서는 서스테인 신호(SUS1, SUS2)의 전압이 200V보다 더 작아져도 관계없다. 예를 들면, 대략 160V정도로 감소할 수 있다. 이는 서스테인 신호(SUS1, SUS2)의 전압의 부족분을 역서스테인 신호(RSUS1, RSUS2)가 보상해주어 안정된 서스테인 방전을 발생시킬 수 있기 때문이다.
이를 고려할 때, 서스테인 신호(SUS1, SUS2)의 전압의 크기(ΔVs)는 대략 120V이상 180V이하로 설정될 수 있다.
여기서, 보다 안정적인 서스테인 방전을 발생시키기 위해 역서스테인 신호(RSUS1, RSUS2)의 전압의 크기(ΔV1)는 대략 40V이상 60V이하로 설정될 수 있다.
아울러, 이러한 역서스테인 신호(RSUS1, RSUS2)의 전압의 크기(ΔV1)는 앞선 도 4에서 설명한 데이터 신호의 전의 크기(ΔVd)와 실질적으로 동일할 수도 있다. 이와 같이 역서스테인 신호(RSUS1, RSUS2)의 전압의 크기(ΔV1)와 데이터 신호의 전압의 크기(ΔVd)를 동일하게 하면, 역서스테인 신호(RSUS1, RSUS2)의 전압을 발생시키기 위한 전압 발생 회로를 따로 구비하지 않고 데이터 신호의 전압을 발생시키는 전압 발생 회로를 공통으로 사용함으로써 추가적인 제조 단가의 부가를 방지할 수 있다.
아울러, 본 발명에서와 같이 한 전극에 서스테인 신호(SUS)를 인가하고, 다른 전극에는 역서스테인 신호(RSUS)를 인가하게 되면, 서스테인 기간에서 제 1 전극과 제 2 전극간의 전압차이를 증가시킴으로써, 제 1 전극과 제 3 전극 또는 제 2 전극과 제 3 전극간에 오방전이 발생하는 것을 방지할 수 있다. 심지어는, 제 1 전극과 제 2 전극간의 간격이 상대적으로 큰 경우에도 서스테인 기간에서 제 1 전극과 제 3 전극 또는 제 2 전극과 제 3 전극간에 오방전이 발생하는 것을 방지할 수 있다.
다음, 도 8은 역서스테인 신호의 기울기에 대해 설명하기 위한 도면이다.
도 8을 살펴보면, 역서스테인 신호(RSUS)의 상승 기울기와 하강 기울기는 서로 다를 수 있다.
보다 바람직하게는, 역서스테인 신호(RSUS)의 전압 하강 기간에서의 하강 기울기는 전압 상승 기간에서의 상승 기울기보다 더 가파르다.
이와 같이, 역서스테인 신호(RSUS)의 상승 기울기 및/또는 하강 기울기는 다양하게 조절될 수 있다.
한편, 역서스테인 신호는 선택적으로 인가되는 것도 가능하다. 이에 대해 살펴보면 다음과 같다.
다음, 도 9는 역서스테인 신호의 선택적 인가 방법의 일례에 대해 설명하기 위한 도면이다.
도 9와 같이, 제 1 전극에 제 1, 2, 3, 4 서스테인 신호(SUSY1, SUSY2, SUSY3, SUSY4)가 순차적으로 인가되고, 제 2 전극에 제 1, 2, 3, 4 서스테인 신호(SUSZ1, SUSZ2, SUSZ3, SUSZ4)가 순차적으로 인가된다고 가정하자.
여기서, 제 1 전극에 제 1, 2 서스테인 신호(SUSY1, SUSY2)가 인가될 때, 이에 각각 대응되게 제 2 전극에는 제 1, 2 역서스테인 신호(RSUSZ1, RSUSZ2)가 인가될 수 있다.
반면에, 제 1 전극에 제 3, 4 서스테인 신호(SUSY3, SUSY4)가 인가될 때는 이에 대응되는 역서스테인 신호가 생략될 수 있다.
아울러, 제 2 전극에 제 1, 2 서스테인 신호(SUSZ1, SUSZ2)가 인가될 때, 이에 각각 대응되게 제 1 전극에는 제 1, 2 역서스테인 신호(RSUSY1, RSUSY2)가 인가될 수 있다.
반면에, 제 2 전극에 제 3, 4 서스테인 신호(SUSZ3, SUSZ4)가 인가될 때는 이에 대응되는 역서스테인 신호가 생략될 수 있다.
다음, 도 10은 역서스테인 신호의 선택적 인가 방법의 또 다른 일례에 대해 설명하기 위한 도면이다.
도 10에서와 같이, 하나의 프레임이 총 7개의 서브필드로 이루어진다고 가정 하자. 즉, 하나의 프레임은 제 1, 2, 3, 4, 5, 6, 7 서브필드(SF1, SF2, SF3, SF4, SF5, SF6, SF7)로 이루어지는 것으로 가정하는 것이다.
그리고 프레임에 포함된 서브필드들은 계조 가중치의 크기 순서로 배열된다고 가정하자. 예를 들면 제 1 서브필드(SF1)보다 제 2 서브필드(SF2)가 계조 가중치가 더 크고, 제 2 서브필드(SF2)보다는 제 3 서브필드(SF3)가 계조 가중치가 더 큰 것이다.
여기서, 계조 가중치가 상대적으로 작은 제 1 서브필드(SF1)에서는 (a)와 같이 제 1 전극에 제 1 서스테인 신호(SUS1)가 인가될 때, 제 2 전극에는 제 1 역서스테인 신호(RSUS1)가 인가될 수 있고, 아울러 제 2 전극에 제 2 서스테인 신호(SUS2)가 인가될 때 제 1 전극에는 제 2 역서스테인 신호(RSUS2)가 인가될 수 있다.
반면에, 제 1 서브필드(SF1)와 계조 가중치가 다른 제 6 서브필드(SF6)에는 역서스테인 신호가 생략될 수 있다.
이와 같이, 서브필드에 따라 역서스테인 신호의 인가여부가 달라질 수 있다.
이상에서 설명한 서스테인 신호와 역서스테인 신호를 발생시키는 구동부의 구성의 일례에 대해 살펴보면 다음과 같다.
도 11은 본 발명의 플라즈마 디스플레이 장치의 구동부의 구성의 일례에 대해 설명하기 위한 도면이다.
도 11을 살펴보면, 구동부는 서스테인 에너지 회수 회로부(1100)와, 제 1 공진부(1110)와, 서스테인 전압 인가부(1120)와, 역서스테인 에너지 회수 회로 부(1140)와, 제 2 공진부(1150)와, 접지 제어부(1170) 및 경로 형성부(1130)를 포함한다.
여기서, 서스테인 에너지 회수 회로부(1100)는 서스테인 신호(SUS)의 인가 시 제 1 전극 또는 제 2 전극의 전압을 회수하거나 미리 저장된 전압을 인가한다.
이러한 서스테인 에너지 회수 회로부(1100)는 제 1 전압 저장부(1101), 제 1 저장 전압 인가부(1102) 및 제 1 전압 회수부(1103)를 포함한다.
여기서, 제 1 전압 저장부(1101)는 제 1 전압 저장용 캐패시터부(C1)를 포함하고, 이러한 제 1 전압 저장용 캐패시터부(C1)를 이용하여 전압을 저장한다.
제 1 저장 전압 인가부(1102)는 제 1 저장 전압 인가 제어용 스위치부(S1)를 포함하고, 이러한 제 1 저장 전압 인가 제어용 스위치부(S1)를 이용하여 제 1 전압 저장부(1101)에 저장된 전압이 플라즈마 디스플레이 패널의 제 1 전극 또는 제 2 전극으로 인가되도록 한다.
제 1 전압 회수부(1103)는 제 1 전압 회수 제어용 스위치부(S2)를 포함하고, 이러한 제 1 전압 회수 제어용 스위치부(S2)를 이용하여 플라즈마 디스플레이 패널의 제 1 전극 또는 제 2 전극의 무효 에너지가 제 1 전압 저장부(1101)로 회수되어 저장되도록 한다.
역서스테인 에너지 회수 회로부(1140)는 역서스테인 신호(RSUS)의 인가 시 제 1 전극 또는 제 2 전극의 전압을 회수하거나 미리 저장된 전압을 인가한다.
이러한 역서스테인 에너지 회수 회로부(1140)는 제 2 전압 저장부(1141), 제 2 저장 전압 인가부(1142) 및 제 2 전압 회수부(1143)를 포함한다.
여기서, 제 2 전압 저장부(1141)는 제 2 전압 저장용 캐패시터부(C2)를 포함하고, 이러한 제 2 전압 저장용 캐패시터부(C2)를 이용하여 전압을 저장한다.
제 2 저장 전압 인가부(1142)는 제 2 저장 전압 인가 제어용 스위치부(S10)를 포함하고, 이러한 제 2 저장 전압 인가 제어용 스위치부(S10)를 이용하여 제 2 전압 저장부(1141)에 저장된 전압이 플라즈마 디스플레이 패널의 제 1 전극 또는 제 2 전극으로 인가되도록 한다.
제 2 전압 회수부(1143)는 제 2 전압 회수 제어용 스위치부(S20)를 포함하고, 이러한 제 2 전압 회수 제어용 스위치부(S20)를 이용하여 플라즈마 디스플레이 패널의 제 1 전극 또는 제 2 전극의 무효 에너지가 제 2 전압 저장부(1141)로 회수되어 저장되도록 한다.
제 1 공진부(1110)는 제 1 공진용 인덕터부(L1)를 포함하고, 이러한 제 1 공진용 인덕터부(L1)를 이용하여 서스테인 에너지 회수 회로부(1100)로 회수되거나 서스테인 에너지 회수 회로부(1100)로부터 플라즈마 디스플레이 패널의 제 1 전극 또는 제 2 전극으로 인가되는 전압을 공진시킨다.
제 2 공진부(1150)는 제 2 공진용 인덕터부(L2)를 포함하고, 이러한 제 2 공진용 인덕터부(L2)를 이용하여 역서스테인 에너지 회수 회로부(1140)로 회수되거나 역서스테인 에너지 회수 회로부(1140)로부터 플라즈마 디스플레이 패널의 제 1 전극 또는 제 2 전극으로 인가되는 전압을 공진시킨다.
여기서, 제 2 공진부(1150)의 인덕턴스(Inductance) 값은 제 1 공진부(1110)의 인덕턴스 값보다 더 큰 것이 바람직하다.
예를 들면, 제 2 공진용 인덕터부(L2)의 인덕턴스 값이 제 1 공진용 인덕터부(L1)의 인덕턴스 값보다 더 큰 것이다.
이와 같이, 제 2 공진부(1150)의 인덕턴스(Inductance) 값이 제 1 공진부(1110)의 인덕턴스 값보다 더 크게 되면, 앞서 상세히 설명한 바와 같이 역서스테인 신호(RSUS)의 기울기가 서스테인 신호(SUS)의 기울기보다 더 완만해질 수 있다.
아울러, 제 2 공진부(1150)에서 전압 회수 경로와 전압 공급 경로 상에 서로 다른 인덕턴스 값을 갖는 인덕터부를 배치하게 되면 앞선 도 8에서와 같이 역서스테인 신호(RSUS)의 하강 기울기와 상승 기울기를 서로 다르게 할 수 있다.
여기서, 바람직하게는 전압 회수 경로 상에 인덕턴스 값이 더 큰 인덕터부를 배치하게 되면 역서스테인 신호(RSUS)의 상승 기울기를 하강 기울기보다 더 완만하게 할 수 있다.
서스테인 전압 인가부(1120)는 서스테인 전압 인가 제어용 스위치부(S3)를 포함하고, 이러한 서스테인 전압 인가 제어용 스위치부(S3)를 이용하여 서스테인 전압원이 발생시키는 서스테인 전압(Vs)이 제 1 전극 또는 제 2 전극으로 공급되도록 한다.
접지 제어부(1170)는 플라즈마 디스플레이 패널의 제 1 전극 또는 제 2 전극을 접지시킨다.
이러한 접지 제어부(1170)는 접지 경로 형성용 다이오드부(D1)와, 스위치부(S10)를 포함하는 것이 바람직하다.
여기서, 스위치(10)는 접지 경로 형성용 다이오드부(D1)와 병렬 배치되는 것이 바람직하다.
경로 형성부(1130)는 경로 형성용 스위치부(S4)를 포함하고, 이러한 경로 형성용 스위치부(S4)를 이용하여 역서스테인 신호(RSUS)의 인가 경로 및 제 1 전극 또는 제 2 전극의 접지 경로를 형성한다.
이러한 구동부에는 역서스테인 전압 인가부(1160)가 더 포함되는 것이 바람직하다.
여기서, 역서스테인 전압 인가부(1160)는 역서스테인 전압 인가용 스위치부(S30)를 포함하고, 이러한 역서스테인 전압 인가용 스위치부(S30)를 이용하여 플라즈마 디스플레이 패널의 제 1 전극 또는 제 2 전극에 역서스테인 전압(-VRS)을 인가한다.
이러한 역서스테인 전압 인가부(1160)는 생략이 가능하다.
이러한 구성의 본 발명의 플라즈마 디스플레이 장치의 구동부의 동작의 일례를 첨부된 도 12를 결부하여 살펴보면 다음과 같다.
도 12는 도 11의 구동부의 동작의 일례를 설명하기 위한 도면이다.
도 12를 살펴보면, 먼저, d1 기간에서는 제 1 저장 전압 인가부(1102)의 제 1 저장 전압 인가 제어용 스위치부(S1)와 접지 제어부(1170)의 스위치부(S40)가 온(On) 되고, 나머지 제 1 전압 회수부(1103)의 제 1 전압 회수 제어용 스위치부(S2), 서스테인 전압 인가부(1120)의 서스테인 전압 인가 제어용 스위치부(S3), 제 2 저장 전압 인가부(1142)의 제 2 저장 저압 인가 제어용 스위치부(S10), 제 2 전압 회수부(1143)의 제 2 전압 회수 제어용 스위치부(S20), 경로 형성부(1130)의 경로 형성용 스위치부(S4), 역서스테인 전압 인가부(1160)의 역서스테인 전압 인가용 스위치부(S30)는 모두 오프(Off) 된다.
그러면, 제 1 전압 저장부(1101), 제 1 노드(n1), 제 1 저장 전압 인가부(1102), 제 2 노드(n2), 제 1 공진부(1110), 제 3 노드(n3)를 경유하는 전류 패스(Path)가 형성된다. 이에 따라, 제 1 전압 저장부(1101)에 저장되어 있던 전압이 제 1 공진부(1110)의 제 1 공진용 인덕터부(L1)에 의한 LC 공진을 통해 제 1 전극 또는 제 2 전극으로 인가된다.
여기서, 제 1 전압 저장부(1101)에 0.5배의 서스테인 전압, 즉 1/2Vs의 전압이 저장되어 있다고 가정하면 이러한 d1기간에서는 제 1 전극 또는 제 2 전극의 전압이 최대 서스테인 전압(Vs)까지 상승할 수 있다.
여기서, 접지 제어부(1170)의 스위치부(S40)를 온 시키는 이유는 역방향, 즉 네거티브(Negative) 방향으로 발생하는 픽킹(Peaking) 성분을 제거하기 위해서이다.
이러한 접지 제어부(1170)의 스위치부(S40)는 역서스테인 신호(RSUS)가 인가되지 않는 기간 동안 온 상태를 유지함으로써 네거티브 방향의 픽킹 성분을 제거할 수 있다.
다음, d2기간에서는 서스테인 전압 인가부(1120)의 서스테인 전압 인가 제어용 스위치부(S3)가 온 된다. 그러면 서스테인 전압원이 발생시킨 서스테인 전 압(Vs)이 제 3 노드(n3)를 거쳐 제 1 전극 또는 제 2 전극으로 인가된다.
이에 따라, 제 1 전극 또는 제 2 전극이 서스테인 전압(Vs)을 실질적으로 일정하게 유지한다.
다음, d3기간에서는 서스테인 전압 인가부(1120)의 서스테인 전압 인가 제어용 스위치부(S3)와 제 1 저장 전압 인가부(1102)의 제 1 저장 전압 인가 제어용 스위치부(S1)가 모두 오프된 상태에서 제 1 전압 회수부(1102)의 제 1 전압 회수 제어용 스위치부(S2)가 온 된다.
그러면, 제 1 전극 또는 제 2 전극, 제 3 노드(n3), 제 1 공진부(1110), 제 2 노드(n2), 제 1 전압 회수부(1102), 제 1 노드(n1), 제 1 전압 저장부(1101)를 경유하는 전류 패스가 형성되고, 이에 따라 제 1 전극 또는 제 2 전극의 전압이 제 1 공진부(1110)에 의한 LC 공진을 통해 제 1 전압 저장부(1101)로 회수되어 저장된다.
이에 따라, 제 1 전극 또는 제 2 전극의 전압이 서스테인 전압(Vs)으로부터 최저 기저 전압(GND)까지 하강할 수 있다.
다음, d4기간 이후에서는 경로 형성부(1130)의 경로 형성용 스위치부(S4)가 온 된다. 이때, 제 1 전압 회수부(1102)의 제 1 전압 회수 제어용 스위치부(S2)는 온 상태를 유지할 수도 있고, 오프 될 수도 있다.
그러면, 기저 전압원이 발생시키는 기저 전압(GND)이 제 1 전극 또는 제 2 전극으로 인가된다. 즉, 제 1 전극 또는 제 2 전극이 접지된다.
이에 따라, 제 1 전극 또는 제 2 전극은 기저 전압(GND)을 실질적으로 유지 한다.
이러한 방법을 통해 제 1 전극 또는 제 2 전극에 서스테인 신호(SUS)가 인가될 수 있다.
다음, d5기간에서는 제 2 저장 전압 인가부(1142)의 제 2 저장 저압 인가 제어용 스위치부(S10)가 온 되고, 접지 제어부(1170)의 스위치부(S40)가 오프 된다.
그러면, 제 1 전극 또는 제 2 전극, 제 3 노드(n3), 경로 형성부(1130), 제 6 노드(n6), 제 2 공진부(1150), 제 2 저장 전압 인가부(1142), 제 2 전압 저장부(1141)로 향하는 전류 패스가 형성된다.
이에 따라, 제 2 전압 저장부(1141)에 저장되어 있던 전압이 제 2 공진부(1150)의 제 2 공진용 인덕터부(L2)에 의한 LC 공진을 통해 제 1 전극 또는 제 2 전극으로 인가된다.
여기서는, 제 2 전압 저장부(1141)에 음의 전압이 저장되어 있는 상태이고, 이에 따라 제 1 전극 또는 제 2 전극에는 음의 전압이 인가됨으로써 제 1 전극 또는 제 2 전극의 전압이 점진적으로 하강하게 된다.
다음, d6기간에서는 역서스테인 전압 인가부(1160)의 역서스테인 전압 인가용 스위치부(S30)가 온 된다. 그러면 역서스테인 전압원이 발생시킨 역서스테인 전압(-VRS)이 제 6 노드(n6) 및 제 3 노드(n3)를 거쳐 제 1 전극 또는 제 2 전극으로 인가된다.
이에 따라, 제 1 전극 또는 제 2 전극이 역서스테인 전압(-VRS)을 실질적으 로 일정하게 유지한다.
다음, d7기간에서는 제 2 저장 전압 인가부(1142)의 제 2 저장 저압 인가 제어용 스위치부(S10)와 역서스테인 전압 인가부(1160)의 역서스테인 전압 인가용 스위치부(S30)가 오프 되고, 제 2 전압 회수부(1143)의 제 2 전압 회수 제어용 스위치부(S20)가 온 된다.
제 2 전압 저장부(1141), 제 4 노드(n4), 제 2 전압 회수부(1142), 제 5 노드(n5), 제 2 공진부(1150), 제 6 노드(n6), 경로 형성부(1130), 제 3 노드(n3), 제 1 전극 또는 제 2 전극으로 향하는 전류 패스가 형성된다.
이에 따라, 제 1 전극 또는 제 2 전극의 무효 전압이 제 2 공진부(1150)의 제 2 공진용 인덕터부(L2)에 의한 LC 공진을 통해 제 2 전압 저장부(1141)로 회수되어 저장된다.
여기서는, 제 2 전압 저장부(1141)에 음의 전압 회수되어 저장되고, 이에 따라 제 1 전극 또는 제 2 전극의 입장에서는 음의 전압이 회수되는 것임으로써 제 1 전극 또는 제 2 전극의 전압이 점진적으로 상승하게 된다.
이러한 d5, d6, d7 기간에서와 같은 방법으로 제 1 전극 또는 제 2 전극으로 역서스테인 신호(RSUS)가 인가될 수 있다.
한편, 이상에서는 제 1 전극과 제 2 전극에 교대로 서스테인 신호를 인가하는 경우만을 설명하였다. 이와는 다르게 제 1 전극 또는 제 2 전극 중 어느 하나의 전극에만 서스테인 신호가 인가될 수도 있다. 이에 대해 살펴보면 다음과 같다.
도 13a 내지 도 13b는 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면이다.
먼저, 도 13a를 살펴보면, 제 1 전극 또는 제 2 전극 중 어느 하나의 전극, 예를 들면 제 1 전극에 양의 서스테인 신호와 음의 서스테인 신호가 번갈아가면서 인가된다. 예를 들면, 제 1 전극에 제 1 양 서스테인 신호(+SUS1)가 인가되고, 이후 다시 제 1 전극에 제 1 음 서스테인 신호(-SUS1)가 인가되고, 이후 다시 제 1 전극에 제 2 양 서스테인 신호(+SUS2)가 인가되고, 이후 다시 제 1 전극에 제 2 음 서스테인 신호(-SUS2)가 인가될 수 있다.
이와 같이 어느 하나의 전극에 양의 서스테인 신호와 음의 서스테인 신호가 인가되는 동안 나머지 전극에는 바이어스 신호가 인가되는 것이 바람직하다.
여기서, 바이어스 신호는 그라운드 레벨(GND)의 전압을 실질적으로 일정하게 유지하는 것이 바람직하다.
이처럼, 서스테인 신호(SUS)의 형태는 다양하게 변경될 수 있다.
이와 같이 서스테인 기간에서 제 1 전극 또는 제 2 전극 중 어느 하나에만 서스테인 신호를 인가하고, 나머지 하나의 전극에는 바이어스 신호를 인가하게 되면, 구동부의 형태를 보다 단순화 할 수 있다.
예를 들어, 제 1 전극에도 서스테인 신호를 인가하고, 제 2 전극에도 서스테인 신호를 인가하는 경우에는 제 1 전극에 서스테인 신호를 인가하기 위한 회로들이 배치되는 구동 보드(Board)와 제 2 전극에 서스테인 신호를 인가하기 위한 회로들이 배치되는 구동 보드가 각각 필요하게 된다.
반면에, 여기 도 13a에서와 같이 제 1 전극 또는 제 2 전극 중 어느 하나의 전극에만 서스테인 신호를 인가하는 경우에는 제 1 전극 또는 제 2 전극 중 어느 하나의 전극에 서스테인 신호를 인가하기 위한 회로들이 배치되는 하나의 구동 보드만이 구비되면 된다.
이에 따라, 구동부의 전체 크기를 줄일 수 있고, 이에 따라 제조 단가를 저감시킬 수 있게 된다.
이러한 도 13a와 같이 제 1 전극 또는 제 2 전극 중 어느 하나의 전극에만 서스테인 신호가 인가되는 경우에도 역서스테인 신호를 서스테인 신호에 대응하여 인가할 수 있다. 이에 대해 살펴보면 다음 도 13b와 같다.
도 13b를 살펴보면, 예를 들면, 제 1 전극에 제 1 양 서스테인 신호(+SUS1)가 인가될 때, 이러한 제 1 양 서스테인 신호(+SUS1)에 대응하여 제 1 음 역서스테인 신호(-RSUS1)가 제 2 전극에 인가될 수 있다.
아울러, 제 1 전극에 제 1 음 서스테인 신호(-SUS1)가 인가될 때, 이에 대응되게 제 2 전극에는 제 1 양 역서스테인 신호(+RSUS1)가 인가될 수 있다.
이와 같이, 제 1 전극 또는 제 2 전극 중 어느 하나의 전극에 음의 서스테인 신호와 양의 서스테인 신호가 인가되는 경우에서도 이에 대응하여 양의 역서스테인 신호와 음의 역서스테인 신호를 다른 하나의 전극에 인가함으로써 구동 효율을 증가시킬 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 서스테인 신호와 역서스테인 신호를 함께 인가함으로써 구동 효율을 높이는 효과가 있다. 아울러 오방전의 발생을 저감시키는 효과가 있다.

Claims (13)

  1. 서로 나란한 제 1 전극과 제 2 전극이 형성되는 플라즈마 디스플레이 패널과,
    서스테인 기간에서 상기 제 1 전극 또는 제 2 전극 중 어느 하나에 서스테인 신호를 인가하고, 상기 서스테인 신호를 인가하는 동안의 일부에서 나머지 하나의 전극에 상기 서스테인 신호와 역극성의 역서스테인 신호를 인가하고, 상기 역서스테인 신호의 기울기는 상기 서스테인 신호의 기울기보다 더 완만하게 하는 구동부
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 구동부는
    상기 제 1 전극에 제 1 서스테인 신호를 인가하고, 상기 제 1 서스테인 신호를 제 1 전극에 인가하는 동안의 일부에서 제 1 역서스테인 신호를 상기 제 2 전극에 인가하고, 이후 상기 제 2 전극에 제 2 서스테인 신호를 인가하고, 상기 제 2 서스테인 신호를 제 2 전극에 인가하는 동안의 일부에서 제 2 역서스테인 신호를 상기 제 1 전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 역서스테인 신호의 펄스폭은 상기 서스테인 신호의 펄스폭보다 더 작은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 역서스테인 신호의 인가시점은 대응되는 서스테인 신호의 인가시점보다 50㎲(마이크로 초)이상 더 늦는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 역서스테인 신호의 인가시점은 대응되는 서스테인 신호의 인가시점보다 100㎲(마이크로 초)이상 더 늦는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 서스테인 신호의 전압의 크기는 대략 120V이상 180V이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 역서스테인 신호의 전압의 크기는 대략 40V이상 60V이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 역서스테인 신호의 상승 기울기와 하강 기울기는 서로 다른 것을 특징 으로 하는 플라즈마 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 역서스테인 신호의 상승 기울기는 하강 기울기보다 더 완만한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제 1 항에 있어서,
    상기 구동부는
    상기 서스테인 신호의 인가 시 상기 제 1 전극 또는 제 2 전극의 전압을 회수하거나 미리 저장된 전압을 인가하는 서스테인 에너지 회수 회로부;
    상기 서스테인 에너지 회수 회로부로 회수되거나 상기 서스테인 에너지 회수 회로부로부터 상기 제 1 전극 또는 제 2 전극으로 인가되는 전압을 공진시키는 제 1 공진부;
    상기 제 1 전극 또는 제 2 전극으로 서스테인 전압을 인가하는 서스테인 전압 인가부;
    상기 역서스테인 신호의 인가 시 상기 제 1 전극 또는 제 2 전극의 전압을 회수하거나 미리 저장된 전압을 인가하는 역서스테인 에너지 회수 회로부;
    상기 역서스테인 에너지 회수 회로부로 회수되거나 상기 역서스테인 에너지 회수 회로부로부터 상기 제 1 전극 또는 제 2 전극으로 인가되는 전압을 공진시키는 제 2 공진부;
    상기 제 1 전극 또는 제 2 전극을 접지시키는 접지 제어부; 및
    상기 역서스테인 신호의 인가 경로 및 상기 제 1 전극 또는 제 2 전극의 접지 경로를 형성하는 경로 형성부;
    를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 제 1 공진부와 제 2 공진부는 각각 공진용 인덕터(Inductor)를 포함하고, 상기 제 2 공진부의 인덕턴스(Inductance) 값은 제 1 공진부의 인덕턴스 값보다 더 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
  12. 제 10 항에 있어서,
    상기 접지 제어부는
    접지 경로 형성용 다이오드와
    상기 접지 경로 형성용 다이오드부와 병렬 배치되는 스위치부
    를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  13. 제 10 항에 있어서,
    상기 제 1 전극 또는 제 2 전극에 역서스테인 전압을 인가하는 역서스테인 전압 인가부를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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