KR20080001535A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 스캔 전극에 상승 램프 신호가 인가된 이후 스캔 신호가 인가되기 이전 기간에서 서스테인 전극(Z)으로 인가되는 구동 신호를 개선함으로써, 노이즈 및 전자파 장애의 발생을 저감시키는 효과가 있다.
이러한, 본 발명의 플라즈마 디스플레이 장치는 서로 나란한 스캔 전극과 서스테인 전극이 형성된 플라즈마 디스플레이 패널과, 초기화를 위한 리셋 기간에서 스캔 전극에 전압이 점진적으로 상승하는 상승 램프 신호를 인가하고, 리셋 기간 이후의 어드레스 기간에서 스캔 전극에 스캔 신호를 인가하고, 상승 램프 신호가 인가된 이후 스캔 신호가 인가되기 이전까지의 기간에서 제 1 전압부터 제 2 전압까지 제 1 기울기로 상승하는 제 1 상승 신호와, 제 2 전압부터 제 3 전압까지 제 1 기울기와 다른 제 2 기울기로 상승하는 제 2 상승 신호와, 제 3 전압부터 제 4 전압까지 제 3 기울기로 하강하는 하강 신호를 서스테인 전극에 인가하는 구동부를 포함하는 것이 바람직하다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면.
도 3은 본 발명의 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면.
도 4는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면.
도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형태에 대해 설명하기 위한 도면.
도 6은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면.
도 7은 서스테인 전극으로 인가되는 신호에 대해 보다 상세히 설명하기 위한 도면.
도 8a 내지 도 8b는 본 발명의 효과에 대해 설명하기 위한 도면.
도 9는 본 발명의 플라즈마 디스플레이 장치의 구동부를 구현한 일례를 설명하기 위한 도면.
도 10은 도 9의 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부의 동작의 일례를 설명하기 위한 도면.
도 11은 서스테인 전극으로 인가되는 신호의 또 다른 형태에 대해 보다 상세히 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 플라즈마 디스플레이 패널 110 : 구동부
본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
플라즈마 디스플레이 장치는 전극이 형성된 플라즈마 디스플레이 패널과, 이러한 플라즈마 디스플레이 패널의 전극에 소정의 구동 신호를 인가하는 구동부를 포함하여 이루어진다.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.
그리고 구동부는 전극을 통해 방전 셀로 구동 신호를 인가한다.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가 시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.
이러한 플라즈마 디스플레이 장치에서는 전극으로 구동 신호가 인가될 때, 노이즈(Noise) 및 전자파 장애(Electro Magnetic Interference : EMI)가 발생하는 문제점이 있다.
상술한 문제점을 해결하기 위해 본 발명은 서스테인 전극으로 인가되는 구동 신호를 개선하여 노이즈 및 전자파 장애의 발생을 저감시키는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 장치는 서로 나란한 스캔 전극과 서스테인 전극이 형성된 플라즈마 디스플레이 패널과, 초기화를 위한 리셋 기간에서 스캔 전극에 전압이 점진적으로 상승하는 상승 램프 신호를 인가하고, 리셋 기간 이후의 어드레스 기간에서 스캔 전극에 스캔 신호를 인가하고, 상승 램프 신호가 인가된 이후 스캔 신호가 인가되기 이전까지의 기간에서 제 1 전압부터 제 2 전압까지 제 1 기울기로 상승하는 제 1 상승 신호와, 제 2 전압부터 제 3 전압까지 제 1 기울기와 다른 제 2 기울기로 상승하는 제 2 상승 신호와, 제 3 전압부터 제 4 전압까지 제 3 기울기로 하강하는 하강 신호를 서스테인 전극에 인가하는 구동부를 포함하는 것이 바람직하다.
또한, 제 1 전압은 그라운드 레벨(GND)의 전압과 실질적으로 동일하고, 제 3 전압은 100V보다는 크고 150V보다는 작거나 같은 것을 특징으로 한다.
또한, 제 3 전압은 어드레스 기간 이후의 서스테인 기간에서 인가되는 서스테인 신호의 전압의 0.55배 이상 0.9배 이하인 것을 특징으로 한다.
또한, 제 1 상승 신호가 인가되는 기간의 길이는 50ns(나노초)이상 250ns(나노초)이하인 것을 특징으로 한다.
또한, 제 1 상승 신호가 인가되는 기간의 길이는 100ns(나노초)이상 200ns(나노초)이하인 것을 특징으로 한다.
또한, 제 2 상승 신호와 하강 신호가 인가되는 기간의 길이의 합은 250ns(나노초)이상 600ns(나노초)이하인 것을 특징으로 한다.
또한, 제 2 상승 신호와 하강 신호가 인가되는 기간의 길이의 합은 300ns(나노초)이상 500ns(나노초)이하인 것을 특징으로 한다.
또한, 구동부는 하강 신호를 인가한 이후에 제 5 전압을 실질적으로 일정하게 유지하는 서스테인 바이어스 신호를 서스테인 전극에 인가하는 것을 특징으로 한다.
또한, 제 5 전압은 제 3 전압보다 더 낮은 것을 특징으로 한다.
또한, 제 1 상승 신호는 서스테인 전극이 플로팅(Floating)되어 발생되는 것을 특징으로 한다.
또한, 제 2 상승 신호는 인덕터(Inductor)의 공진에 의해 발생되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과 구동부(110)를 포함한다.
구동부(110)는 초기화를 위한 리셋 기간에서 플라즈마 디스플레이 패널(100)의 스캔 전극(Y)에 전압이 점진적으로 상승하는 상승 램프 신호를 인가하고, 리셋 기간 이후의 어드레스 기간에서 스캔 전극(Y)에 스캔 신호를 인가하고, 상승 램프 신호가 인가된 이후 스캔 신호가 인가되기 이전까지의 기간에서 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 상승하는 제 1 상승 신호와, 제 2 전압(V2)부터 제 3 전압(V3)까지 제 1 기울기와 다른 제 2 기울기로 상승하는 제 2 상승 신호와, 제 3 전압(V3)부터 제 4 전압(V4)까지 제 3 기울기로 하강하는 하강 신호를 서스테인 전극(Z)에 인가한다.
여기, 도 1에서는 구동부(110)가 하나의 보드(Board) 형태로 이루어지는 경우만 도시하고 있지만, 본 발명에서 구동부(110)는 플라즈마 디스플레이 패널(100)에 형성된 전극에 따라 복수개의 보드 형태로 나누어지는 것도 가능하다.
예를 들면, 본 발명의 플라즈마 디스플레이 장치의 구동부(110)는 스캔 전극(Y)을 구동시키는 스캔 구동부(미도시)와, 서스테인 전극(Z)을 구동시키는 서스테인 구동부(미도시)와, 어드레스 전극(X)을 구동시키는 데이터 구동부(미도시)로 나누어질 수 있는 것이다.
이러한 본 발명의 플라즈마 디스플레이 장치의 구동부(110)에 대해서는 이후 의 설명을 통해 보다 명확히 하도록 한다.
플라즈마 디스플레이 패널(100)은 서로 나란한 스캔 전극(Y)과 나란한 서스테인 전극(Z)이 형성되고, 아울러 스캔 전극(Y)과 서스테인 전극(Z)과 교차하는 어드레스 전극(X)이 형성되는 것이 바람직하다.
이러한 플라즈마 디스플레이 패널(100)의 구조의 일례를 첨부된 도 2a 내지 도 2b를 결부하여 상세히 살펴보면 다음과 같다.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면이다.
먼저, 도 2a를 살펴보면 본 발명의 플라즈마 디스플레이 패널은 전극(Electrode), 바람직하게는 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성되는 전면 기판(201)을 포함하는 전면 패널(200)과, 전술한 스캔 전극(202, Y) 및 서스테인 전극(203, Z)과 교차하는 전극, 바람직하게는 어드레스 전극(213, X)이 형성되는 후면 기판(211)을 포함하는 후면 패널(210)이 합착되어 이루어질 수 있다.
여기서, 전면 기판(201) 상에 형성되는 전극, 바람직하게는 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지할 수 있다.
이러한 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성된 전면 기판(201)의 상부에는 스캔 전극(202, Y)과 서스테인 전극(203, Z)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(204)이 형성될 수 있다.
이러한, 상부 유전체 층(204)은 스캔 전극(202, Y) 및 서스테인 전극(203, Z)의 방전 전류를 제한하며 스캔 전극(202, Y)과 서스테인 전극(203, Z) 간을 절연시킬 수 있다.
이러한, 상부 유전체 층(204) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성된다. 이러한 보호 층(205)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(204) 상부에 증착하는 방법 등을 통해 형성될 수 있다.
한편, 후면 기판(211) 상에 형성되는 전극, 바람직하게는 어드레스 전극(213, X)은 방전 셀에 데이터(Data) 신호를 인가하는 전극이다.
이러한 어드레스 전극(213, X)이 형성된 후면 기판(211)의 상부에는 어드레스 전극(213, X)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(215)이 형성될 수 있다.
이러한, 하부 유전체 층(215)은 어드레스 전극(213, X)을 절연시킬 수 있다.
이러한 하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(212)이 형성된다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성될 수 있다.
여기서, 격벽(212)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워지는 것이 바람직하다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표 시를 위한 가시 광을 방출하는 형광체 층(214)이 형성될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
이상에서 설명한 본 발명의 플라즈마 디스플레이 패널에서는 스캔 전극(202, Y), 서스테인 전극(203, Z) 또는 어드레스 전극(213, X) 중 적어도 하나 이상의 전극으로 구동 신호가 공급되면, 격벽(212)에 의해 구획된 방전 셀 내에서 방전이 발생할 수 있다.
그러면, 방전 셀 내에 채워진 방전 가스에서 진공 자외선이 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체 층(214)에 가해진다. 그러면, 형광체 층(214)에서 소정의 가시광선이 발생되고, 이렇게 발생된 가시광선이 상부 유전체 층(204)이 형성된 전면 기판(201)을 통해 외부로 방출되고, 이에 따라 전면 기판(201)의 외부 면에 소정의 영상이 표시될 수 있다.
한편, 여기 도 2a의 설명에서는 스캔 전극(202, Y) 및 서스테인 전극(203, Z)이 각각 하나의 층(Layer)으로 이루어지는 경우만을 도시하고 설명하였지만, 이와는 다르게 스캔 전극(202, Y) 또는 서스테인 전극(203, Z) 중 하나 이상이 복수의 층으로 이루어지는 것도 가능하다. 이에 대해 도 2b를 참조하여 살펴보면 다음과 같다.
도 2b를 살펴보면, 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 각각 두 개의 층(Layer)으로 이루어질 수 있다.
특히, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하는 차원에서 스캔 전극(202, Y)과 서스 테인 전극(203, Z)은 불투명한 은(Ag) 재질의 버스 전극(202b, 203b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 재질의 투명 전극(202a, 203a)을 포함하는 것이 바람직하다.
이와 같이, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 투명 전극(202a, 203a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.
아울러, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 버스 전극(202b, 203b)을 포함하도록 하는 이유는, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 투명 전극(202a, 203a)만을 포함하는 경우에는 투명 전극(202a, 203a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(202a, 203a)의 낮은 전기 전도도를 보상하기 위해서이다.
이와 같이 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 버스 전극(202b, 203b)을 포함하는 경우에, 버스 전극(202b, 203b)에 의한 외부 광의 반사를 방지하기 위해 투명 전극(202a, 203a)과 버스 전극(202b, 203b)의 사이에 블랙 층(Black Layer : 220, 221)이 더 구비되는 것이 바람직하다.
한편, 앞선 도 2b에서와 같은 구조에서 투명 전극(202a, 203a)이 생략되는 것도 가능하다. 다시 말해 ITO-Less 인 경우도 가능한 것이다.
예를 들면, 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 도 2b에서 투명 전극(202a, 203a)이 생략되고, 버스 전극(202b, 203b)만으로 이루어질 수 있다. 즉, 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 버스 전극(202b, 203b)의 하나의 층(Layer)으로 이루어질 수 있다.
이상의 도 2a 내지 도 2b에서는 본 발명의 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 여기 도 2a 내지 도 2b와 같은 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 도 2a 내지 도 2b의 플라즈마 디스플레이 패널에는 상부 유전체 층(204) 및 하부 유전체 층(215)이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 상부 유전체 층(204) 및 하부 유전체 층(215) 중 적어도 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
아울러, 격벽(212)으로 인한 외부 광의 반사를 방지하기 위해 격벽(212)의 상부에 외부 광을 흡수할 수 있는 블랙 층(미도시)을 더 형성할 수도 있다.
이와 같이, 본 발명의 플라즈마 디스플레이 장치에 적용되는 플라즈마 디스플레이 패널의 구조는 다양하게 변경될 수 있다.
이러한 플라즈마 디스플레이 패널을 포함하는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례에 대해 첨부된 도 3 내지 도 4를 결부하여 살펴보면 다음과 같다.
도 3은 본 발명의 플라즈마 디스플레이 장치에서 영상의 계조를 구현하기 위한 프레임(Frame)에 대해 설명하기 위한 도면이다.
또한, 도 4는 본 발명의 플라즈마 디스플레이 장치의 동작의 일례를 설명하기 위한 도면이다.
먼저, 도 3을 살펴보면 본 발명의 플라즈마 디스플레이 장치에서 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 여러 서브필드로 나누어진다.
아울러, 도시하지는 않았지만 각 서브필드는 다시 모든 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 예컨대, 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
이러한 본 발명의 플라즈마 디스플레이 장치는 1초의 영상을 표시하기 위해 복수의 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 프레임을 사용하는 것이다.
여기 도 3에서는 하나의 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 프레임을 구성할 수도 있는 것이다.
이러한, 프레임으로 영상의 계조를 구현하는 플라즈마 디스플레이 장치가 구현하는 영상의 화질은 프레임에 포함되는 서브필드의 개수에 따라 결정될 수 있다. 즉, 프레임에 포함되는 서브필드가 12개인 경우는 212 가지의 영상의 계조를 표현할 수 있고, 프레임에 포함되는 서브필드가 8개인 경우는 28 가지의 영상의 계조를 구현할 수 있게 되는 것이다.
또한, 여기 도 3에서는 하나의 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 4를 살펴보면 앞선 도 3과 같은 프레임에 포함된 복수의 서브필드 어느 하나의 서브필드(Subfield)에서의 본 발명의 플라즈마 디스플레이 장치의 동 작의 일례가 나타나 있다.
앞선, 도 1의 부호 110의 구동부는 리셋 기간 이전의 프리(Pre) 리셋 기간에서 스캔 전극(Y)에 제 1 하강 램프(Ramp-Down) 신호를 인가할 수 있다.
아울러, 구동부(110)는 스캔 전극(Y)에 제 1 하강 램프 신호가 인가되는 동안 제 1 하강 램프 신호와 반대 극성 방향의 프리(Pre) 서스테인 신호를 서스테인 전극(Z)에 인가할 수 있다.
여기서, 스캔 전극(Y)에 인가되는 제 1 하강 램프 신호는 제 10 전압(V10)까지 점진적으로 하강하는 것이 바람직하다. 이러한 제 1 하강 램프 신호는 그라운드 레벨(GND)의 전압으로부터 점진적으로 하강하는 것이 더욱 바람직하다.
아울러, 프리 서스테인 신호는 프리 서스테인 전압(Vpz)을 실질적으로 일정하게 유지하는 것이 바람직하다. 여기서, 프리 서스테인 전압(Vpz)은 이후의 서스테인 기간에서 인가되는 서스테인 신호(SUS)의 전압, 즉 서스테인 전압(Vs)과 대략 동일한 전압인 것이 바람직하다.
이와 같이, 프리 리셋 기간에서 스캔 전극(Y)에 제 1 하강 램프 신호가 인가되고, 이와 함께 서스테인 전극(Z)에 프리 서스테인 신호가 인가되면 스캔 전극(Y) 상에 소정 극성의 벽 전하(Wall Charge)가 쌓이고, 서스테인 전극(Z) 상에는 스캔 전극(Y)과 반대 극성의 벽 전하들이 쌓인다. 예를 들면, 스캔 전극(Y) 상에는 양(+)의 벽 전하(Wall Charge)가 쌓이고, 서스테인 전극(Z) 상에는 음(-)의 벽 전하가 쌓이게 된다.
이에 따라, 이후의 리셋 기간에서 충분한 세기의 셋업 방전을 발생시킬 수 있게 되고, 결국 초기화를 충분히 안정적으로 수행할 수 있게 된다.
심지어는, 방전 셀 내에 벽 전하의 양이 부족한 경우에서도 충분한 세기의 셋업 방전을 발생시킬 수 있다.
아울러, 리셋 기간에서 스캔 전극(Y)으로 인가되는 상승 램프 신호(Ramp-Up)의 전압이 더 작아지더라도 충분한 세기의 셋업 방전을 발생시킬 수 있게 된다.
이상에서 설명한 프리 리셋 기간은 프레임(Frame)의 모든 서브필드에서 리셋 기간이전에 포함될 수 있다.
또는, 구동 시간을 확보하는 관점에서 프레임의 서브필드 중에서 계조 가중치가 가장 작은 하나의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되거나 또는 프레임의 서브필드 중 2개 또는 3개의 서브필드에서 리셋 기간이전에 프리 리셋 기간이 포함되는 것도 가능한 것이다.
또는, 이러한 프리 리셋 기간은 모든 서브필드에서 생략되는 것도 가능한 것이다.
프리 리셋 기간 이후, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 구동부(110)는 스캔 전극(Y)으로 제 1 하강 램프 신호와 반대 극성 방향의 상승 램프(Ramp-Up) 신호를 인가한다.
여기서, 상승 램프 신호는 제 20 전압(V20)부터 제 30 전압(V30)까지 제 1 기울기로 점진적으로 상승하는 제 1 상승 램프 신호와 제 30 전압(V30)부터 제 40 전압(V40)까지 제 2 기울기로 상승하는 제 2 상승 램프 신호를 포함할 수 있다.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방 전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.
여기서, 제 2 상승 램프 신호의 제 2 기울기는 제 1 기울기보다 더 완만한 것이 바람직하다. 이와 같이, 제 2 기울기를 제 1 기울기보다 더 완만하게 하게 되면, 셋업 방전이 발생하기 이전까지는 전압을 상대적으로 빠르게 상승시키고, 셋업 방전이 발생하는 동안에는 전압을 상대적으로 느리게 상승시키는 효과를 획득함으로써, 셋업 방전에 의해 발생하는 광의 양을 저감시킬 수 있다.
이에 따라, 콘트라스트(Contrast) 특성을 개선할 수 있다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 구동부(110)는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 제 2 하강 램프(Ramp-Down) 신호를 스캔 전극(Y)에 인가할 수 있다.
여기서, 제 2 하강 램프 신호는 제 20 전압(V20)부터 제 50 전압(V50)까지 점진적으로 하강하는 것이 바람직하다.
이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
한편, 여기 도 4와는 다르게 상승 램프 신호 또는 제 2 하강 램프 신호를 설정할 수도 있는데, 이에 대해 첨부된 도 5a 내지 도 5b를 결부하여 살펴보면 다음과 같다.
도 5a 내지 도 5b는 상승 램프 신호 또는 제 2 하강 램프 신호의 또 다른 형 태에 대해 설명하기 위한 도면이다.
먼저, 도 5a를 살펴보면, 상승 램프 신호는 제 30 전압(V30)까지는 급격히 상승한 이후에 제 30 전압(V30)부터 제 40 전압(V40)까지 점진적으로 상승하는 형태이다.
이와 같이, 상승 램프 신호는 도 4에서와 같이 두 단계에 걸쳐 서로 다른 기울기로 점진적으로 상승하는 것도 가능하고, 여기 도 5a에서와 같이 하나의 단계에서 점진적으로 상승하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
다음, 도 5b를 살펴보면 제 2 하강 램프 신호는 제 30 전압(V30)에서부터 전압이 점진적으로 하강하는 형태이다.
이와 같이, 제 2 하강 램프 신호는 전압이 하강하는 시점을 다르게 변경하는 것도 가능한 것과 같이, 다양한 형태로 변경되는 것이 가능한 것이다.
이상 도 5a 내지 도 5b에 대한 설명을 마무리하기로 한다.
한편, 리셋 기간 이후의 어드레스 기간에서는 구동부(110)는 제 2 하강 램프 신호의 제 50 전압(V50)보다는 높은 전압을 실질적으로 유지하는 스캔 바이어스 신호를 스캔 전극(Y)에 인가할 수 있다.
아울러, 스캔 바이어스 신호로부터 스캔 전압(ΔVy)만큼 하강하는 스캔 신호(Scan)를 모든 스캔 전극(Y1~Yn)에 인가할 수 있다.
예를 들면, 복수의 스캔 전극(Y) 중 첫 번째 스캔 전극(Y1)에 첫 번째 스캔 신호(Scan 1)를 인가하고, 이후에 두 번째 스캔 전극(Y2)에 두 번째 스캔 신 호(Scan 2)를 인가하고, n 번째 스캔 전극(Yn)에는 n 번째 스캔 신호(Scan n)를 인가한다.
이와 같이, 스캔 신호(Scan)를 스캔 전극(Y)으로 인가할 때, 이에 대응되게 어드레스 전극(X)에 데이터 전압의 크기(ΔVd)만큼 상승하는 데이터 신호를 인가할 수 있다.
이러한 스캔 신호(Scan)와 데이터 신호(Data) 신호가 인가됨에 따라, 스캔 신호(Scan)의 전압과 데이터 신호의 데이터 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호의 전압(Vd)이 인가되는 방전 셀 내에는 어드레스 방전이 발생된다.
이러한, 어드레스 방전에 의해 선택된 방전 셀 내에는 이후의 서스테인 기간에서 서스테인 신호(SUS)가 인가될 때 서스테인 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된다.
여기서, 구동부(110)는 도면에 표시되는 영역 A에서와 같이 리셋 기간에서 상승 램프 신호가 인가된 이후 어드레스 기간에서 스캔 신호가 인가되기 이전까지의 기간에서 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 상승하는 제 1 상승 신호와, 제 2 전압(V2)부터 제 3 전압(V3)까지 제 1 기울기와 다른 제 2 기울기로 상승하는 제 2 상승 신호와, 제 3 전압(V3)부터 제 4 전압(V4)까지 제 3 기울기로 하강하는 하강 신호를 서스테인 전극(Z)에 인가한다.
이에 대해서는 도 7 이후에서 보다 상세히 설명하고자 한다.
아울러, 어드레스 기간에서 서스테인 전극(Z)에 하강 신호를 인가한 이후에 는 구동부(110)는 서스테인 전극(Z)에 의한 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 서스테인 전극(Z)에 서스테인 바이어스 신호를 인가하는 것이 바람직하다.
여기서, 서스테인 바이어스 신호는 서스테인 기간에서 인가되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 제 5 전압(V5)을 실질적으로 일정하게 유지하는 것이 바람직하다. 아울러, 제 5 전압(V5)은 제 3 전압(V3)보다 더 낮은 것이 바람직하다.
이후, 구동부(110)는 영상 표시를 위한 서스테인 기간에서는 스캔 전극(Y) 또는 서스테인 전극(Z) 중 하나 이상에 서스테인 신호(SUS)를 인가한다. 예를 들면, 스캔 전극(Y) 및 서스테인 전극(Z)에 번갈아가며 서스테인 신호(SUS)를 인가한다. 이러한 서스테인 신호(SUS)는 ΔVs 만큼의 전압의 크기를 갖는 것이 바람직하다.
이러한 서스테인 신호(SUS)가 인가되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호(SUS)의 서스테인 전압(Vs)이 더해지면서 서스테인 신호(SUS)가 인가될 때 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다. 이에 따라, 플라즈마 디스플레이 패널 상에 소정의 영상이 구현되는 것이다.
이러한 도 4와는 다른 타입(Type)으로 서스테인 신호를 인가하는 것도 가능하다. 이에 대해 첨부된 도 6을 결부하여 살펴보면 다음과 같다.
도 6은 서스테인 신호의 또 다른 타입에 대해 설명하기 위한 도면이다.
도 6을 살펴보면, 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극, 예를 들면 스캔 전극에 양(+)의 서스테인 신호와 음(-)의 서스테인 신호가 번갈아가면서 인가된다.
이와 같이 어느 하나의 전극에 양의 서스테인 신호와 음의 서스테인 신호가 인가되는 동안 나머지 전극, 예컨대 서스테인 전극(Z)에는 바이어스 신호가 인가되는 것이 바람직하다.
여기서, 바이어스 신호는 그라운드 레벨(GND)의 전압을 실질적으로 일정하게 유지하는 것이 바람직하다.
이처럼, 서스테인 신호(SUS)의 형태는 다양하게 변경될 수 있다.
이와 같이 서스테인 기간에서 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나에만 서스테인 신호를 인가하고, 나머지 하나의 전극에는 바이어스 신호를 인가하게 되면, 구동부의 형태를 보다 단순화 할 수 있다.
예를 들어, 스캔 전극(Y)에도 서스테인 신호를 인가하고, 서스테인 전극(Z)에도 서스테인 신호를 인가하는 경우에는 스캔 전극(Y)에 서스테인 신호를 인가하기 위한 회로들이 배치되는 구동 보드(Board)와 서스테인 전극(Z)에 서스테인 신호를 인가하기 위한 회로들이 배치되는 구동 보드가 각각 필요하게 된다.
반면에, 본 발명에서와 같이 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극에만 서스테인 신호를 인가하는 경우에는 스캔 전극(Y) 또는 서스테인 전극(Z) 중 어느 하나의 전극에 서스테인 신호를 인가하기 위한 회로들이 배치되는 하나의 구동 보드만이 구비되면 된다.
이에 따라, 구동부의 전체 크기를 줄일 수 있고, 이에 따라 제조 단가를 저감시킬 수 있게 된다.
여기서, 전술한 영역 A에서의 서스테인 전극(Z)으로 인가되는 제 1 상승 신호, 제 2 상승 신호 및 하강 신호에 대해 보다 상세히 살펴보면 다음과 같다.
도 7은 서스테인 전극으로 인가되는 신호에 대해 보다 상세히 설명하기 위한 도면이다.
도 7을 살펴보면, 제 1 상승 신호는 d1 기간 동안 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 점진적으로 상승한다.
이러한, 제 1 상승 신호는 d1 기간 동안 서스테인 전극(Z)이 플로팅(Floating)되어 발생되는 것이 바람직하다.
보다 자세히 설명하면, d1 기간 동안 서스테인 전극(Z)이 플로팅 되고, 이때 스캔 전극(Y)에는 제 2 하강 램프 신호가 끝나고 스캔 바이어스 신호가 인가될 수 있다. 여기서 스캔 바이어스 신호의 전압은 제 2 하강 램프 신호의 끝단의 전압보다 더 높은 전압이기 때문에 제 2 하강 램프 신호가 끝나고 스캔 바이어스 신호가 인가되기 위해서는 스캔 전극(Y)의 전압이 상승하는 것이 당연하다.
이에 따라, 플로팅된 서스테인 전극(Z)의 전압은 스캔 전극(Y)의 전압이 상승함에 따라 연동되어 상승하게 됨으로써 제 1 상승 신호가 발생되는 것이다.
이와 같이, 서스테인 전극(Z)이 플로팅됨으로써 발생된 제 1 상승 신호가 서스테인 전극(Z)으로 인가되면, 즉 서스테인 전극(Z)을 플로팅시켜 제 1 상승 신호를 발생시키게 되면, 서스테인 전극(Z)의 전압이 급격히 변동되는 것을 방지할 수 있게 됨으로써 노이즈(Noise) 및 전자파 장애(Electro Magnetic Interference : EMI)의 발생을 저감시킬 수 있다.
여기서, 노이즈 및 전자파 장애의 발생을 효과적으로 저감시키고 아울러 제 1 상승 신호의 왜곡(Distortion)을 방지하기 위해 제 1 전압(V1)은 그라운드 레벨(GND)의 전압과 실질적으로 동일하고, 아울러 제 3 전압(V3)은 100V보다는 크고 150V보다는 작거나 같도록 설정되는 것이 바람직하다.
아울러, 서스테인 신호와 제 3 전압(V3)을 비교할 때, 제 3 전압(V3)은 어드레스 기간 이후의 서스테인 기간에서 인가되는 서스테인 신호의 전압의 0.55배 이상 0.9배 이하인 것이 바람직하다.
한편, 제 1 상승 신호가 인가되는 기간, 즉 d1 기간의 길이는 노이즈 및 전자파 장애의 저감 측면 및 전체 구동 시간의 측면을 함께 고려하여 설정되어야 한다.
예를 들어, d1 기간의 길이가 과도하게 긴 경우에는 제 1 상승 신호가 왜곡될 가능성이 증가하며 아울러 전체 구동 시간이 과도하게 증가할 가능성이 증가한다. 반면에 d1 기간의 길이가 과도하게 짧은 경우에는 전자파 장애 및 노이즈의 발생을 효과적으로 억제할 수 없게 된다.
이를 고려할 때, 제 1 상승 신호가 인가되는 기간, 즉 d1 기간의 길이는 50ns(나노초)이상 250ns(나노초)이하로 설정될 수 있다. 여기서 제 1 상승 신호가 인가되는 기간(d1)의 길이는 100ns(나노초)이상 200ns(나노초)이하인 것이 더욱 바람직하다.
제 2 상승 신호는 d2 기간 동안 제 2 전압(V2)부터 제 3 전압(V3)까지 제 1 기울기와는 다른 제 2 기울기로 점진적으로 상승한다. 여기서 제 2 기울기는 앞선 제 1 상승 신호의 제 1 기울기보다 더 완만할 수도 있고, 더 가파를 수도 있다.
이러한 제 2 상승 신호는 인덕터(Inductor)의 공진에 의해 발생되는 것이 바람직하다.
이와 같이, 인덕터의 공진에 의해 발생된 제 2 상승 신호를 서스테인 전극(Z)에 인가하게 되면 LC 시정수(Time Constant)에 의해 제 2 상승 신호의 제 2 기울기를 완만하게 할 수 있게 되고, 이에 따라 서스테인 전극(Z)의 전압이 급격히 변동되는 것을 방지할 수 있게 됨으로써 노이즈 및 전자파 장애의 발생을 저감시킬 수 있다.
하강 신호는 d3 기간 동안 제 3 전압(V3)부터 제 4 전압(V4)까지 제 3 기울기로 점진적으로 하강한다.
이와 같이, 제 4 전압(V4)까지 하강한 이후에, 앞선 제 3 전압(V3)보다 더 낮은 제 5 전압(V5)을 실질적으로 일정하게 유지하는 서스테인 바이어스 신호가 서스테인 전극(Z)에 인가될 수 있다.
여기서, 제 2 상승 신호가 인가되는 기간, 즉 d2 기간의 길이 및 하강 신호가 인가되는 기간, 즉 d3 기간의 길이는 제 2 상승 신호 및 하강 신호의 왜곡을 방지하며 아울러 노이즈 및 전자파 장애의 발생을 방지하는 것을 고려하여 결정되는 것이 바람직하다.
이를 위해, 제 2 상승 신호와 하강 신호가 인가되는 기간의 길이의 합, 즉 d2 기간과 d3 기간의 길이의 합은 250ns(나노초)이상 600ns(나노초)이하로 설정될 수 있다. 여기서, 제 2 상승 신호와 하강 신호가 인가되는 기간의 길이의 합(d2+d3)은 300ns(나노초)이상 500ns(나노초)이하인 것이 더욱 바람직하다.
여기 도 7에서는 제 4 전압(V4)은 제 5 전압(V5)보다 더 높은 것으로 도시하고 있지만, 이러한 제 4 전압(V4)은 제 5 전압(V5)과 실질적으로 동일할 수도 있고, 또는 제 5 전압(V5)보다 더 낮은 전압일 수도 있다.
이러한 본 발명에 따라 노이즈가 저감된 경우의 일례를 첨부된 도 8a 내지 도 8b를 결부하여 살펴보면 다음과 같다.
도 8a 내지 도 8b는 본 발명의 효과에 대해 설명하기 위한 도면이다.
먼저, 도 8a를 살펴보면 제 1 전압(V1)에서부터 제 5 전압(V5)까지 전압을 급격히 상승시키는 경우가 나타나 있다.
예를 들어, (a)와 같이 리셋 기간에서 스캔 전극(Y)에 상승 램프 신호가 인가된 이후 스캔 신호가 인가되기 이전까지의 기간에서 서스테인 전극(Z)의 전압을 제 1 전압(V1)부터 제 5 전압(V5)까지 급격히 상승시키게 되면, (b)와 같이 서스테인 전극(Z)의 전압이 급격히 상승하는 시점에서 시간당 전압 변화율(dv/dt)이 크기 때문에 상대적으로 큰 노이즈가 발생하게 된다.
이러한 노이즈는 전체 구동을 불안정하게 하거나 심지어는 구동 회로에 손상을 입힐 수 있다. 아울러 이러한 노이즈로 인해 전자파 장애가 발생할 수 있다.
반면에, 다음 도 8b를 살펴보면 (a)에서와 같이 본 발명에 따라 리셋 기간에서 스캔 전극(Y)에 상승 램프 신호가 인가된 이후 스캔 신호가 인가되기 이전까지 의 기간에서 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 상승하는 제 1 상승 신호와, 제 2 전압(V2)부터 제 3 전압(V3)까지 제 1 기울기와 다른 제 2 기울기로 상승하는 제 2 상승 신호와, 제 3 전압(V3)부터 제 4 전압(V4)까지 제 3 기울기로 하강하는 하강 신호를 서스테인 전극(Z)에 인가하게 되면 (b)에서와 같이 노이즈가 억제되어 대부분의 노이즈가 앞선 도 8a의 (b)에 비해 사라진 것을 확인할 수 있다.
한편, 앞서서 제 2 상승 신호는 인덕터의 공진에 의해 발생하는 것이 바람직하다고 하였는데, 이와 같이 인덕터의 공진에 의해 제 2 상승 신호를 발생시키기 위한 구동부의 구성의 일례를 살펴보면 다음과 같다.
도 9는 본 발명의 플라즈마 디스플레이 장치의 구동부를 구현한 일례를 설명하기 위한 도면이다.
도 9를 살펴보면, 구동부는 전압 저장부(1000)와, 저장 전압 공급부(1001)와, 전압 회수부(1002)와, 공진부(1003)와, 서스테인 전압 공급부(1004)와, 기저 전압 공급부(1005)와, 서스테인 바이어스 신호 공급부(1006)를 포함하는 것이 바람직하다.
전압 저장부(1000)는 전압 저장용 캐패시터부(C)를 포함하고, 이러한 에너지 저장용 캐패시터부(C)를 이용하여 전압을 저장한다.
저장 전압 공급부(1001)는 저장 전압 공급 제어용 스위치부(S1)를 포함하고, 이러한 저장 전압 공급 제어용 스위치부(S1)를 이용하여 전압 저장부(1000)에 저장된 전압이 플라즈마 디스플레이 패널의 서스테인 전극(Z)으로 공급되도록 한다.
전압 회수부(1002)는 전압 회수 제어용 스위치부(S2)를 포함하고, 이러한 전압 회수 제어용 스위치부(S2)를 이용하여 플라즈마 디스플레이 패널의 서스테인 전극(Z)의 무효 에너지가 전압 저장부(1000)로 회수되어 저장되도록 한다.
공진부(1003)는 공진용 인덕터부(L)를 포함하고, 이러한 공진용 인덕터부(L)를 이용하여 전압 저장부(1000)에 저장된 전압이 서스테인 전극(Z)으로 공급될 때 및 서스테인 전극(Z)의 전압, 즉 서스테인 전극(Z)의 무효 전압이 전압 저장부(1000)로 회수될 때 공진, 즉 LC 공진을 발생시킨다.
서스테인 전압 공급부(1004)는 서스테인 전압 공급 제어용 스위치부(S3)를 포함하고, 이러한 서스테인 전압 공급 제어용 스위치부(S3)를 이용하여 서스테인 전압원이 발생시키는 서스테인 전압(Vs)이 서스테인 전극(Z)으로 공급되도록 한다.
기저 전압 공급부(1005)는 기저 전압 공급 제어용 스위치부(S4)를 포함하고, 이러한 기저 전압 공급 제어용 스위치부(S4)를 이용하여 기저 전압원이 발생시키는 기저 전압(GND)이 서스테인 전극(Z)으로 공급되도록 한다. 즉, 서스테인 전극(Z)이 접지되도록 한다.
서스테인 바이어스 신호 공급부(1006)는 서스테인 바이어스 신호 공급 제어용 스위치부(S5)를 포함하고, 이러한 서스테인 바이어스 신호 공급 제어용 스위치부(S5)를 이용하여 제 5 전압(V5)원이 발생시키는 제 5 전압(V5)이 서스테인 전극(Z)으로 공급됨으로써, 서스테인 바이어스 신호가 인가되도록 한다.
이러한, 도 9의 본 발명의 플라즈마 디스플레이 장치의 구동부의 동작을 첨부된 도 10을 결부하여 살펴보면 다음과 같다.
도 10은 도 9의 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부의 동작의 일례를 설명하기 위한 도면이다.
도 10을 살펴보면 리셋 기간에서 스캔 전극(Y)에 상승 램프 신호가 인가된 이후 어드레스 기간에서 스캔 신호가 인가되기 이전까지의 기간에서의 도 9의 구동부의 동작의 일례가 나타나 있다.
먼저, d1기간 이전에서는 기저 전압 공급부(1005)의 기저 전압 공급 제어용 스위치부(S4)가 온(On) 된다. 그러면, 도 10의 d1기간의 이전에서와 같이 서스테인 전극(Z)의 전압이 기저 전압(GND)을 유지한다.
다음, d1기간에서는 기저 전압 공급부(1005)의 기저 전압 공급 제어용 스위치부(S4)가 오프(Off) 되고, 아울러 나머지 저장 전압 공급부(1001)의 저장 전압 공급 제어용 스위치부(S1)와 전압 회수부(1002)의 전압 회수 제어용 스위치부(S2)와 서스테인 신호 공급부(1004)의 서스테인 전압 공급 제어용 스위치부(S3)와 서스테인 바이어스 신호 공급부(1006)의 서스테인 바이어스 신호 공급 제어용 스위치부(S5)가 모두 오프 된다.
이에 따라, 서스테인 전극(Z)은 플로팅 상태가 된다.
이러한 d1기간에서는 전술한 바와 같이 스캔 전극(Y)의 전압이 상승함에 따라 서스테인 전극(Z)의 전압은 스캔 전극(Y)의 전압에 연동하여 제 1 전압(V1)부터 제 2 전압(V2)까지 상승하게 된다.
즉, 제 1 전압(V1)부터 제 2 전압(V2)까지 제 1 기울기로 점진적으로 상승하는 제 1 상승 신호가 서스테인 전극(Z)으로 인가되는 것이다.
다음, d2기간에서는 전압 회수부(1002)와, 서스테인 전압 공급부(1004)와, 기저 전압 공급부(1005) 및 서스테인 바이어스 신호 공급부(1006)는 오프된 상태에서 저장 전압 공급부(1001)가 온 된다.
그러면, 전압 저장부(1000), 제 1 노드(n1), 저장 전압 공급부(1001), 제 2 노드(n2), 공진부(1003), 제 3 노드(n3)를 경유하는 전류 패스(Path)가 형성된다. 이에 따라, 전압 저장부(1000)에 저장되어 있던 전압이 공진부(1003)의 인덕터부(L)에 의한 LC 공진을 통해 서스테인 전극(Z)으로 공급됨으로써, 서스테인 상승 신호의 전압이 제 2 전압(V2)부터 제 3 전압(V3)까지 제 2 기울기로 점진적으로 상승하게 되는 것이다.
즉, 서스테인 전극(Z)으로 제 2 상승 신호가 인가되는 것이다.
다음, d3기간에서는 앞선 d2 기간에서와 동일한 스위칭 타입(Type)을 갖는다.
즉, 전압 회수부(1002)와, 서스테인 전압 공급부(1004)와, 기저 전압 공급부(1005) 및 서스테인 바이어스 신호 공급부(1006)는 오프된 상태에서 저장 전압 공급부(1001)가 온 된 상태를 유지하는 것이다.
그러면, 전압 저장부(1000)에 저장된 전압이 LC 공진에 의해 계속해서 서스테인 전극(Z)으로 공급되는 상태가 된다. 여기서, LC 공진이 최대(Max)를 지나게 되면 서스테인 전극(Z)의 전압은 점진적으로 하강하게 된다.
즉, 제 1 상승 신호가 최대, 즉 제 3 전압(V3)까지 상승한 이후에 제 3 기울기로 제 4 전압(V4)까지 점진적으로 하강하는 하강 신호가 서스테인 전극(Z)에 인 가되는 것이다.
이러한 d3기간 이후에는 저장 전압 공급부(1001)의 저장 전압 공급 제어용 스위치부(S1)가 오프 되고, 서스테인 바이어스 신호 공급부(1006)의 서스테인 바이어스 신호 공급 제어용 스위치부(S5)가 모두 온 된다.
그러면, 제 5 전압(V5)원이 발생시키는 제 5 전압(V5)이 서스테인 전극(Z)으로 공급된다. 이에 따라, 서스테인 전극(Z)에는 실질적으로 제 5 전압(V5)을 유지하는 서스테인 바이어스 신호가 인가되는 것이다.
이러한 방법으로 서스테인 구동부는 서스테인 전극(Z)으로 제 1 상승 신호, 제 2 상승 신호, 하강 신호 및 서스테인 바이어스 신호를 공급할 수 있는 것이다.
다음, 도 11은 서스테인 전극으로 인가되는 신호의 또 다른 형태에 대해 보다 상세히 설명하기 위한 도면이다.
먼저, 도 11a를 살펴보면 도 10 이전에 설명한 바와는 다르게 여기 도 11a에서는 제 2 전압(V2)부터 제 3 전압(V3)까지 상승하는 제 2 상승 신호가 완만한 곡선 형태를 갖지 않고, 직선 형태를 갖는다.
보다 자세하게는, 앞선 도 10 이전의 설명에서는 제 2 상승 신호는 인덕터의 공진에 의해 발생하는 경우로서 LC 시정수에 의해 제 2 상승 신호는 전압이 완만하게 상승하는 곡선 형태를 갖지만, 여기 도 11a의 경우는 인덕터의 공진을 이용하지 않고 직접 제 2 전압(V2)부터 제 3 전압(V3)까지 전압을 상승시켜 제 2 상승 신호를 발생시킴으로써 직선 형태를 갖는 것이다.
아울러, 앞선 도 10 이전의 설명에서 하강 신호는 제 2 상승 신호의 끝단에 서부터 곡선 형태로 하강하는 것으로 설명하였지만, 여기 도 11a와 같이 직선 형태로 제 3 전압(V3)부터 제 4 전압(V4)까지 하강하는 것도 가능한 것이다.
다음, 도 11b를 살펴보면 앞선 도 11a의 경우와는 다르게 제 1 전압(V1)부터 제 2 전압(V2)까지 상승하는 제 1 상승 신호의 제 1 기울기가 제 2 전압(V2)부터 제 3 전압(V3)까지 상승하는 제 2 상승 신호의 제 2 기울기보다 더 가파르다.
즉, 제 1 상승 신호의 제 1 기울기와 제 2 상승 신호의 제 2 기울기의 크기는 다양하게 변경될 수 있는 것이다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 스캔 전극에 상승 램프 신호가 인가된 이후 스캔 신호가 인가되기 이전 기간에서 서스테인 전극(Z)으로 인가되는 구동 신호를 개선함으로써, 노이즈 및 전자파 장애의 발생을 저감시키는 효과가 있다.

Claims (11)

  1. 서로 나란한 스캔 전극과 서스테인 전극이 형성된 플라즈마 디스플레이 패널과,
    초기화를 위한 리셋 기간에서 상기 스캔 전극에 전압이 점진적으로 상승하는 상승 램프 신호를 인가하고, 상기 리셋 기간 이후의 어드레스 기간에서 상기 스캔 전극에 스캔 신호를 인가하고, 상기 상승 램프 신호가 인가된 이후 상기 스캔 신호가 인가되기 이전까지의 기간에서 제 1 전압부터 제 2 전압까지 제 1 기울기로 상승하는 제 1 상승 신호와, 상기 제 2 전압부터 제 3 전압까지 상기 제 1 기울기와 다른 제 2 기울기로 상승하는 제 2 상승 신호와, 상기 제 3 전압부터 제 4 전압까지 제 3 기울기로 하강하는 하강 신호를 상기 서스테인 전극에 인가하는 구동부
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 그라운드 레벨(GND)의 전압과 실질적으로 동일하고, 상기 제 3 전압은 100V보다는 크고 150V보다는 작거나 같은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제 3 전압은 상기 어드레스 기간 이후의 서스테인 기간에서 인가되는 서스테인 신호의 전압의 0.55배 이상 0.9배 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 제 1 상승 신호가 인가되는 기간의 길이는 50ns(나노초)이상 250ns(나노초)이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 제 1 상승 신호가 인가되는 기간의 길이는 100ns(나노초)이상 200ns(나노초)이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 제 2 상승 신호와 하강 신호가 인가되는 기간의 길이의 합은 250ns(나노초)이상 600ns(나노초)이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제 2 상승 신호와 하강 신호가 인가되는 기간의 길이의 합은 300ns(나노초)이상 500ns(나노초)이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 구동부는
    상기 하강 신호를 인가한 이후에 제 5 전압을 실질적으로 일정하게 유지하는 서스테인 바이어스 신호를 상기 서스테인 전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 제 5 전압은 제 3 전압보다 더 낮은 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제 1 항에 있어서,
    상기 제 1 상승 신호는 상기 서스테인 전극이 플로팅(Floating)되어 발생되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 제 1 항에 있어서,
    상기 제 2 상승 신호는 인덕터(Inductor)의 공진에 의해 발생되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
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