KR20080003795A - 접합-절연 비아들 - Google Patents

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레슬리 비. 윌너
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Abstract

실리콘 기판에 접합-절연, 전기 전도성 비아(via)를 형성하기 위한 프로세스와 실리콘 웨이퍼의 한 쪽에서 다른 쪽으로 전기적 신호를 운반하는 전도성 장치가 제공된다. 전도성 비아는, 실리콘 기판 물질과는 다른 도펀트를 비아에 확산함으로써 실리콘 기판의 벌크로부터 접합-절연되어 있다. 몇몇의 접합-절연 비아들은 실리콘 기판 및 전기적 접속을 요구하는 디바이스로 구성된 제2 실리콘 기판과 연결된 실리콘 웨이퍼에 형성될 수 있다. 접합-절연 전도성 비아들을 형성하기 위한 이러한 프로세스는 특히, 저항 및 캐패시턴스 모두에 대해 더욱 내성있는 전기적 디바이스들에 있어서, 금속화된 비아들을 형성하는 방법들보다 더욱 단순하다.
Figure 112007071163111-PCT00001
접합-절연 비아, 전도성 비아, 실리콘 웨이퍼

Description

접합-절연 비아들{JUNCTION-ISOLATED VIAS}
본 발명은 실리콘 기판에 전기적 전도성 접합-절연 비아를 형성하는 방법에 관한 것이다.
전도성 비아(Via)들은 반도체 웨이퍼의 한 쪽에서 다른 쪽으로 전기적 신호들을 운반하여, 웨이퍼의 한쪽의 전원으로부터 웨이퍼의 다른 쪽의 전기적 디바이스까지 그 전기적 신호들이 전송되도록 한다. n-형 실리콘 기판을 통해 p-형 비아를 형성하기 위해 일찍이 개발된 프로세스에서, 알루미늄 볼(ball)은 입구 표면에서 출구 표면까지 열 구배(thermal gradient)를 이용하여 웨이퍼를 통해 녹고, 그 웨이퍼에 고 전도성 p-형 비아를 남긴다. 그러나, 상기 절차를 위한 프로세싱 조건들은 제어하기 어렵기 때문에, 그러한 비아들은 일반적인 이용에서 보이지 않는다.
더욱 최근에, 집적 회로들에 특히 유용한 실제적인 비아들이 만들어졌다. 이러한 비아들은, 실리콘 기판에 개구부(opening)를 우선 형성하고, 그 개구부를 통해 홀(hole)을 에칭함으로써 생성된다. DRIE(deep reactive ion etch)를 이용하여 홀을 에칭하는 것은 비아들이 거의 수직인 벽(wall)들로 형성되도록 하여, 치수를 보다 작게 만들어, 기판에 배치될 수 있는 상호접속들(interconnects)의 수가 많아지게 한다. 그 다음 비아는 웨이퍼로부터 절연되도록 산화되고, 기판의 한쪽 표면에서 다른 쪽 표면으로 전도 경로를 제공하는 소정 형태의 금속으로 일반적으로 채워진다. 전통적으로, 텅스텐 혹은 구리와 같은 전기적 전도성 금속들이 비아들을 코팅하는데 이용되어왔다. 금속을 성막하는데 이용된 프로세스들은 증발(evaporation) 혹은 스퍼터링(sputtering), 화학 증착(chemical vapor deposition, CVD), 전기도금(electroplating) 및 무전해 성막(electroless deposition, ELD)을 포함한다. 전도성 상호접속을 형성하기 위한 마지막 단계로, 비아는 홀의 깊이를 넘어서 금속을 에칭하거나 혹은 연마(polishing)함으로써 웨이퍼의 뒷쪽 표면에 드러난다.
그러나, 상술한 방법으로 비아들을 만드는 것과 관련한 문제들이 있다. 하나로, 재현가능한 정확한 수치로 비아들을 만드는 것이 어렵다. 금속으로 비아들을 코팅하는 것 역시 문제가 있다. 예를 들어, 금속 CVD는 고온에서 낮은 성막 레이트를 요구하는 고가격의 프로세스이다. 금속 스퍼터링은 CVD와 유사한 제한들을 갖고, 부가적으로, 특히 비아 하부에서, 좁은 비아 개구부들을 편평하게 채우는데 어려움을 보인다. 따라서, 전도성 비아들을 만드는데 이용되는 현재의 프로세스들은 최선이 아니다.
많은 전기적 디바이스들은 금속화된 비아들에 의해 제공되는 낮은 저항 혹은 캐패시턴스를 요구하지 않고, 전도성 상호접속들을 형성하는 현재의 방법을 불필요하게 복잡하게 만든다. 그러므로, 비아의 전도성 물질이 실리콘 웨이퍼의 벌크로부터 절연되도록 비금속화된, 고 전기 전도성 비아들을 형성하는 방법을 취하는 것 이 바람직할 것이다.
<요 약>
본 발명은 실리콘 기판에 전기적 전도성 접합-절연 비아를 형성하는 방법에 관한 것이다. 이 방법은 제1 및 제2 평평한 표면들을 가진 실리콘 기판을 제공하는 단계, 및 두 표면들 위에 산화물 층을 형성하는 단계를 포함한다. 상기 방법은, 두 표면 위의 산화물 층에 만들어진 개구부들을 통해 전기적 단자들로서 이용될 영역들을 형성하고 이들 영역들을 도핑하는 단계; 블라인드(blind) 비아를 형성하기 위해 기판을 통하여 기판 두께보다 작은 깊이로 홀(hole)을 에칭하는 단계; 비아가 기판 바디로부터 접합-절연되도록 실리콘 기판 물질과 다른 도펀트를 비아에 확산하는 단계; 비아 맞은편의 제2 표면 위의 산화물에 영역을 오픈하고, 비아에 확산된 것과 같은 도펀트를 비아 하부까지 그 영역에 확산하는 단계; 및 전기적 단자들로서 이용될 영역들 위에 금속을 성막하고, 절연 단자들을 각 표면에 포토패터닝하는 단계를 더 포함한다. 일 실시예에서, 비아는 DRIE를 이용하여 형성된다.
비아 하부가 제2 표면으로부터 확산만으로 도달될 수 없는 비아 깊이인 환경하에서, 상기 방법은, 기판을 통해 에칭된 비아를 도핑하여 도핑-선택적 에칭액(echant)에 대해 저항력있게 만드는 단계; 제2 표면 위의 비아 맞은편 산화물에 오픈된 홀을 통해 도핑-선택적 에칭을 이용하여 비아의 하부 깊이까지 피트(pit)를 형성하는 단계; 및 비아에 확산된 것과 같은 도펀트를 피트에 확산시켜 비아의 내부 도핑을 외부 표면에 접속하는 단계를 더 포함한다. 선택적으로, 기판이 p-형이고 비아가 n-형 물질로 도핑될 경우, 상기 방법은 비아와 기판의 p-n접합에서 전기 화학적 에칭-스톱(etch-stop)을 형성하기 위해 기판에 전압을 인가하는 단계; 비아 맞은편 산화물에 오픈된 홀을 통해 p-n접합에서의 전기화학적 에칭-스톱까지 피트를 에칭하는 단계; 및 n-형 물질을 피트에 확산하여, 내부 도핑을 외부 표면에 접속하는 단계를 더 포함한다.
본 발명은 또한 다수의, 접합-절연, 전도성 상호접속들에 의해 전기적으로 접속된 전기적 장치를 형성하는 방법에 관한 것이다. 이 방법은 평평한 표면들을 가진 제1 및 제2 실리콘 기판들을 제공하는 단계 - 상기 제1 기판은 짝짓기(mating) 웨이퍼이고, 상기 제2 기판은 비아 웨이퍼임 - ; 짝짓기 및 비아 웨이퍼들의 양 표면에 산화물 층을 성장시키는 단계; 열압착(thermocompression) 접속에 이용될 양 웨이퍼들의 내부 표면 위의 좁은 융기들(narrow ridges)을 형성하는 단계; 전기적 단자들로서 이용될 영역들에 대해 비아 웨이퍼의 내부 및 외부 표면들 위의 산화물에 개구부들을 형성하고, 이들 영역들을 도핑하는 단계; 웨이퍼의 두께보다 작은 깊이로 비아 웨이퍼의 내부 표면을 통해 다수의 홀을 에칭하여 블라인드 비아들을 형성하는 단계; 비아 웨이퍼 물질과 다른 도펀트를 비아들에 확산시켜 웨이퍼 바디와 절연시키는 단계; 비아들 맞은편의 비아 웨이퍼의 외부 표면 위의 산화물에 영역들을 오픈하고, 비아들에 확산된 것과 동일한 도펀트를 비아 하부들까지 상기 영역들에 확산하는 단계; 열압착 본딩(bonding)에 의해 짝짓기 웨이퍼 및 비아 웨이퍼를 조립하는 단계; 및 조립된 웨이퍼들의 표면에 전기적 단자용 금속을 성막하고, 절연 단자들을 그 표면에 포토패터닝하는 단계를 포함한다.
일 실시예에서, 상기 방법은 실리콘 융기들과 금속 라인들이 서로 수직하게 교차하도록 하나의 웨이퍼의 내부 표면 위에 실리콘으로 된 좁은 융기들을 형성하고 및 다른 웨이퍼의 내부 표면 위에 좁은 금속 라인들을 형성하는 단계를 더 포함한다.
비아 하부들이 비아 웨이퍼의 외부 표면으로부터 확산만으로 접촉될 수 없는 경우, 상기 방법은 비아들을 도핑하여 도핑-선택적 에칭액에 대해 저항력있게 만드는 단계; 비아들 맞은편의 산화물에 오픈된 홀들을 통해 도핑-선택적 에칭을 이용하여 비아의 하부 깊이까지 피트들을 형성하는 단계; 및 비아들에 확산된 것과 동일한 도펀트를 피트들에 확산시켜 비아들의 내부 도핑과 외부 표면을 접속하는 단계를 더 포함한다. 선택적으로, 비아 웨이퍼가 p-형이고, 비아들이 n-형 물질로 도핑될 경우, 상기 방법은 비아와 비아 웨이퍼의 p-n접합에서 전기화학적 에칭-스톱을 형성하기 위하여 비아 웨이퍼에 전압을 인가하는 단계; 비아들 맞은편의 산화물에 오픈된 홀을 통해 p-n접합에서의 전기화학적 에칭-스톱까지 피트들을 에칭하는 단계; 및 피트들에 n-형 물질을 확산하여 내부 도핑을 외부 표면에 접속하는 단계를 더 포함한다.
본 발명은 또한 실리콘 웨이퍼의 한쪽에서 다른 쪽으로 전기적 신호를 전달하는 전도성 장치에 관한 것으로, 열적 성장된 산화물 층으로 커버되는 평평한 제1 및 제2 표면들을 가진 실리콘 기판; 기판 물질과 다른 도펀트로 확산된 전기적 전도성 블라인드 비아; 비아에 확산된 것과 동일한 도펀트로 비아 하부까지 확산된 제2 표면 위의 비아 맞은편 영역; 및 기판의 양 표면들 위의 전기적 접속용 금속 단자들을 포함한다. 비아 하부가 제2 기판으로부터 확산만으로 접촉될 수 없는 경 우, 전도성 장치는 제2 표면에서 시작하여 비아의 하부에서 끝나고, 비아에 확산된 것과 동일한 도펀트로 확산되는, 비아 맞은편에 위치한 피트를 더 포함한다.
본 발명은 또한 제2 기판의 상호접속들에 의해 전기적으로 접속된 전기적 장치에 관한 것으로, 평평한 내부 및 외부 표면들을 갖는 제1 및 제2 실리콘 기판들 - 상기 표면들은 열적으로 성장된 산화물에 의해 커버되고, 상기 제1 기판은 전력을 요구하는 활성(active) 표면을 갖는 짝짓기 웨이퍼이며, 상기 제2 기판은 전도성 비아 웨이퍼임 - ; 비아 웨이퍼 물질과 다른 도펀트로 확산된 다수의 블라인드 비아; 비아에 확산된 것과 동일한 도펀트로 비아 하부까지 확산된, 제2 표면 위의 비아들 맞은편 영역들; 및 비아 웨이퍼의 내부 및 외부 양 표면들 위의 전기적 접속용 금속 단자들 - 상기 짝짓기 웨이퍼 및 비아 웨이퍼는 열압착 본딩에 의해 조립됨 - 을 포함한다. 비아들 하부가 비아 웨이퍼의 외부 표면으로부터 확산만으로 도달될 수 없는 경우, 본 발명은, 비아 웨이퍼의 외부 표면에서 시작하여 비아들의 하부에서 끝나고, 비아들에 확산된 것과 동일한 도펀트로 확산된, 비아들 맞은편에 위치한 피트들을 더 포함한다. 본 발명의 일 실시예에서, 짝짓기 웨이퍼의 활성 표면은 압력 센서(pressure sensor)이다. 본 발명의 또 다른 실시예에서, 짝짓기 웨이퍼의 활성 표면은 가속도계(accelerometer)이다.
본 발명에 대한 앞선 및 다른 목적들, 특징들 및 장점들은, 유사한 참조문자들이 상이한 도면들에 걸쳐 동일한 부분들을 나타내는 첨부 도면들에 도시된, 본 발명의 바람직한 실시예들에 대한 다음의 더 구체적인 설명으로부터 명확하게 될 것이다. 도면들은, 본 발명의 원리들을 예시할 때 반드시 축적에 따르지 않고 강조될 수 있다.
도 1A-1G는 실리콘 웨이퍼에 전기적 전도성, 접합-절연 비아를 형성하기 위한 순차적인 프로세스를 도시한 단면도들이다.
도 2A-2C는 비아 하부의 깊이까지 피트를 형성함으로써 외부 표면에 블라인드 비아를 접속하기 위한 순차적인 프로세스를 도시한 단면도들이다.
도 3A-3H는 다수의 전기적 전도성, 접합-절연 비아들에 의해 전기적으로 접속된 제1 및 제2 실리콘 웨이퍼들로 전기적 장치를 형성하기 위한 순차적 프로세스를 도시한 단면도들이다.
도 4는 열압착 본딩(thermocompression bonding)에 의한 좁은 융기들의 웨이퍼간 접속(inter-wafer connection)을 도시한 도 3H의 실시예에 대한 단면도이다.
도 5A-5C는 비아들 하부의 깊이까지 피트들을 형성함으로써 전기적 장치의 블라인드 비아들을 외부 표면까지 접속하기 위한 순차적 프로세스를 도시한 단면도들이다.
도 6A는 실리콘 웨이퍼의 한쪽에서 다른 쪽까지 전기적 신호를 운반하는 전도성 장치에 대한 투시도이다.
도 6B는 도 6A의 실시예의 하부 표면에 대한 투시도이다.
도 7은 다수의 전기적 전도성 비아들을 포함하는 제2 실리콘 웨이퍼에 의해 전기적으로 접속된 제1 실리콘 웨이퍼를 포함하는 전기적 장치에 대한 투시도이다.
본 발명의 바람직한 실시예들에 대한 설명은 다음과 같다. 본 명세서에서 이용된 것과 같이, "접합-절연(junction-isolated)"은 한 도전형의 실리콘 기판의 개구부에 다른 도전형의 도펀트를 확산하고, 두 개의 다른 물질의 교차점에서 접합을 형성함으로써 한 도전형의 실리콘 기판에서 개구부를 절연시키는 것을 말한다. 본 명세서에 이용되는 "블라인드(blind)" 용어는 실리콘 기판의 한쪽에서 시작하여 실리콘 기판을 완전하게 통과하지 않은 개구부(opening)로 정의된다.
도 1A-1G에 따르면, 실리콘 웨이퍼에 전기적 전도성 비아를 형성하기 위한 순차적 프로세스에 대한 단면도들이 나타나있다. 도 1A는 평평한 제1 표면(2) 및 제2 표면(3)을 갖는 실리콘 기판(1)을 나타낸다. 도 1B에서, 산화물 층(9)은 제1 표면(2) 및 제2 표면(3) 양쪽 표면 위에 열적으로 성장된다. 도 1C에서 전기적 단자들로 이용될 영역들(4)에 대하여 양 표면들 위의 산화물 층(9)을 통해 개구부들이 형성되고, 영역들(4)은 도펀트(5)로 확산된다. 바람직한 실시예에서, 영역들(4)은 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소와 같은 도펀트를 이용하여 도핑된다. 도 1D에서, 홀(hole)은 제1 표면(2)를 통해 기판(1) 두께보다 작은 깊이까지 에칭되어 블라인드로 끝나는 비아(6)를 형성한다. 바람직한 실시예에서, 비아(6)는 DRIE를 이용하여 형성된다. 다른 실시예에서, 비아(6)는 기판(1)을 통해 약 96% 에칭된다. 또 다른 실시예에서, 비아(6)는 수직 혹은 거의 수직인 벽들을 갖도록 형성된다. 도 1E에 나타낸 것처럼, 비아(6)는 도펀트(7)로 확산되어, 기판(1)의 바디로부터 접합-절연된 비아(6)를 형성한다. 일 실시예에 서, 실리콘 기판(1)은 n-형 물질로 구성되고, 비아(6)는 p-형 물질로 확산된다. 다른 실시예에서, 실리콘 기판(1)은 p-형 물질로 구성되고, 비아(6)는 n-형 물질로 확산된다. 도 1F에서, 비아(6) 하부의 맞은편 산화물에 영역(8)이 오픈되고, 비아(6)와 같은 도펀트(7)로 영역(8)이 확산되어, 도핑된 실리콘을 제2 표면(3)에 접속한다. 도 1G에서, 금속은 기판 표면들 양쪽에 성막되고, 절연 단자들(10)이 제1 표면(2) 및 제2 표면(3)에 포토패터닝된다.
실리콘 웨이퍼에 전기적 전도성 비아를 형성하기 위한 프로세스에 대한 다른 실시예가, 도 1F와 같이 비아 하부가 확산만으로 접촉될 수 없는 경우에 이용되는 프로세스를 도시한 도 2A-2C에 도시된다. 도 2A에서, 도펀트(11)로 확산시켜 비아(6)를 도핑-선택적 에칭액에 대해 저항력있게 만든다. 바람직한 실시예에서, 비아(6)는 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소와 같은 도펀트를 이용하여 도핑된다. 도 2B에 나타낸 것과 같이, 도핑-선택적 에칭을 이용하여 비아(6)의 하부 깊이까지 피트(12)를 형성하기 위하여 제2 표면(3) 위의 산화물을 통해 홀이 오픈된다. 비아(6)와 유사하게, 피트(12)는 도 2C의 도펀트(7)로 확산되어 비아(6)를 통해 제2 표면(3)까지 도핑된 실리콘의 연속층을 형성한다. 이에 따라 전기적 전도를 위해 비아(6)의 내부 도핑(7)이 외부 표면(3)에 접속된다. 기판(1)이 p-형이고, 비아(6)에 확산된 도펀트(7)가 n-형인 선택적 실시예에서, 전기화학적 반응기(reactor)에서 기판(1)에 전압을 인가함으로써 도핑된 비아(6)와 기판(1)의 p-n접합에서 전기화학적 에칭-스톱이 형성된다. 그 다음, 도 2B와 같 이, 제2 표면(3) 위의 비아(6) 맞은편 산화물을 통해 홀이 오픈되고, 피트(12)는 p-n접합에서의 전기화학적 에칭-스톱까지 에칭된다. 피트(12)는 그 후 도 2C와 같이, n-형 도펀트(7)로 확산된다.
도 3A-3H에 따르면, 단면도들은 다수의 접합-절연, 전도성 상호접속들에 의해 전기적으로 접속된 제1 및 제2 웨이퍼로 전기적 장치를 형성하기 위한 프로세스를 나타낸다. 도 3A는 평평한 제1 표면(14) 및 제2 표면(15)를 가진 제1 실리콘 기판(13), 및 평평한 제1 표면(17) 및 제2 표면(18)를 가진 제2 실리콘 기판(16)을 나타낸다. 제2 실리콘 기판(16)이 비아 웨이퍼인 반면, 제1 실리콘 기판(13)은 짝짓기 웨이퍼이다. 도 3B에서, 산화물 층(9)이 짝짓기 웨이퍼(13)의 양 표면들인 표면들(14, 15), 및 비아 웨이퍼(16)의 양 표면들인 표면들(17, 18) 위에 성장된다. 도 3C에서 짝짓기 웨이퍼(13)의 내부 표면(15) 및 비아 웨이퍼(16)의 내부 표면(17) 위에, 좁은 융기들(19, 20)이 두 웨이퍼의 열압착 본딩을 위해 사용되도록 각각 형성된다. 도 3D에 나타낸 것과 같이, 개구부들이 비아 웨이퍼(16)의 표면들(17, 18) 위의 산화물 층(13)을 통해 만들어져 전기적 단자들로서 이용될 영역들(21)을 형성하고, 이들 영역들(21)은 도펀트(22)로 확산된다. 바람직한 실시예에서, 영역들(21)은 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소와 같은 도펀트를 이용하여 도핑된다. 도 3E에서, 다수의 홀이 비아 웨이퍼(16) 두께 보다 작은 깊이까지 비아 웨이퍼(16)의 내부 표면(17)을 통해 에칭되어 블라인드로 끝나는 비아들(23)을 형성한다. 바람직한 실시예에서, 비아들(23)은 DRIE를 이용 하여 형성된다. 다른 실시예에서, 비아들(23)은 비아 웨이퍼(16)을 통해 약 96% 에칭된다. 또 다른 실시예에서, 비아들(23)은 수직 혹은 거의 수직인 벽들을 갖도록 형성된다. 도 3F에서, 비아들(23)이 비아 웨이퍼(16)의 바디로부터 접합-절연되도록 비아 웨이퍼(16) 물질과 다른 도펀트(24)로 비아들(23)이 확산된다. 일 실시예에서, 비아 웨이퍼(16)는 n-형 물질로 구성되고, 비아들(23)은 p-형 물질로 확산된다. 다른 실시예에서, 비아 웨이퍼(16)는 p-형 물질로 구성되고, 비아들(23)은 n-형 물질로 확산된다. 도 3G에서, 비아들(23) 하부 맞은편의 산화물에 영역들(25)이 오픈되고, 비아와 동일한 도펀트(24)로 영역들(25)이 확산되어, 전도성을 외부 표면(18)까지 접속한다. 도 3H에서 짝짓기 웨이퍼(13) 및 비아 웨이퍼(16)는 열압착 본딩에 의해 조립된다. 다른 실시예에서, 도 4에 나타낸 것과 같이, 실리콘 융기들과 금속 라인들이 교차 영역들(49)에서 열압착 접속을 위해 서로 수직 교차되게 정렬되도록 실리콘의 좁은 융기들은 하나의 웨이퍼의 내부 표면 위에 형성되고, 좁은 금속 라인들은 다른 층의 내부 표면 위에 형성된다. 또 다른 실시예에서, 비아 웨이퍼(16) 위의 융기들(20)은 실리콘으로 만들어지고, 짝짓기 웨이퍼(13)의 융기들(19)은 열압착 본딩에 적절한 금속으로 만들어진다. 도 3G에서, 금속은 전기적 접속을 위해 표면 영역들 위에 성막되고, 전기적 단자들(26)은 이들 표면들에 포토패터닝된다.
두 웨이퍼의 본딩에 의해, 비아 웨이퍼의 두 면들이 밀폐된 분리가 가능해져서, 외부 표면(18)은 대기중에 노출되는 반면, 내부 표면(17), 결과적으로 비아들(23)은 고진공에 있다. 따라서, 접합-절연 비아들로 전기적 장치를 형성하고 진 공을 만드는 프로세스는 특히, 예를 들면 절대 압력 센서에 대해 커넥터를 형성하는데 장점이 있다. 부가적으로, 비아 웨이퍼를 거의 관통하도록 비아들을 에칭한 후, 비아 웨이퍼의 외부 표면(18) 위에 얕은 확산을 하면, 외부 표면 위에 포토패터닝 작업이 가능할 정도로 충분히 거의 평평한 외부 표면을 남긴다. 비아 웨이퍼의 외부 표면을 포토패터닝하는 이러한 능력은 열압착 본딩 이후 장치에 금을 도포하는데 도움이 될 것이다.
다수의 접합-절연, 전도성 상호접속들에 의해 전기적으로 접속된 제1 및 제2 웨이퍼들로 전기적 장치를 형성하는 프로세스에 대한 다른 실시예를 도 5A-5C에 나타내고, 도 5A-5C는 도 3G와 같이, 비아 하부들이 확산만으로 접촉될 수 없는 경우 이용되는 프로세스가 도시된다. 도 5A의 비아 웨이퍼(16)에서, 비아들(23)은 도펀트(27)로 확산되어 도핑-선택적 에칭액에 대해 저항력있게 만들어 진다. 바람직한 실시예에서, 비아들(23)은 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소를 이용하여 도핑된다. 도 5B에 나타낸 것과 같이, 비아 웨이퍼(16)의 표면(18) 위의 산화물에 오픈된 홀들을 통하여 피트들(28)이 도핑-선택적 에칭을 이용하여 비아들의 하부 깊이까지 형성된다. 도 5C에서, 피트들(28)은 도펀트(24)로 확산되어 비아들(23)을 통해 비아 웨이퍼(16)의 외부 표면(18)까지 도핑된 실리콘의 연속층이 형성된다. 이로인해, 전기적 전도를 위해 비아들(23)의 내부 도핑(24)이 외부 표면(18)에 접속된다. 비아 웨이퍼(16)가 p-형이고, 비아들(23)이 n-형 물질로 도핑되는 경우, 전기화학적 반응기에서 비아 웨이퍼(16)에 전압을 인 가함으로써 도핑된 비아들(23) 및 비아 웨이퍼(16)의 p-n접합에서 전기화학적 에칭-스톱이 형성되는 선택적 실시예가 있다. 다음, 도 5B와 같이, 외부 표면(18) 위의 비아들(23) 맞은편 산화물을 통해 홀들이 오픈되고, 피트들(28)은 p-n접합에서의 전기화학적 에칭-스톱까지 에칭된다. 피트들(28)은 그 이후 도 5C와 같이, n-형 도펀트(24)로 확산된다.
도 6A에 따르면, 표면들(30, 31)이 열적 성장된 산화물 층으로 커버되고, 본질적으로 평평하고, 평행한 제1 표면(30) 및 제2 표면(31)을 구비한 실리콘 기판(29)을 가진 본 발명의 실시예를 예시하는 전도성 장치(35)를 나타낸다. 전도성 비아(32)는 기판(29)을 통해 제1 표면(30)에서 시작하여 기판(29)의 두께보다 작은 깊이에서 블라인드로 끝나며, 비아(32)는 기판(29) 물질과 다른 도펀트로 확산된다. 일 실시예에서, 실리콘 기판(29)은 n-형 물질로 구성되고, 비아(32)는 p-형 물질로 확산된다. 다른 실시예에서, 실리콘 기판(29)은 p-형 물질로 구성되고, 비아(32)는 n-형 물질로 확산된다. 또 다른 실시예에서, 비아(32)는 기판(29)을 통해 약 96% 에칭된다. 바람직한 실시예에서, 비아(32)는 DRIE를 이용하여 형성된다. 또 다른 실시예에서, 비아(32)는 수직 벽들로 형성된다. 전기적 접속을 위해 전도성 장치(35)의 표면들(30, 31) 위에 금속 단자들(33)이 있다.
도 6B에서, 제2 표면(31)의 시각에 따르는 전도성 장치(35)에 대한 도면이 나타난다. 바람직한 실시예에서, 전도성 장치(35)는 비아(32) 맞은편 제2 표면(31)에서 시작하여 비아(32) 하부에서 끝나는 피트(34); 비아에 확산된 것과 동일한 도펀트로 확산된 피트(34)를 더 포함한다. 또한, 전기적 접속을 위한 제2 표 면(31) 위의 금속 단자들(33)이 도 6B에 도시된다.
도 7에 따르면, 제1 실리콘 기판(36)인 짝짓기 웨이퍼 및 제2 실리콘 기판(39)인 전도성 비아 웨이퍼를 가진 전기적 장치(48)를 나타낸다. 비아 웨이퍼(39)가 평행한 내부 표면(40) 및 외부 표면(41)을 갖는 반면, 짝짓기 웨이퍼(36)는 평행한 외부 표면(37) 및 내부 표면(38)을 갖고, 양 웨이퍼들의 표면들은 열적 성장된 산화물로 커버된다. 짝짓기 웨이퍼(36)는 전력을 요구하는 디바이스로 구성된 활성 표면(37)을 더 포함한다. 다수의 도전성 비아(42)는 내부 표면(40)에서 시작하고, 비아 웨이퍼(39)를 통해 비아 웨이퍼(39) 두께보다 작은 깊이에서 블라인드로 끝나며, 비아들(42)은 비아 웨이퍼(39) 물질과 다른 도펀트로 확산된다. 일 실시예에서, 비아 웨이퍼(39)는 n-형 물질로 구성되고, 비아들(42)은 p-형 물질로 확산된다. 다른 실시예에서, 비아 웨이퍼(39)는 p-형 물질로 구성되고, 비아들(42)은 n-형 물질로 확산된다. 다른 실시예에서, 비아들(42)은 비아 웨이퍼(39)를 통하여 약 96% 에칭된다. 바람직한 실시예에서, 비아들(42)은 DRIE를 이용하여 형성된다., 또 다른 실시예에서, 비아들(42)은 수직 벽들로 형성된다. 전기 접속용 금속 단자들(43)은 비아 웨이퍼(39)의 내부 표면(40) 및 외부 표면(41) 위에 있다.
전기적 장치(48)에서, 짝짓기 웨이퍼(36) 및 비아 웨이퍼(39)는 짝짓기 웨이퍼(36) 위의 좁은 융기들(44) 및 비아 웨이퍼(39) 위의 융기들(45)을 열압착 본딩함으로써 조립된다. 바람직한 실시예에서, 하나의 웨이퍼 위의 융기들은 실리콘이고, 다른 웨이퍼 위의 융기들은 금속이다. 더욱 바람직한 실시예에서, 융기들(44, 45)은 교차 영역들이 열압착 본딩이 발생하는 곳이도록 서로 수직하게 향해 있다. 다른 실시예에서, 짝짓기 웨이퍼(36) 위의 융기들(44)은 금속 라인들이고, 비아 웨이퍼(39) 위의 융기들(45)은 실리콘이다.
전기적 장치(48)에 대한 다른 실시예에서, 비아들(42) 맞은편 피트들(46)은 비아 웨이퍼(39)의 외부 표면(41)에서 시작하여 비아들(42)의 하부에서 끝나도록 형성되고, 이들 피트들은 비아들(42)에 확산된 것과 동일한 도펀트로 확산된다.
전기적 장치(48)에 대한 다른 실시예에서, 짝짓기 웨이퍼(36)의 활성 표면(37)은 표면(37) 위에 전기적 단자들(47)을 가진 압력 센서이다. 전기적 장치(48)에 대한 다른 실시예에서, 짝짓기 웨이퍼(36)의 활성 표면(37)은 가속도계이다. 본 발명의 다른 양상에서, 짝짓기 웨이퍼(36)의 활성 표면(37)은 집적회로이다.
본 발명은 바람직한 실시예들을 참조하여 구체적으로 나타내고 기술되었으나, 첨부된 청구범위가 포함하는 본 발명의 범위에서 벗어남이 없이 형식과 상세에서의 다양한 변경이 가능하다는 것은 당업자들에 의해 이해될 것이다.

Claims (46)

  1. 실리콘 기판에 접합-절연, 전도성 상호접속을 형성하기 위한 방법으로서,
    제1 및 제2 평평한 표면들을 갖는 실리콘 기판을 제공하는 단계;
    각 표면들 위에 산화물 층을 성장시키는 단계;
    전기적 단자들로 이용될 영역들에 대해 양 표면들 위의 상기 산화물 층을 통해 개구부들을 형성하고, 상기 영역들을 도핑하는 단계;
    블라인드(blind)로 끝나는 비아를 형성하기 위해 상기 기판의 제1 표면을 통해 상기 기판의 두께보다 작은 깊이까지 홀을 에칭하는 단계;
    상기 비아가 상기 실리콘 기판의 바디와 접합-절연되도록 상기 기판 물질과 다른 도펀트를 상기 비아에 확산하는 단계;
    상기 비아 맞은편의 상기 제2 표면 위의 산화물에 영역을 오픈하고, 상기 비아에 확산된 것과 동일한 도펀트를 상기 비아 하부까지 상기 영역에 확산하는 단계; 및
    상기 기판의 양 표면들 위에 상기 전기적 단자용 금속을 성막하고, 절연 단자를 각 표면에 포토패터닝하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 실리콘 기판은 n-형 물질로 구성되고, 상기 비아는 p-형 물질로 확산되 는 방법.
  3. 제1항에 있어서,
    상기 실리콘 기판은 p-형 물질로 구성되고, 상기 비아는 n-형 물질로 확산되는 방법.
  4. 제1항에 있어서,
    상기 비아는 DRIE(deep reactive ion etching)을 이용하여 형성되는 방법.
  5. 제1항에 있어서,
    상기 비아 개구부는 수직 벽들로 형성되는 방법.
  6. 제1항에 있어서,
    상기 비아는 상기 실리콘 기판을 통해 약 96% 에칭되는 방법.
  7. 제1항에 있어서,
    상기 전기적 단자들은 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소를 이용하여 도핑되는 방법.
  8. 제1항에 있어서,
    상기 비아를 도핑하여 도핑-선택적 에칭액에 대해 저항력있게 만드는 단계;
    상기 기판의 제2 표면 위의 상기 비아 맞은편의 산화물에 오픈된 홀을 통해, 도핑-선택적 에칭을 이용하여 상기 비아의 에칭-저항력이 있는 하부 깊이까지 피트(pit)를 형성하는 단계; 및
    상기 피트는 상기 비아에 확산된 것과 동일한 도펀트로 확산되어, 상기 비아를 통해 도핑된 실리콘 연속층을 상기 제2 표면까지 형성하여, 상기 내부 도핑이 상기 외부 표면에 접속되는 단계
    를 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 비아는 상기 도핑-선택적 에칭액에 대해 저항력있게 하기 위해 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소를 이용하여 도핑되는 방법.
  10. 제3항에 있어서,
    상기 비아 및 상기 기판의 p-n접합에서 전기화학적 에칭-스톱을 형성하기 위해 상기 실리콘 기판에 전압을 인가하는 단계;
    상기 기판의 제2 표면 위의 상기 비아 맞은편의 산화물에 오픈된 홀을 통해, 상기 p-n접합에서의 상기 전기화학적 에칭-스톱 깊이까지 피트를 에칭하는 단계; 및
    상기 피트가 n-형 물질로 확산되어 상기 비아를 통해 도핑된 실리콘의 연속층을 상기 제2 표면까지 형성하여, 상기 내부 도핑을 상기 외부 표면에 접속하는 단계
    를 더 포함하는 방법.
  11. 다수의, 접합-절연, 전도성 상호접속들에 의해 전기적으로 접속된 제1 및 제2 웨이퍼들을 이용하여 전기적 장치를 형성하는 방법으로서,
    평평한 표면들을 가진 제1 및 제2 실리콘 기판들을 제공하는 단계 - 상기 제1 기판은 짝짓기 웨이퍼(mating wafer)이고 상기 제2 기판은 비아 웨이퍼(via wafer)임 - ;
    상기 짝짓기 및 비아 웨이퍼들의 양 표면들에 산화물 층을 성장시키는 단계;
    열압착 접속을 위해 상기 짝짓기 웨이퍼 및 상기 비아 웨이퍼 양쪽의 내부 표면 위에 좁은 융기들을 형성하는 단계;
    전기적 단자들로 이용될 영역들에 대해 상기 비아 웨이퍼의 내부 및 외부 표면들 위의 산화물을 통해 개구부들을 형성하고, 상기 영역들을 도핑하는 단계;
    상기 실리콘 기판의 두께보다 작은 깊이로 상기 비아 웨이퍼의 내부 표면을 통해 다수의 홀들을 에칭하여 블라인드로 끝나는 비아들을 형성하는 단계;
    상기 비아들이 상기 비아 웨이퍼의 바디와 접합-절연되도록 상기 기판 물질과 다른 도펀트를 상기 비아들에 확산하는 단계;
    상기 비아들 맞은편의 상기 비아 웨이퍼의 외부 표면 위의 산화물에 영역들을 오픈하고, 상기 비아들에 확산된 것과 동일한 도펀트를 상기 영역들에 상기 비아들의 하부까지 확산하는 단계;
    열압착 본딩에 의해 상기 짝짓기 및 비아 웨이퍼들을 조립하는 단계; 및
    상기 조립된 웨이퍼들의 외부 표면 위에 전기적 단자용 금속을 성막하고, 그 표면에 절연 단자들을 포토-패터닝하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 비아 웨이퍼는 n-형 물질로 구성되고, 상기 비아들은 p-형 물질로 확산되는 방법.
  13. 제11항에 있어서,
    상기 비아 웨이퍼는 p-형 물질로 구성되고, 상기 비아들은 n-형 물질로 확산되는 방법.
  14. 제11항에 있어서,
    상기 비아들은 DRIE를 이용하여 형성되는 방법.
  15. 제11항에 있어서,
    상기 비아 개구부들은 수직 벽들로 형성되는 방법.
  16. 제11항에 있어서,
    상기 비아들은 상기 비아 웨이퍼를 통해 약 96% 에칭되는 방법.
  17. 제11항에 있어서,
    상기 비아 웨이퍼 위의 상기 전기적 단자들은 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소를 이용하여 도핑되는 방법.
  18. 제11항에 있어서,
    하나의 웨이퍼의 내부 표면 위의 실리콘의 좁은 융기들 및 다른 웨이퍼의 내부 표면 위의 좁은 금속 라인들을 형성하여, 상기 금속 라인들이 상기 웨이퍼 위의 가장 높은 특징(feature)이고 열압착 본딩을 위해 상기 제1 웨이퍼 위의 실리콘 융기들에 수직 교차하게 정렬되도록 하는 단계
    를 더 포함하는 방법.
  19. 제18항에 있어서,
    상기 실리콘 융기들은 상기 비아 웨이퍼 위에 있고, 상기 금속 라인들은 상기 짝짓기 웨이퍼 위에 있는 방법.
  20. 제11항에 있어서,
    도핑-선택적 에칭액에 대해 저항력있게 만들기 위해 상기 비아들을 도핑하는 단계;
    상기 비아 웨이퍼의 외부 표면 위의 상기 비아들 맞은편의 산화물에 오픈된 홀들을 통해, 도핑-선택적 에칭을 이용하여 상기 비아들의 에칭-저항력있는 하부들의 깊이까지 피트들을 형성하는 단계; 및
    상기 피트들이 상기 비아들에 확산된 것과 동일한 도펀트로 확산되어, 상기 비아들을 통해 도핑된 실리콘의 연속층을 상기 비아 웨이퍼의 외부 표면까지 형성하여, 상기 내부 도핑을 상기 외부 표면에 접속하는 단계
    를 더 포함하는 방법.
  21. 제20항에 있어서,
    상기 비아들은 상기 도핑-선택적 에칭액에 대해 저항력있게 하기 위해 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소를 이용하여 도핑되는 방법.
  22. 제13항에 있어서,
    상기 비아들 및 상기 비아 웨이퍼의 p-n접합들에서 전기화학적 에칭-스톱을 형성하기 위해 상기 비아 웨이퍼에 전압을 인가하는 단계;
    상기 기판의 외부 표면 위의 상기 비아들 맞은편의 산화물에 오픈된 홀들을 통해 상기 p-n접합들에서의 상기 전기화학적 에칭-스톱 깊이까지 피트들을 에칭하는 단계; 및
    상기 피트들이 n-형 물질로 확산되어 상기 비아들을 통해 도핑된 실리콘의 연속층을 외부 표면까지 형성하여, 상기 내부 도핑을 상기 외부 표면에 접속하는 단계
    를 더 포함하는 방법.
  23. 제11항의 방법에 의해 형성된 전기적 장치.
  24. 실리콘 웨이퍼의 한 쪽에서 다른 쪽으로 전기적 신호를 운반하는 전도성 장치로서,
    본질적으로 평평한 제1 및 제2 표면들을 가진 실리콘 기판 - 상기 표면들은 열적 성장된 산화물 층으로 커버됨 - ;
    상기 기판의 제1 표면에서 시작하여 상기 기판 두께보다 작은 깊이에서 블라인드로 끝나는 전도성 비아 개구부 - 상기 비아는 상기 기판 물질과 다른 도펀트로 확산됨 - ;
    상기 제2 표면 위의 상기 비아 맞은편의 영역 - 상기 영역은 상기 비아에 확산된 것과 동일한 도펀트로 상기 비아 하부까지 확산됨 - ; 및
    상기 기판의 제1 및 제2의 양 표면들 위의 전기적 접속을 위한 금속 단자들
    을 포함하는 전도성 장치.
  25. 제24항에 있어서,
    상기 실리콘 기판은 n-형 물질로 구성되고, 상기 비아는 p-형 물질로 확산되는 전도성 장치.
  26. 제24항에 있어서,
    상기 실리콘 기판은 p-형 물질로 구성되고, 상기 비아는 n-형 물질로 확산되는 전도성 장치.
  27. 제24항에 있어서,
    상기 비아는 DRIE를 이용하여 형성되는 전도성 장치.
  28. 제24항에 있어서,
    상기 비아 개구부는 수직 벽들로 형성되는 전도성 장치.
  29. 제24항에 있어서,
    상기 비아는 상기 실리콘 기판을 통해 약 96% 에칭되는 전도성 장치.
  30. 제24항에 있어서,
    상기 제2 표면에서 시작하여 상기 비아 하부에서 끝나는 상기 비아 맞은편의 피트를 더 포함하고, 상기 피트는 상기 비아에 확산된 것과 동일한 도펀트로 확산되는 전도성 장치.
  31. 제30항에 있어서,
    상기 비아는 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소를 이용하여 도핑되는 전도성 장치.
  32. 제30항에 있어서,
    상기 실리콘 기판은 p-형이고, 상기 비아는 n-형이고, 전기화학적 에칭-스톱이 상기 비아 및 기판의 p-n접합에 형성되는 전도성 장치.
  33. 제1 실리콘 기판이 전도성 상호접속들을 포함하는 제2 기판에 의해 전기적으로 접속된 전기적 장치에 있어서,
    본질적으로 평평한 내부 및 외부 표면들을 가진 제1 및 제2 실리콘 기판들 - 상기 표면들은 열적 성장된 산화물 층으로 커버되고, 상기 제1 실리콘 기판은 전력을 요구하는 활성 표면을 더 포함하는 짝짓기 웨이퍼가 되며, 상기 제2 실리콘 기판은 전도성 비아 웨이퍼가 됨 - ;
    상기 비아 웨이퍼의 내부 표면에서 시작하여 상기 웨이퍼 두께보다 작은 깊이에서 블라인드로 끝나는 다수의 전도성 비아 개구부 - 상기 비아들은 상기 비아 웨이퍼의 물질과 다른 도펀트로 확산됨 - ;
    상기 비아 웨이퍼의 외부 표면 위의 상기 비아들 맞은편의 영역들 - 상기 영역들은 상기 비아들에 확산된 것과 동일한 도펀트로 상기 비아 하부들까지 확산됨 - ;
    상기 비아 웨이퍼의 내부 및 외부의 양 표면들 위의 전기적 접속용 금속 단자들 - 상기 짝짓기 웨이퍼 및 비아 웨이퍼는 양 웨이퍼들의 내부 표면 위의 좁은 융기들에 대한 열압착 본딩에 의해 조립됨 - ;
    을 포함하는 전기적 장치.
  34. 제33항에 있어서,
    상기 비아 웨이퍼는 n-형 물질로 구성되고, 상기 비아들은 p-형 물질로 확산되는 전기적 장치.
  35. 제33항에 있어서,
    상기 비아 웨이퍼는 p-형 물질로 구성되고, 상기 비아들은 n-형 물질로 확산되는 전기적 장치.
  36. 제33항에 있어서,
    상기 비아들은 DRIE를 이용하여 형성되는 전기적 장치.
  37. 제33항에 있어서,
    상기 비아 개구부들은 수직 벽들로 형성되는 전기적 장치.
  38. 제33항에 있어서,
    상기 비아들은 상기 실리콘 기판을 통해 약 96% 에칭되는 전기적 장치.
  39. 제33항에 있어서,
    하나의 웨이퍼의 내부 표면 위의 실리콘의 좁은 융기들 및 다른 웨이퍼의 내부 표면 위의 좁은 금속 라인들을 더 포함하며, 상기 금속 라인들은 상기 웨이퍼 위의 가장 높은 특징이고 상기 제1 웨이퍼 위의 실리콘 융기들에 수직 교차하게 정렬되는 전기적 장치.
  40. 제39항에 있어서,
    상기 실리콘 융기들은 상기 비아 웨이퍼 위에 있고, 상기 금속 라인들은 상기 짝짓기 웨이퍼 위에 있는 전기적 장치.
  41. 제33항에 있어서,
    상기 비아 웨이퍼의 외부 표면에서 시작하여 상기 비아들의 하부에서 끝나는 상기 비아들 맞은편의 피트들을 더 포함하고, 상기 피트들은 상기 비아들에 확산된 것과 동일한 도펀트로 확산되는 전기적 장치.
  42. 제41항에 있어서,
    상기 비아들은 세제곱 센티미터 당 적어도 4×1019 붕소(Boron) 농도로 붕소를 이용하여 도핑된 전기적 장치.
  43. 제41항에 있어서,
    상기 비아 웨이퍼는 p-형이고, 상기 비아들은 n-형 물질로 도핑되고, 전기화학적 에칭-스톱이 상기 비아들 및 비아 웨이퍼의 p-n접합들에서 형성되는 전기적 장치.
  44. 제33항에 있어서,
    상기 짝짓기 웨이퍼의 활성 표면은 압력 센서로 구성되는 전기적 장치.
  45. 제33항에 있어서,
    상기 짝짓기 웨이퍼의 활성 표면은 가속도계로 구성되는 전기적 장치.
  46. 제33항에 있어서,
    상기 짝짓기 웨이퍼의 활성 표면은 집적회로로 구성되는 전기적 장치.
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