KR20080003033A - 출력 버퍼 및 그 구동 방법과 그를 이용한 표시장치 - Google Patents

Abstract

본 발명은 소비 전력의 증가없이 출력 버퍼의 충방전 시간을 단축하여 고속 구동을 가능하게 할 수 있는 출력 버퍼 및 그 구동 방법을 제공하는 것이다.

이를 위하여, 본 발명의 출력 버퍼는 입력 전압과 피드백된 출력 전압의 차전압을 증폭하여 출력하는 입력단 증폭기와; 상기 입력단 증폭기의 출력 신호에 응답하여 상기 입력 전압을 추종하는 출력 전압을 출력단으로 공급하는 출력단 증폭기와; 상기 출력단 증폭기의 입출력단 사이에 직렬로 접속된 제1 및 제2 보상 커패시터와; 상기 제2 보상 커패시터와 병렬 접속되어 상기 제1 및 제2 보상 커패시터에 의한 보상 커패시턴스를 조절하는 스위치를 포함한다.

아날로그 버퍼, 고슬루율, 보상 커패시턴스, 직렬 커패시터

Description

출력 버퍼 및 그 구동 방법과 그를 이용한 표시장치{OUTPUT BUFFER AND METHOD FOR DRIVING THE SAME AND DISPLAY USING THE SAME}

도 1은 본 발명의 실시 예에 따른 출력 버퍼의 등가 회로도.

도 2는 도 1에 도시된 출력 버퍼의 상세 회로도.

도 3은 도 2에 도시된 아날로그 버퍼의 페이즈 마진 확보 기간에서의 전류 흐름도.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 입력단(차동) 증폭기 20 : 출력단 증폭기

본 발명은 출력 버퍼에 관한 것으로, 특히 출력 신호의 충방전 시간을 단축하여 고속 구동이 가능한 출력 버퍼 및 그 구동 방법에 관한 것이다.

액정 표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정 표시장치는 주로 칼라 필터 어레이가 형성된 칼라 필터 기판과 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판이 액정을 사이에 두고 합착되어 형성된다. 칼라 필터 기판에는 공통 전압이 공급되는 공 통 전극이 전면적으로 형성되고 박막 트랜지스터 기판에는 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한 박막 트랜지스터 기판에는 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터와, 박막 트랜지스터를 제어하는 게이트 라인과, 박막 트랜지스터로 데이터 신호를 공급하는 데이터 라인이 형성된다.

액정 표시장치의 구동 회로는 게이트 라인들을 구동하는 게이트 드라이버와, 데이터 라인들을 구동하는 데이터 드라이버와, 공통 전극에 공통 전압을 공급하는 공통 전압 생성부와, 게이트 드라이버와 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 데이터 드라이버는 데이터 라인에 걸리는 부하인 저항(R) 및 커패시터(C) 성분에 의해 데이터 라인으로 공급되는 데이터 신호가 왜곡되는 것을 방지하기 위한 출력 버퍼를 구비한다. 게이트 드라이버와 공통 전압 생성부도 게이트 라인으로 공급되는 게이트 신호와 공통 전극으로 공급되는 공통 전압이 부하 성분에 의해 왜곡되는 것을 방지하기 위한 출력 버퍼를 구비한다. 출력 버퍼로는 연산 증폭기가 주로 사용된다.

최근 표시장치의 크기가 대형화 및 고해상도 되어 감에 따라 한 수평 라인을 구동하는 시간, 즉 데이터 신호의 충방전 시간이 단축되고 있다. 이로 인하여 출력 버퍼의 충방전 시간 부족으로 정해진 시간내에 출력 버퍼의 출력 신호인 데이터 신호가 목표 전압까지 충전 또는 방전되지 못하여 화질이 저하되는 문제점이 발생한다. 이를 해결하기 위하여 출력 전류를 증가시켜 출력 버퍼의 충방전 시간을 단축하는 방법이 고려될 수 있으나 이는 소비 전력이 증가되므로 부적합하다.

본 발명은 종래의 문제점을 해결하기 위하여 안출된 것으로 소비 전력의 증가없이 출력 버퍼의 충방전 시간을 단축하여 고속 구동을 가능하게 할 수 있는 출력 버퍼 및 그 구동 방법을 제공하는 것이다.

이를 위하여, 본 발명에 따른 출력 버퍼는 입력 전압과 피드백된 출력 전압의 차전압을 증폭하여 출력하는 입력단 증폭기와; 상기 입력단 증폭기의 출력 신호에 응답하여 상기 입력 전압을 추종하는 출력 전압을 출력단으로 공급하는 출력단 증폭기와; 상기 출력단 증폭기의 입출력단 사이에 직렬로 접속된 제1 및 제2 보상 커패시터와; 상기 제2 보상 커패시터와 병렬 접속되어 상기 제1 및 제2 보상 커패시터에 의한 보상 커패시턴스를 조절하는 스위치를 포함한다.

상기 제1 스위치는 상기 출력 전압의 슬루 레이트 증가가 필요한 제1 구간에서는 턴-오프되어 상기 보상 커패시턴스를 감소시킨다. 상기 보상 커패시턴스는 상기 제1 보상 커패시터의 제1 커패시턴스와 상기 제2 보상 커패시터의 제2 커패시턴스의 직렬 조합으로 결정된다.

한편, 상기 보상 커패시턴스는 상기 출력 전압의 페이즈 마진 확보가 필요한 제2 구간에서는 턴-온되어 상기 보상 커패시턴스를 증가시킨다. 상기 보상 커패시턴스는 상기 제1 보상 커패시터의 제1 커패시턴스에 의해 결정된다.

상기 입력단 증폭기는 제1 극성을 갖는 입출력 전압의 차전압을 출력하는 제1 차동 입력단과; 상기 제1 차동 입력단의 차전압에 따라 상기 출력단 증폭기로 공 급되는 제1 출력 신호를 조절하는 제1 전류 조절부와; 제2 극성을 갖는 입출력 전압의 차전압을 출력하는 제2 차동 입력단과; 상기 제2 차동 입력단의 차전압에 따라 상기 출력단 증폭기로 공급되는 제2 출력 신호를 조절하는 제2 전류 조절부와; 상기 제1 차동 입력단과 제1 전원 사이에 접속된 제1 정전류원과; 상기 제2 차동 입력단과 제2 전원 사이에 접속된 제2 정전류원과; 상기 제1 및 제2 전류 조절부 사이에 접속된 제3 및 제4 정전류원을 포함한다.

상기 제1 전류 조절부는 상기 제2 전원과 상기 제1 차동 입력단 사이에 접속된 제1 전류 미러와; 상기 제1 전류 미러와 상기 제3 및 제4 정전류원 사이에 접속된 제2 전류 미러를 포함한다. 상기 제2 전류 조절부는 상기 제1 전원과 상기 제2 차동 입력단 사이에 접속된 제3 전류 미러와; 상기 제3 전류 미러와 상기 제3 및 제4 정전류원 사이에 접속된 제4 전류 미러를 포함한다.

상기 출력단 증폭기는 상기 제1 전류 조절부의 제1 출력 신호에 응답하여 상기 출력단에 출력 전압을 충전하는 풀-업 트랜지스터와; 상기 제2 전류 조절부의 제2 출력 신호에 응답하여 상기 출력단의 출력 전압을 방전하는 풀-다운 트랜지스터를 포함한다. 상기 제1 및 제2 보상 커패시턴스와 상기 스위치는 상기 제1 전류 미러의 출력단과 상기 출력 증폭기의 출력단 사이에 접속되고; 상기 제3 전류 미러의 출력단과 상기 출력 증폭기의 출력단 사이에도 접속된다.

상기 출력단 증폭기의 출력단은 액정 표시 장치에 포함된 게이트 라인, 데이터 라인, 공통 전극 중 적어도 어느 하나와 접속된다.

그리고, 본 발명의 다른 특징에 따른 출력 버퍼의 구동 방법은 입력단 증폭 기에서 입력 전압과 피드백된 출력 전압의 차전압을 증폭하여 출력하는 단계와; 출력단 증폭기에서 상기 입력단 증폭기의 출력 신호에 응답하여 상기 입력 전압을 추종하는 출력 전압을 출력단으로 공급하는 단계와; 상기 출력단 증폭기의 입출력단 사이에 직렬로 접속된 제1 및 제2 보상 커패시터에 의한 보상 커패시턴스를 조절하는 단계를 포함한다.

상기 출력 전압의 슬루 레이트 증가가 필요한 제1 구간에서는 상기 보상 커패시턴스를 감소시킨다. 상기 보상 커패시턴스는 상기 제1 보상 커패시터의 제1 커패시턴스와 상기 제2 보상 커패시터의 제2 커패시턴스의 직렬 조합으로 결정된다. 상기 제1 및 제2 보상 커패시터는 상기 입력단 증폭기의 출력 전류를 상기 출력단 증폭기의 출력단으로 공급한다.

상기 보상 커패시턴스는 상기 출력 전압의 페이즈 마진 확보가 필요한 제2 구간에서는 상기 보상 커패시턴스를 증가시킨다. 상기 보상 커패시턴스는 상기 제1 보상 커패시터의 제1 커패시턴스에 의해 결정된다. 상기 제1 보상 커패시터는 상기 입력단 증폭기의 출력 전류를 상기 출력단 증폭기의 출력단으로 공급한다.

상기 특징들 외에 본 발명의 다른 특징 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 3을 참조하여 상세하게 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 출력 버퍼를 도시한 등가 회로도이다.

도 1에 도시된 출력 버퍼는 직렬 접속된 입력단 증폭기(10) 및 출력단 증폭 기(20)와, 출력단 증폭기(10)의 입출력 단자 사이에 직렬 접속된 제1 및 제2 보상 커패시터(C1, C2)와, 제2 보상 커패시터(C2)와 병렬 접속된 스위치(SW)를 구비한다.

도 1에 도시된 출력 버퍼는 출력 전압(Vout)이 입력단 증폭기(10)의 반전 입력 단자(-)로 피드백되는 전압 추종 구조를 구성하여 입력단 증폭기(10)의 비반전 입력 단자(+)로 입력되는 입력 전압(Vin)과 동일한 전압을 전류 증폭을 이용하여 출력 전압(Vout)으로 출력한다. 이때 출력 전압(Vout)의 충방전 시간, 즉 라이징 타임(Rising Time) 및 폴링 타임(Falling Time)을 결정하는 슬루 레이트(Slew Rate)는 다음 수학식 1과 같이 제2 연산 증폭기(20)의 출력전류(Is)와, 제2 연산 증폭기(20)의 입출력단 사이에 접속된 커패시터(C1, C2)에 따른 보상 커패시턴스(Cc)에 의해 결정된다.

여기서 출력 전압(Vout)의 충방전 시간을 단축하기 위하여 슬루 레이트를 증가시키기 위해서는 출력 전류(Is)를 증가시키거나, 보상 커패시턴스(Cc)를 감소시켜야 한다. 그런데 출력 전류(Is)를 증가시키는 방법은 소비 전력의 증가를 초래하므로 본 발명은 보상 커패시턴스(Cc)를 감소시키는 방법을 이용한다. 또한 보상 커패시턴스(Cc)를 감소시키는 경우 출력 전압(Vout)의 슬루 레이트가 증가하지만 페이즈 마진(Phase Margin)이 부족하여 출력 전압(Vout)이 발진함으로써 목표 전압의 세팅 시간이 지연될 수 있다. 이와 같이 보상 커패시턴스(Cc)에 대하여 슬루 레이트와 페이즈 마진이 상반된 관계를 갖으므로 제2 커패시터(C2)와 병렬 접속된 스위치(SW)를 제어하여 보상 커패시턴스(Cc)를 능동적으로 조절하는 방법을 이용한다.

예를 들면, 출력 전압(Vout)의 충방전 시간을 단축하기 위하여 높은 슬루 레이트가 필요한 구간에서는 스위치(SW)를 오픈시킴으로써 제1 및 제2 커패시터(C1, C2)가 직렬 접속되게 하여 보상 커패시턴스(Cc)는 다음 수학식 2와 같이 감소되게 한다.

이어서, 출력 전압(Vout)의 신속한 안정화를 위하여 페이즈 마진을 확보하기 위한 구간에서는 스위치(SW)를 단락시킴으로써 보상 커패시턴스(Cc)가 제1 커패시터(C1)의 커패시턴스로 구성되어 증가되게 한다.

이와 같이, 본 발명에 따른 출력 버퍼는 출력단에 연결된 보상 커패시턴스(Cc)를 높은 슬루 레이트가 필요한 구간과 충분한 페이즈 마진이 필요한 구간에 따라 능동적으로 조절함으로써 출력 전압(Vout)의 충방전 시간을 단축하여 고속 구동을 가능하게 한다.

도 2는 도 1에 도시된 출력 버퍼의 상세 회로도이다.

도 2에 도시된 출력 버퍼는 입력단 증폭기인 차동 증폭기(10)와 출력단 증폭부(20)로 구성된다.

차동 증폭기(10)는 정극성 입출력 전압에 의해 구동되는 제1 차동 증폭기와, 부극성 입출력 전압에 의해 구동되는 제2 차동 증폭기를 구비한다. 여기서 정극성 및 부극성은 공통 전압을 기준으로 한 데이터 전압의 극성을 나타낸다.

제1 차동 증폭기는 NMOS 트랜지스터 NM1 및 NM2로 구성된 제1 차동 입력단과, 제1 전원(VDD)과 제1 차동 입력단 사이에 접속된 PMOS 트랜지스터 PM6 및 PM7로 구성된 제1 전류 미러와, 제1 전류 미러의 PM6 및 PM7 각각과 직렬 접속된 PM8 및 PM9로 구성된 제2 전류 미러와, 제1 차동 입력단 NM1 및 NM2의 공통 소스 전극과 제2 전원(GND) 사이에 NM4를 포함한다. 여기서, NM4는 제2 바이어스 전압(Vb2)에 의해 일정 전류를 출력하는 제1 정전류원 역할을 한다. 제2 커런트 미러 PM8 및 PM9는 제3 바이어스 전압(Vb3)에 의해 구동된다. 제1 및 제2 전류 미러는 제1 차동 입력단의 차전압에 따라 제1 차동 증폭기의 출력 전류를 조절한다. 제1 차동 입력단에서 NM1의 게이트 전극과 접속된 반전 입력단 Vin(-)에는 출력 버퍼의 출력단으로부터 피드백된 출력 전압(Vout)이 공급되고, NM2의 게이트 전극과 접속된 비반전 입력단 Vin(+)에는 입력 전압이 공급된다. 이에 따라 제1 차동 증폭기는 제1 차동 입력단 NM1 및 NM2로 공급된 정극성의 입력 전압과 정극성의 출력 전압의 차전압을 증폭하고 증폭된 전류 신호를 출력 증폭기(10)로 공급하여 출력 전압이 입력 전압에 빠르게 추종하게 한다.

제2 차동 증폭기는 PMOS 트랜지스터 PM3 및 PM4로 구성된 제2 차동 입력단과, 제2 전원(GND)과 제1 차동 입력단 사이에 접속된 NMOS 트랜지스터 NM12 및 NM13으로 구성된 제3 전류 미러와, 제3 전류 미러의 NM12 및 NM13 각각과 직렬 접속된 NM10 및 NM11로 구성된 제4 전류 미러와, 제2 차동 입력단 PM3 및 PM4의 공통 소스 전극과 제1 전원(VDD) 사이에 접속된 PM5를 포함한다. 여기서, PM5는 제1 바이어스 전압(Vb1)에 의해 일정 전류를 출력하는 제2 정전류원 역할을 한다. 제4 커런트 미러 NM10 및 NM11은 제4 바이어스 전압(Vb4)에 의해 구동된다. 제3 및 제4 전류 미러는 제2 차동 입력단의 차전압에 따라 제2 차동 증폭기의 출력 전류를 조절한다. 제2 차동 입력단에서 PM3의 게이트 전극과 접속된 반전 입력단 Vin(-)에는 출력 버퍼의 출력단으로부터 피드백된 출력 전압(Vout)이 공급되고, PM4의 게이트 전극과 접속된 비반전 입력단 Vin(+)에는 입력 전압이 공급된다. 이에 따라 제2 차동 증폭기는 제1 차동 입력단 PM3 및 PM4로 공급된 부극성의 입력 전압과 부극성의 출력 전압의 차전압을 증폭하고 증폭된 전류 신호를 출력 증폭기(10)로 공급하여 출력 전압이 입력 전압에 빠르게 추종하게 한다.

그리고 차동 증폭기(10)는 제1 차동 증폭기의 제2 커런트 미러 PM8 및 PM9와 제2 차동 증폭기의 제4 커런트 미러 NM10 및 NM11 사이에 접속되어 제3 정전류원 역할을 하는 PM14 및 NM15와, 제4 정전류원 역할을 하는 PM16 및 NM17을 더 구비한다. 여기서 제3 정전류원의 PM14와 제4 정전류원의 PM16은 제5 바이어스 전압(Vb5)에 의해 구동되고, 제3 정전류원의 NM15 및 제4 정전류원의 NM17은 제6 바이어스 전압(Vb6)에 의해 구동된다.

출력 증폭기(20)는 제1 전원(VDD)과 출력단 사이에 접속되어 제1 차동 증폭기의 출력단에 의해 제어되는 풀-업 트랜지스터 PM18과, 출력단과 제2 전원(GND) 사이에 접속되어 제2 차동 증폭기의 출력단에 의해 제어되는 풀-다운 트랜지스터 NM19를 구비한다.

그리고 본 발명에 따른 출력 버퍼는 출력 전압(Vout)의 슬루 레이트를 결정하는 제1 및 제2 보상 커패시터(Cc1, Cc2)와, 제2 보상 커패시터(Cc2)와 병렬 접속된 스위치(SW)를 더 구비한다. 이러한 제1 및 제2 보상 커패시터(Cc1, Cc2)와 스위치(SW)는 차동 증폭기(10)의 제1 전류 미러 PM6 및 PM7의 출력단과 출력 증폭기(20)의 출력단 사이에 접속된다. 또한 제1 및 제2 보상 커패시터(Cc1, Cc2)와 스위치(SW)는 차동 증폭기910)의 제3 전류 미러 NM12 및 NM13의 출력단과 출력 증폭기(20)의 출력단 사이에도 접속된다.

예를 들어, 입력 전압이 상승될 때 제1 차동 입력단에서 NM2의 드레인 전류는 증가되며, NM1의 드레인 전류가 감소되므로 제1 차동 증폭기의 출력 전압(제3 전류 미러의 PM9의 드레인 전압)이 감소되어 출력 전압(Vout)은 PM18의 충전 동작으로 증가한다. 이 때 도 2와 같이 스위치(SW)는 오픈되고 제1 전류 미러의 출력 전류(PM7의 출력 전류) Is가 제1 및 제2 보상 커패시터(Cc1, Cc2)를 경유하여 출력단으로 공급되므로 출력 전압(Vout)의 슬루 레이트는 증가한다. 이어서, 도 3과 같이 스위치(SW)를 단락시키면 출력 전류 Is가 제1 보상 커패시터(Cc1) 및 스위치(SW)를 경유하여 출력단으로 공급되므로 보상 커패시턴스(Cc)가 증가하여 페이즈 마진이 확보되므로 출력 전압(Vout)은 빠르게 안정화된다. 그리고 출력 전 압(Vout)이 입력 전압(Vin)에 수렴하면 NM1의 드레인 전류는 증가하고 NM2의 드레인 전류가 감소되므로 제1 차동 증폭기의 출력 전압이 증가하여 PM18은 충전 동작을 멈추게 된다.

반면에, 부극성 입력 전압이 하강할 때 제1 차동 입력단에서 PM4의 드레인 전류는 증가되며, PM3의 드레인 전류가 감소되므로 제2 차동 증폭기의 출력 전압(제4 전류 미러의 NM11의 드레인 전압)이 증가하여 출력 전압(Vout)은 PM18의 방전 동작으로 감소한다. 이때 도 2와 같이 스위치(SW)는 오픈되고 제3 전류 미러의 출력 전류(NM13의 출력 전류) Is가 제1 및 제2 보상 커패시터(Cc1, Cc2)를 경유하여 출력단으로 공급되므로 출력 전압(Vout)의 슬루 레이트는 증가한다. 이어서, 도 3과 같이 스위치(SW)를 단락시키면 출력 전류 Is가 제1 보상 커패시터(Cc1) 및 스위치(SW)를 경유하여 출력단으로 공급되므로 보상 커패시턴스(Cc)가 증가하여 페이즈 마진이 확보되므로 출력 전압(Vout)은 빠르게 안정화된다. 그리고 출력 전압(Vout)이 입력 전압(Vin)에 수렴하면 PM3의 드레인 전류는 증가하고 PM4의 드레인 전류가 감소되므로 제2 차동 증폭기의 출력 전압이 감소하여 NM19은 방전 동작을 멈추게 된다.

이와 같이, 본 발명에 따른 출력 버퍼는 출력단에 연결된 보상 커패시턴스(Cc)를 높은 슬루 레이트가 필요한 구간과 충분한 페이즈 마진이 필요한 구간에 따라 능동적으로 조절함으로써 출력 전압(Vout)의 충방전 시간을 단축하여 고속 구동을 가능하게 한다. 이러한 발명의 출력 버퍼는 액정 표시 장치의 데이터 라인을 구동하는 데이터 드라이버의 출력 버퍼로 적용되어 데이터 라인을 고속 구동할 수 있다. 또한 본 발명의 출력 버퍼는 액정 표시 장치의 게이트 라인을 구동하는 게이트 드라이버와, 공통 전압을 공급하는 공통 전압 생성부에도 적용될 수 있다.

상술한 바와 같이, 본 발명에 따른 출력 버퍼 및 그 구동 방법은 출력단에 연결된 보상 커패시턴스를 높은 슬루 레이트가 필요한 구간과 충분한 페이즈 마진이 필요한 구간에 따라 능동적으로 조절함으로써 출력 전압(Vout)의 충방전 시간을 단축하여 고속 구동을 가능하게 한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (18)

1. 입력 전압과 피드백된 출력 전압의 차전압을 증폭하여 출력하는 입력단 증폭기와;

   상기 입력단 증폭기의 출력 신호에 응답하여 상기 입력 전압을 추종하는 출력 전압을 출력단으로 공급하는 출력단 증폭기와;

   상기 출력단 증폭기의 입출력단 사이에 직렬로 접속된 제1 및 제2 보상 커패시터와;

   상기 제2 보상 커패시터와 병렬 접속되어 상기 제1 및 제2 보상 커패시터에 의한 보상 커패시턴스를 조절하는 스위치를 포함하는 것을 특징으로 하는 출력 버퍼.
2. 제 1 항에 있어서,

   상기 제1 스위치는 상기 출력 전압의 슬루 레이트 증가가 필요한 제1 구간에서는 턴-오프되어 상기 보상 커패시턴스를 감소시키는 것을 특징으로 하는 출력 버퍼.
3. 제 2 항에 있어서,

   상기 보상 커패시턴스는 상기 제1 보상 커패시터의 제1 커패시턴스와 상기 제2 보상 커패시터의 제2 커패시턴스의 직렬 조합으로 결정되는 것을 특징으로 하 는 출력 버퍼.
4. 제 2 항에 있어서,

   상기 보상 커패시턴스는 상기 출력 전압의 페이즈 마진 확보가 필요한 제2 구간에서는 턴-온되어 상기 보상 커패시턴스를 증가시키는 것을 특징으로 하는 출력 버퍼.
5. 제 4 항에 있어서,

   상기 보상 커패시턴스는 상기 제1 보상 커패시터의 제1 커패시턴스에 의해 결정되는 것을 특징으로 하는 출력 버퍼.
6. 제 1 항에 있어서,

   상기 입력단 증폭기는

   제1 극성을 갖는 입출력 전압의 차전압을 출력하는 제1 차동 입력단과;

   상기 제1 차동 입력단의 차전압에 따라 상기 출력단 증폭기로 공급되는 제1 출력 신호를 조절하는 제1 전류 조절부와;

   제2 극성을 갖는 입출력 전압의 차전압을 출력하는 제2 차동 입력단과;

   상기 제2 차동 입력단의 차전압에 따라 상기 출력단 증폭기로 공급되는 제2 출력 신호를 조절하는 제2 전류 조절부와;

   상기 제1 차동 입력단과 제1 전원 사이에 접속된 제1 정전류원과;

   상기 제2 차동 입력단과 제2 전원 사이에 접속된 제2 정전류원과;

   상기 제1 및 제2 전류 조절부 사이에 접속된 제3 및 제4 정전류원을 포함하는 것을 특징으로 하는 출력 버퍼.
7. 제 6 항에 있어서;

   상기 제1 전류 조절부는

   상기 제2 전원과 상기 제1 차동 입력단 사이에 접속된 제1 전류 미러와;

   상기 제1 전류 미러와 상기 제3 및 제4 정전류원 사이에 접속된 제2 전류 미러를 포함하는 것을 특징으로 하는 출력 버퍼.
8. 제 7 항에 있어서,

   상기 제2 전류 조절부는

   상기 제1 전원과 상기 제2 차동 입력단 사이에 접속된 제3 전류 미러와;

   상기 제3 전류 미러와 상기 제3 및 제4 정전류원 사이에 접속된 제4 전류 미러를 포함하는 것을 특징으로 하는 출력 버퍼.
9. 제 8 항에 있어서,

   상기 출력단 증폭기는

   상기 제1 전류 조절부의 제1 출력 신호에 응답하여 상기 출력단에 출력 전압을 충전하는 풀-업 트랜지스터와;

   상기 제2 전류 조절부의 제2 출력 신호에 응답하여 상기 출력단의 출력 전압을 방전하는 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 출력 버퍼.
10. 제 9 항에 있어서,

    상기 제1 및 제2 보상 커패시턴스와 상기 스위치는 상기 제1 전류 미러의 출력단과 상기 출력 증폭기의 출력단 사이에 접속되고;

    상기 제3 전류 미러의 출력단과 상기 출력 증폭기의 출력단 사이에도 접속된 것을 특징으로 하는 출력 버퍼.
11. 제 1 항에 있어서,

    상기 출력단 증폭기의 출력단은 액정 표시 장치에 포함된 게이트 라인, 데이터 라인, 공통 전극 중 적어도 어느 하나와 접속된 것을 특징으로 하는 출력 버퍼.
12. 입력단 증폭기에서 입력 전압과 피드백된 출력 전압의 차전압을 증폭하여 출력하는 단계와;

    출력단 증폭기에서 상기 입력단 증폭기의 출력 신호에 응답하여 상기 입력 전압을 추종하는 출력 전압을 출력단으로 공급하는 단계와;

    상기 출력단 증폭기의 입출력단 사이에 직렬로 접속된 제1 및 제2 보상 커패시터에 의한 보상 커패시턴스를 조절하는 단계를 포함하는 것을 특징으로 하는 출력 버퍼의 구동 방법.
13. 제 12 항에 있어서,

    상기 출력 전압의 슬루 레이트 증가가 필요한 제1 구간에서는 상기 보상 커패시턴스를 감소시키는 것을 특징으로 하는 출력 버퍼의 구동 방법.
14. 제 13 항에 있어서,

    상기 보상 커패시턴스는 상기 제1 보상 커패시터의 제1 커패시턴스와 상기 제2 보상 커패시터의 제2 커패시턴스의 직렬 조합으로 결정되는 것을 특징으로 하는 출력 버퍼의 구동 방법.
15. 제 14 항에 있어서,

    상기 제1 및 제2 보상 커패시터는 상기 입력단 증폭기의 출력 전류를 상기 출력단 증폭기의 출력단으로 공급하는 것을 특징으로 하는 출력 버퍼의 구동 방법.
16. 제 12 항에 있어서,

    상기 보상 커패시턴스는 상기 출력 전압의 페이즈 마진 확보가 필요한 제2 구간에서는 상기 보상 커패시턴스를 증가시키는 것을 특징으로 하는 출력 버퍼의 구동 방법.
17. 제 16 항에 있어서,

    상기 보상 커패시턴스는 상기 제1 보상 커패시터의 제1 커패시턴스에 의해 결정되는 것을 특징으로 하는 출력 버퍼의 구동 방법.
18. 제 17 항에 있어서,

    상기 제1 보상 커패시터는 상기 입력단 증폭기의 출력 전류를 상기 출력단 증폭기의 출력단으로 공급하는 것을 특징으로 하는 출력 버퍼의 구동 방법.

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