KR20080002499A - 반도체 패키지용 리드 프레임, 그 제조방법 및 반도체패키지 - Google Patents

Abstract

본 발명은 내부리드부를 절곡 소성 가공함으로써, 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 패키지용 리드 프레임, 그 제조방법 및 반도체 패키지를 제공하는 것을 목적으로 하며, 이 목적을 달성하기 위하여 본 발명은, 상부에 반도체칩이 실장되도록 복수개의 리드를 구비한 리드 프레임에 있어서, 상기 리드는, 최외각에 배치되는 외부리드부와, 상기 외부리드부의 안쪽에 배치되고 상기 외부리드부의 두께보다 작은 두께를 가지는 내부리드부를 포함하고, 상기 내부리드부는 상기 외부리드부에 연결되는 절곡부와 상기 절곡부에 연장되는 접속부를 구비하며, 상기 외부리드부의 상부면으로부터 상기 접속부의 상부면까지의 수직거리가 상기 외부리드부의 하부면으로부터 상기 접속부의 하부면까지의 수직거리보다 크도록, 상기 절곡부 및 상기 접속부는 소성 가공에 의해 형성되는 반도체 패키지용 리드 프레임, 그 제조방법 및 반도체 패키지를 제공한다.

Description

반도체 패키지용 리드 프레임, 그 제조방법 및 반도체 패키지{Lead frame for semiconductor package, method for manufacturing the same, and semiconductor package}

도 1은 종래의 반도체 패키지를 도시한 단면도이다.

도 2는 종래의 에칭방법으로 제조한 리드 프레임의 평면도 및 부분단면도이다.

도 3은 종래의 에칭방법에 따른 리드 프레임의 SEM 및 AFM 표면사진이다.

도 4는 본 발명에 따른 리드 프레임의 제조방법을 설명한 단면도이다.

도 5는 본 발명에 따른 리드 프레임의 단면도이다.

도 6은 본 발명에 따른 리드 프레임의 표면 사진이다.

도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.

도 8은 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.

　　　　　　　　<도면의 부요부분에 대한 부호의 설명>

40: 리드 프레임 51: 외부리드부

52: 내부리드부 52a: 절곡부

52b: 접속부 53: 와이어

54: 반도체 칩 55: 몰드 수지

56: 다이패드 70: 리드

100: 고정 지그 200: 제1다이부

300: 제2다이부

본 발명은 반도체 패키지용 리드 프레임, 그 제조방법 및 반도체 패키지에 관한 것으로, 특히, 내부리드부 부분을 절곡 소성시켜 제조한 반도체 패키지용 리드 프레임, 그 제조방법 및 반도체 패키지에 관한 것이다.

　　　　　　　　반도체 리드 프레임은 반도체 칩(chip)과 함께 반도체 패키지(package)를 이루는 핵심 구성요소의 하나로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead)의 역할과 반도체 칩을 지지해주는 지지체(frame)의 역할을 한다. 이러한 반도체 리드 프레임은 통상적으로 스탬핑(stamping) 방식 또는 에칭(etching) 방식에 의해 제조된다. 이러한 반도체 리드 프레임 제조 방식들 중 에칭 방식은 화학 약품을 이용하여 소재의 국소 부위를 부식시킴으로써 제품을 형성하는 화학적 식각방법으로서, 이는 미세한 피치를 가지는 리드 프레임을 소량 생산하는 경우에 주로 적용되는 제조방법이다.

　　　　　　　　아울러, 리드폭은 와이어 본딩시에 확실한 본딩을 행하기 위하여 일정 폭 이상 확보하고 나서 리드를 미세간격으로 형성하여 리드선단을 칩을 탑재하는 패드 에 되도록 가깝게 할 필요가 있다.

　　　　　　　　도 1은 종래의 반도체 패키지를 도시한 단면도이다.

　　　　　　　　도 1에 나타낸 바와 같이, 반도체 패키지는 저면 테두리 부위가 에칭처리된 다이패드(11)와, 일부면이 에칭처리된 리드(12)와, 상기 다이패드(11)의 상부 표면에 부착된 반도체 칩(13)와, 상기 반도체 칩(13)의 전극과 리드(12)를 전기적으로 연결시키는 와이어(14)와, 상기 반도체 칩(13)와 리드의 외장을 감싸서 패키지의 외장을 형성하는 엔캡슐레이션(15)을 구비한다.

　　　　　　　　도 2는 종래의 에칭방법으로 제조한 리드 프레임(16)의 평면도 및 부분단면도(m',m")이고, 도 3은 에칭하여 제조한 리드 프레임(16)의 SEM(n-1, n-2) 및 AFM(n-3) 표면사진이다.

도 2에 나타낸 바와 같이, 리드 프레임(16)의 리드(60)를 양면 에칭에 의하여 제조하면(m',m") 리드 상하부면의 길이가 동등하게 형성하기가 어렵고, 날카롭게 식각되며, 많은 비용의 제작비와 고난이도의 제작 기술이 필요하다. 아울러, 도 3의 표면 사진(n-1, n-2, n-3)에서와 같이 원소재의 구성 요소에 따라 에칭 후 돌출 현상이 발생 될 수 있으며, 이는 부가적으로 실시되어질 수 있는 도금공정이나 와이어 본딩에서 도금불량이나 본딩불량 을 일으켜서 품질에 악영향을 미치게 된다.

　　　　　　　　또한, 리드의 와이어 본딩 폭을 넓게 취하기 위하여 본딩면의 레지스트 패턴간격을 좁게하고 리드 프레임재의 하면에서는 레지스트 패턴 간격을 넓게하여 하면측에서 에칭이 빠르게 진행되도록 하는 에칭 방법은 리드의 단면 형상이 사다리 꼴에 가까운 형상으로 되고 와이어 본딩시에 크램프시켰을 때에 리드가 경사져 크램프되어 버린다는 문제점이 있으며, 에칭시에 리드벽면이 침식되므로 레지스트 패턴보다도 리드 간격이 넓어지고 리드수가 증대된 경우에 충분히 리드 간격을 미세화시킬 수 없다는 문제점이 있다. 또한 완성된 2개 이상의 패키지를 상하로 적층 시키기 위하여 상하부에 전극단자들이 각각 대응되도록 노출이 되어야 하고 동시에 패키지 내부에는 칩이 수용되어야 함으로 칩과 내부리드의 위치에 있어서 내부리드가 형성될 때에 최대한의 크기의 칩을 패키지 내에 수용하고 칩의 전극과 내부리드를 전기적으로 연결하기 위한 공간을 확보하기 위해서는 내부리드의 상하부의 단차의 깊이에서 상부가 깊고 하부가 얇게 형성되는 것이 바람직하다. 그러나 통상의 에칭에 의한 리드 프레임 제조에 있어서 그 깊이 조절이 용이하지 않고 비록 2내지 3단의 에칭을 하는 경우라도 일정한 깊이 제어가 용이하지 않은 문제점이 있다.

본 발명의 주된 목적은, 내부리드부를 절곡 소성 가공함으로써, 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 패키지용 리드 프레임, 그 제조방법 및 반도체 패키지를 제공하는 것이다.

본 발명은, 상부에 반도체칩이 실장되도록 복수개의 리드를 구비한 리드 프레임에 있어서, 상기 리드는, 최외각에 배치되는 외부리드부와, 상기 외부리드부의 안쪽에 배치되고 상기 외부리드부의 두께보다 작은 두께를 가지는 내부리드부를 포함하고, 상기 내부리드부는 상기 외부리드부에 연결되는 절곡부와 상기 절곡부에 연장되는 접속부를 구비하며, 상기 외부리드부의 상부면으로부터 상기 접속부의 상부면까지의 수직거리가 상기 외부리드부의 하부면으로부터 상기 접속부의 하부면까지의 수직거리보다 크도록, 상기 절곡부 및 상기 접속부는 소성 가공에 의해 형성되는 반도체 패키지용 리드 프레임을 개시한다.

또한, 본 발명은, 리드를 포함하는 리드 프레임을 준비하는 단계와, 상기 리드의 안쪽 부분이 소정 깊이로 식각되도록 상기 리드의 상부면을 부분 에칭하여 내부리드부를 형성하는 단계와, 고정 지그를 이용하여 상기 내부리드부의 외곽에 위치한 외부리드부의 상부면 및 하부면을 지지하는 단계와, 상기 내부리드부의 일부가 절곡되어 절곡부가 형성되면서 상기 리드의 하부면에 단차가 형성되도록 상기 내부리드부의 상부면을 제1다이부로 누르는 동시에 상기 내부리드부의 하부면을 제2다이부로 누르는 소성 가공 단계를 포함하는 리드 프레임의 제조 방법을 개시한다.

여기서, 상기 소성 가공 단계는, 상기 절곡부에 연결되는 접속부를 형성하며, 상기 외부리드부의 상부면으로부터 상기 접속부의 상부면까지의 수직거리가 상기 외부리드부의 하부면으로부터 상기 접속부의 하부면까지의 수직거리보다 크도록 수행될 수 있다.

또한, 본 발명은, 적어도 하나의 반도체 칩과, 상기 반도체 칩이 실장되며 복수개의 리드를 구비하는 리드 프레임과, 상기 반도체 칩과 상기 리드를 전기적으로 연결하는 도전성 연결부재와, 상기 반도체 칩을 둘러싸는 몰드 수지를 포함하며, 상기 리드는, 적어도 일표면이 상기 몰드 수지 외부로 노출되고 최외각에 배치 되는 외부리드부와, 상기 외부리드부의 안쪽에 배치되고 상기 외부리드부의 두께보다 작은 두께를 가지는 내부리드부를 포함하고, 상기 내부리드부는 상기 외부리드부에 연결되는 절곡부와 상기 절곡부에 연장되는 접속부를 구비하며, 상기 외부리드부의 상부면으로부터 상기 접속부의 상부면까지의 수직거리가 상기 외부리드부의 하부면으로부터 상기 접속부의 하부면까지의 수직거리보다 크도록 상기 절곡부 및 상기 접속부는 소성 가공에 의해 형성되는 반도체 패키지를 개시한다.

여기서, 상기 반도체 패키지를 적층하는 적층 반도체 패키지를 형성할 수 있다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 각 도면에 제시된 동일한 부재에 대해서는 참조부호는 생략하였다.

　　　　　　　　도 4는 본 발명에 따른 리드 프레임의 제조방법을 설명한 단면도이고, 도 5는 본 발명에 따른 리드 프레임 단면도이며, 도 6은 본 발명에 따른 리드 프레임의 SEM 표면 사진이다.

　　　　　　　　도 4에 나타낸 바와 같이, 리드 프레임(40) 제조 공정을 간략히 설명하면 다음과 같다.

　　　　　　　　먼저, 종래의 QFN(Quad Flat No-lead) 제조방법과 동일하게 관통부(F)와 동시에 내부리드부(52) 부분을 편측 에칭하여 형상 가공을 실시한다(S410).

　　　　　　　　이어서, 외부의 일정한 힘에 의해 고정 지그(100)를 수직 이동시켜 외부리드부(51)의 상부면 및 하부면을 지지한다(s420).

마지막으로, 외부의 일정한 힘에 의해 제1다이부(200)와 제2다이부(300)를 동시에 수직 이동시켜 내부리드부(52)의 상부면 및 하부면을 눌러, 내부리드부(52)를 소성한다(s430).

내부리드부(52)를 소성하는 과정에서, 절곡부(52a)와 접속부(52b)가 형성되는데, 절곡부(52a)는 소성에 의해 절곡되는 부분이고, 접속부(52b)는, 도 5에 도시된 바와 같이, 차후 와이어(53)로 반도체 칩(54)과 전기적으로 연결되는 부분이다.

여기서, 리드(70)의 하부면에는 단차가 형성되는데, 그 단차의 깊이는 접속부(52b)의 하부면이 상승한 높이와 동일하게 된다(s440). 이때, 소성시킨 단차의 깊이는 적어도 0.01mm 이상이 바람직하며, 더욱 바람직하게는 0.01 내지 0.05mm이다. 　　　　　　　　

여기서, 상기 제1다이부(200)와 상기 제2다이부(300)에 의해 동시 가압되어 제조된 리드 프레임(40)은 도 7의 반도체 패키지(500)의 두께(A)를 최소로 제조하는 것을 포함한다. 아울러, 외부리드부(51)의 상하부면(B',B")의 면적 및 위치가 동일하게 제조하는 것을 포함한다. 상기 상하부 면의 위치 및 표면적은 반도체 패키지를 적층시키는 경우에 소정의 상하부의 리드가 전기적으로 연결이 되어야 함으로 바람직하게는 면적과 위치가 동일한 것이 바람직하다.

도 5에 나타낸 바와 같이, 본 실시예에 따른 리드 프레임(40)은, 리드(70)를 소성시켜 제조(h',h")함으로써 외부리드부(51)의 상하부면(B',B")의 면적 및 위치가 동일해지고 도 6에 나타낸 바와 같이 리드(70)의 표면(G)이 돌출된 입자 없이 일정한 입자 형상이 됨을 알 수 있다.

도 7은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이고, 도 8은 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.　　　　　

　　　　　　　　도 7에 나타낸 바와 같이, 반도체 패키지(500)는 다이패드(56)의 상부면에 반도체 칩(54)을 탑재하고, 탑재되어진 반도체 칩(54)과 리드(70)를 연결하여 전기적 신호를 입출력하는 도전성 연결부재인 와이어(53)와, 반도체 칩(54)을 외부 환경과 밀폐시키는 몰드 수지(55)를 구비하고 있다.

　　　　　　　　즉, 반도체 패키지(500)는 반도체 칩(54) 상부면 양측과 전기적으로 연결된 와이어(53)가 리드(70)의 접속부(52b)에 본딩되어 구성한 것으로, 이때 상기 반도체 칩(54)은 다수개의 금속 와이어(53)에 의해 리드(70)의 외부리드부(51) 및 내부리드부(52)와 전기적으로 접속되어 연결된다.

도 8의 도시한 예에서는 2개의 패키지(510,520)를 적층하여 적층 반도체 패키지를 구성한 것을 도시하고 있으나, 이를 꼭 한정하는 것은 아니며, 상기와 같은 방법으로 여러개의 패키지를 적층하여 그 처리 용량을 적층 패키지의 수만큼 증가시키도록 구성할 수 있다. 아울러, 적층에 필요하지 않은 부분을 절곡 소성 가공을 통하여 몰딩 수지공정에서 잠식되어 노출되지 않도록 함으로써 패키지의 신뢰성을　 향상시키고, 어셈블리 비용을 더욱 절감할 수 있다.

여기서, 2개 이상의 패키지를 상하로 적층 시키기 위하여 상하부에 전극단자들이 각각 대응되도록 노출이 되어야 하고 동시에 패키지 내부에는 칩이 수용되어야 한다. 이를 위해, 반도체 칩(54)과 내부리드부(52)의 위치에 있어서 내부리드부(52)가 형성될 때에 최대한의 크기의 반도체 칩(54)을 반도체 패키지(500) 내에 수용하고, 반도체 칩(54)의 전극과 내부리드부(52)를 전기적으로 연결하기 위한 공간을 확보하기 위해서는, 외부리드부(51)의 상부면으로부터 접속부(52b)의 상부면까지의 수직거리(S1)가 외부리드부(51)의 하부면으로부터 접속부(52b)의 하부면까지의 수직거리(S2)보다 크도록 형성되는 것이 바람직하다.

이상에서와 같이, 본 발명은 내부리드부를 절곡 소성 가공함으로써 패키지의 신뢰성을 향상시키고, 어셈블리 비용을 절감할 수 있을 뿐만 아니라 리드 상하부면이 평탄을 이루어 와이어 본딩의 품질을 향상시키는 장점이 있으며, 반도체 패키지를 최소한의 두께로 제작하여 적층함으로써 반도체 칩의 처리능력을 극대화할 수 있는 효과가 있다.

Claims (5)

1. 상부에 반도체칩이 실장되도록 복수개의 리드를 구비한 리드 프레임에 있어서,

   상기 리드는, 최외각에 배치되는 외부리드부; 및

   상기 외부리드부의 안쪽에 배치되고, 상기 외부리드부의 두께보다 작은 두께를 가지는 내부리드부를 포함하고,

   상기 내부리드부는 상기 외부리드부에 연결되는 절곡부와 상기 절곡부에 연장되는 접속부를 구비하며, 상기 외부리드부의 상부면으로부터 상기 접속부의 상부면까지의 수직거리가, 상기 외부리드부의 하부면으로부터 상기 접속부의 하부면까지의 수직거리보다 크도록, 상기 절곡부 및 상기 접속부는 소성 가공에 의해 형성되는 반도체 패키지용 리드 프레임.
2. 리드를 포함하는 리드 프레임을 준비하는 단계;

   상기 리드의 안쪽 부분이 소정 깊이로 식각되도록 상기 리드의 상부면을 부분 에칭하여 내부리드부를 형성하는 단계;

   고정 지그를 이용하여 상기 내부리드부의 외곽에 위치한 외부리드부의 상부면 및 하부면을 지지하는 단계;

   상기 내부리드부의 일부가 절곡되어 절곡부가 형성되면서 상기 리드의 하부면에 단차가 형성되도록, 상기 내부리드부의 상부면을 제1다이부로 누르는 동시에 상기 내부리드부의 하부면을 제2다이부로 누르는 소성 가공 단계를 포함하는 리드 프레임의 제조 방법.
3. 제2항에 있어서,

   상기 소성 가공 단계는, 상기 절곡부에 연결되는 접속부를 형성하며, 상기 외부리드부의 상부면으로부터 상기 접속부의 상부면까지의 수직거리가, 상기 외부리드부의 하부면으로부터 상기 접속부의 하부면까지의 수직거리보다 크도록 수행되는 리드 프레임의 제조 방법.
4. 적어도 하나의 반도체 칩과, 상기 반도체 칩이 실장되며 복수개의 리드를 구비하는 리드 프레임과, 상기 반도체 칩과 상기 리드를 전기적으로 연결하는 도전성 연결부재와, 상기 반도체 칩을 둘러싸는 몰드 수지를 포함하며,

   상기 리드는, 적어도 일표면이 상기 몰드 수지 외부로 노출되고 최외각에 배치되는 외부리드부; 및

   상기 외부리드부의 안쪽에 배치되고, 상기 외부리드부의 두께보다 작은 두께를 가지는 내부리드부를 포함하고,

   상기 내부리드부는 상기 외부리드부에 연결되는 절곡부와 상기 절곡부에 연장되는 접속부를 구비하며, 상기 외부리드부의 상부면으로부터 상기 접속부의 상부면까지의 수직거리가 상기 외부리드부의 하부면으로부터 상기 접속부의 하부면까지의 수직거리보다 크도록 상기 절곡부 및 상기 접속부는 소성 가공에 의해 형성되는 반도체 패키지.
5. 제4항의 반도체 패키지를 적층하여 형성되는 적층 반도체 패키지 .

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