KR20070122358A - 어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치 - Google Patents

어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치 Download PDF

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Abstract

어레이 기판, 이의 제조 방법 및 이를 구비한 액정표시장치가 개시되어 있다. 본 발명의 어레이기판은 IPP 방식을 이용하여 제조될 수 있다. 제1 몰드를 이용하여 게이트라인, 게이트전극 및 공통라인이 형성되고, 기판 상에 게이트절연막과 제1 평탄막이 형성되고, 제2 몰드를 이용하여 반도체층이 형성되고, 제2 평탄막 상에 제2 평탄막이 형성되고, 제3 몰드를 이용하여 데이터라인 및 소오스/드레인전극이 형성되고, 제4 몰드를 이용하여 형성된 콘택홀을 갖는 보호막이 형성되며, 제5 몰드를 이용하여 화소전극이 형성된다.
액정표시장치, IPP, 몰드, 포토리소그라피, 평탄막

Description

어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치{ARRAY SUBSTRATE, METHOD OF MANUFACTURING THEREOF AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}
도 1a 내지 도 1E는 종래의 사진 리소그라피 방식을 이용하여 금속 패턴을 형성하는 방법을 설명하기 위한 공정 단면도.
도 2a는 본 발명에 따른 어레이 기판을 도시한 평면도.
도 2b는 도 2a에서 A-A'라인, B-B'라인 및 C-C'라인을 따라 절단한 단면도.
도 3a 내지 도 19a는 본 발명에 따른 어레이 기판의 제조공정을 설명하기 위해 도시한 단면도들.
도 3b 내지 도 19b는 도 3a 내지 도 19a의 평면도들.
도 20은 본 발명에 따른 액정표시장치의 단면도.
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 간단하면서 저렴하 며 고 해상도의 패턴을 갖는 어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치에 관한 것이다.
최근 들어, 반도체 소자 및 표시장치를 제조하기 위한 패터닝 기술에 대한 관심이 높아지고 있다. 이와 같은 패터닝 기술은 반도체 소자 및 표시장치의 소형화, 고집적화 및 양산성에 큰 영향을 미친다. 즉, 패터닝 기술이 복잡해질수록 양산성이 저하될 뿐만 아니라 불량률이 높아질 수 있다.
종래의 패터닝 기술은 광에 반응하는 포토 레지스트 레진(photo resist resin)을 이용한 사진 리소그라피(photo lithography) 방식이 주로 사용되었다.
도 1a 내지 도 1E는 종래의 사진 리소그라피 방식을 이용하여 금속 패턴을 형성하는 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 통해 금속물질을 증착하여 금속막(metal film, 20a)을 형성한다.
이어서, 상기 금속막(20a) 상에 포토 레지스트 레진을 형성하여 감광성막(photoresest film, 90)을 형성한다.
도 1b에 도시된 바와 같이, 상기 감광성막(90)상에 상기 마스크(M)를 위치시킨 다음, 광을 조사한다.
도 1C에 도시된 바와 같이, 상기 마스크(M)를 통과한 광에 조사된 상기 감광성막(90)으로부터 경화 영역(90a)이 형성된다.
상기 기판(10)을 현상하여 경화 영역(90a)을 제외한 감광성막(90)을 제거한다. 따라서, 경화 영역(90a)을 갖는 감광성 패턴이 형성된다.
도 1D에 도시된 바와 같이, 상기 감광성 패턴을 마스크로 하여 식각 공정을 수행한다.
도 1E에 도시한 바와 같이, 식각 공정 후 상기 감광성 패턴을 스트립함으로써, 상기 기판(10) 상에 금속 패턴(20)을 형성한다.
종래의 포토리소그라피 방식은 하나의 금속 패턴을 형성하기 위해, 증착공정, 노광공정, 현상공정, 식각공정 및 스트립공정등과 같이 5개의 공정이 필요하므로, 공정이 복잡해지는 문제가 있다.
또한, 종래의 포토리소그라피 방식은 광을 조사하기 위한 광 소오스를 갖는 노광장비가 필요하다. 하지만, 이러한 노광 장비는 상당히 고가이므로, 이러한 노광 장비를 이용하여 패턴을 형성하는 경우, 공정 비용이 증가되는 문제가 있다.
게다가, 종래의 포토리소그라피 방식은 광을 이용하여 감광 패턴을 형성한다. 하지만, 노광 장비의 한계로 인해 광이 회절되게 되어, 이러한 회절 광에 의해 감광 패턴이 정밀하게 형성되지 않게 된다. 이에 따라, 이러한 감광 패턴에 의해 형성된 금속 패턴 또한 정밀하게 패턴되지 않게 되어 고 해상도의 패턴을 얻을 수 없는 문제가 있다. 또한, 이와 같이 정밀하지 않은 패턴으로 인해 수율이 상당히 저하되는 문제가 있다.
따라서, 본 발명은 비노광 공정을 이용하여 패터닝을 함으로써 간소하면서 저렴하게 미세 패턴을 형성할 수 있는 어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 비노광 공정을 이용하여 패터닝을 함으로써, 고 해상도의 패턴을 얻을 수 있고 수율이 향상될 수 있는 어레이기판, 이의 제조 방법 및 이를 구비한 액정표시장치를 제공함에 있다.
본 발명의 제1 실시예에 따르면, 어레이기판은, 기판 상에 제1 방향으로 배치된 게이트라인; 상기 게이트라인으로부터 연장된 게이트전극; 상기 게이트라인을 포함하는 상기 기판 상에 배치된 게이트절연막; 상기 게이트절연막의 제1 영역 상에 배치된 제1 평탄막; 상기 게이트절연막의 제2 영역 및 상기 제1 평탄막 상에 배치된 반도체층; 상기 제1 평탄막 상에 배치된 제2 평탄막; 데이터라인; 상기 데이터라인으로부터 연장되며, 상기 반도체층 및 상기 제2 평탄막 상에 배치된 소오스전극; 상기 소오스전극으로부터 이격되며, 상기 반도체층 및 상기 제2 평탄막 상에 배치된 드레인전극; 상기 제2 평탄막, 상기 소오스전극, 상기 드레인전극 및 상기 반도체층 상에 배치된 보호막; 및 상기 제1 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되며, 상기 보호막 상에 배치된 화소전극을 포함한다.
본 발명의 제2 실시예에 따르면, 액정표시장치는, 컬러필터기판; 기판 상에 제1 방향으로 배치된 게이트라인과, 상기 게이트라인으로부터 연장된 게이트전극과, 상기 게이트라인을 포함하는 상기 기판 상에 배치된 게이트절연막과, 상기 게이트절연막의 제1 영역 상에 배치된 제1 평탄막과, 상기 게이트절연막의 제2 영역 및 상기 제1 평탄막 상에 배치된 반도체층과, 상기 제1 평탄막 상에 배치된 제2 평탄막과, 데이터라인과, 상기 데이터라인으로부터 연장되며, 상기 반도체층 및 상기 제2 평탄막 상에 배치된 소오스전극과, 상기 소오스전극으로부터 이격되며, 상기 반도체층 및 상기 제2 평탄막 상에 배치된 드레인전극과, 상기 제2 평탄막, 상기 소오스전극, 상기 드레인전극 및 상기 반도체층 상에 배치된 보호막과, 상기 제1 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되며, 상기 보호막 상에 배치된 화소전극을 포함하는 어레이기판; 및 상기 컬러필터기판과 상기 어레이기판 사이에 개재된 액정층을 포함한다.
본 발명의 제3 실시예에 따르면, 어레이기판의 제조 방법은, 제1 몰드를 이용하여 기판 상에 게이트라인, 게이트전극 및 공통라인을 형성하는 단계; 상기 게이트라인, 상기 게이트전극 및 상기 공통라인을 포함하는 상기 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막의 제1 영역 상에 제1 평탄막을 형성하는 단계; 제2 몰드를 이용하여 상기 게이트절연막의 제2 영역 상에 반도체층을 형성하는 단계; 상기 제1 평탄막 상에 제2 평탄막을 형성하는 단계; 제3 몰드를 이용하여 제2 평탄막 상에 데이터라인 그리고 상기 반도체층 상에 소오스전극 및 드레인전극을 형성하는 단계; 제4 몰드를 이용하여 제1 및 제2 콘택홀들을 갖는 보호막을 형성하는 단계; 제5 몰드를 이용하여 상기 보호막 상에 상기 제1 콘택홀을 통해 상기 드레인전극에 전기적으로 연결된 화소전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 어레이 기판 및 표시장치를 설명한다.
본 발명의 액정표시장치용 어레이 기판은 IPP(in-plane printing) 방식을 이용하여 제조될 수 있다. IPP 방식은 광을 이용하는 기존의 포토리소그라피 방식과 달리 광을 이용하지 않는 비노광 공정으로 패턴을 형성한다.
예컨대, 기판 상에 금속막을 형성하고, 그 위에 에칭 레지스트막(etching resist film)을 형성한 다음, 미리 양각/음각으로 패턴된 몰드를 상기 에칭 레지스트막에 접촉시켜, 에칭 레지스트막과 몰드 사이의 표면 에너지의 차이에 의해 발생된 반발력과 몰드의 음각 패턴으로 에칭 레지스트막이 빨려들어가는 모세관 현상(capillary force)을 이용하여 상기 몰드의 양각/음각 패턴이 상기 에칭 레지스트막에 전사된다. 즉, 몰드의 음각 패턴에 대응된 에칭 레지스트 패턴이 형성될 수 있다.
이와 같이, IPP 방식을 이용함으로써, 공정이 단순해지고 비용이 절감될 수 있다. 또한, 몰드의 양각/음각 패턴이 그대로 기판에 전사되므로, 고 해상도를 갖는 패턴이 형성되고, 수율이 현저히 향상될 수 있다.
이하에서 이러한 IPP 방식을 이용하여 제조된 어레이 기판을 설명한다. 이하에서는 IPP 방식을 이용한 어레이 기판으로서, IPS 모드(in-plane switching mode) 어레이 기판을 예로 설명하고 있으나, 이에 한정되지 않고 TN 모드(twisted nematic)를 포함한 다양한 모드의 어레이 기판에 적용될 수 있다. 또한, 본원 발명은 어레이 기판에 한정되지 않고, IPP 방식을 이용하여 컬러필터 기판을 제조할 수도 있다.
도 2a는 본 발명에 따른 어레이 기판을 도시한 평면도이고, 도 2b는 도 2a에 서 A-A'라인, B-B'라인 및 C-C'라인을 따라 절단한 단면도이다.
도 2a 및 도 2b에 도시한 바와 같이, 기판(110) 상에 제1 방향을 따라 게이트라인(112)이 배치되고 상기 게이트라인(112)으로부터 연장된 게이트 전극(114)이 배치된다. 상기 게이트라인(112)과 평행하게 공통라인(115)이 배치된다. 상기 공통라인(115)은 상기 게이트라인(112)과 동일 평면 상에 배치될 수 있다.
상기 게이트라인(112), 상기 게이트전극(114) 및 상기 공통라인(115)은 IPP 방식을 이용하여 동시에 형성될 수 있다.
상기 게이트라인(112)을 포함하는 기판(110) 상에 게이트절연막(116)이 형성된다. 상기 게이트절연막(116)은 실리콘나이트라이드(SiN)와 같은 무기절연물질이나 BCB(benzocyclobutene)와 같은 유기절연물질로 이루어질 수 있다.
IPP 방식을 이용하여 패턴을 형성하기 위해서는 기판(110) 상에 형성된 패턴 형성 물질이 평면 상으로 배치되어야 한다. 이는 IPP 방식에 사용된 몰드가 평행한 면을 갖는데 기인한다.
상기 게이트절연막(116)은 상기 게이트라인(112), 상기 게이트전극(114) 및 상기 공통라인(115)에 의해 단차가 형성되고, 이러한 단차에 의해 비균일한 평면이 발생된다.
따라서, 상기 게이트라인(112), 상기 게이트전극(114) 및 상기 공통라인(115)에 대응하는 게이트절연막(116)을 제외한 상기 게이트절연막(116) 상에 제1 평탄막(120)이 배치된다. 상기 제1 평탄막(120)의 상부 표면은 상기 게이트라인(112), 상기 게이트전극(114) 및 상기 공통라인(115)에 대응된 게이트절연 막(116)의 상부 표면과 일치되도록 배치된다. 따라서, 상기 게이트라인(112), 상기 게이트전극(114) 및 상기 공통라인(115)에 대응하는 게이트절연막(116)과 상기 제1 평탄막(120)에 의해 균일한 평면이 유지되게 된다.
상기 제1 평탄막(120)은 상기 게이트절연막(116)과 동일한 절연물질로 이루어지거나 상이한 절연물질로 이루어질 수 있다.
상기 제1 평탄막(120)을 포함하는 기판(110) 상에 상기 게이트전극(114)에 대응된 상기 게이트절연막(116) 상에 액티브층과 오믹컨택층을 포함하는 반도체층(118)이 배치된다.
상기 반도체층(118)은 상기 게이트절연막(116) 상에만 형성되므로, 반도체층(118)이 형성된 영역과 그렇지 않은 영역 사이에 상기 반도체층(118)에 의해 단차가 발생된다.
따라서, 상기 반도체층(118)을 제외한 제1 평탄막(120) 상에 제2 평탄막(122)이 배치된다. 상기 제2 평탄막(122)의 상부 표면은 상기 반도체층(118)의 상부 표면과 일치되도록 배치된다. 따라서, 상기 반도체층(118)과 상기 제2 평탄막(122)에 의해 균일한 평면이 유지되게 된다.
상기 제2 평탄막(122)은 상기 게이트절연막(116)과 동일한 절연물질로 이루어지거나 상이한 절연물질로 이루어질 수 있다. 상기 제2 평탄막(122)은 실리콘나이트라이드(SiN)와 같은 무기절연물질이나 BCB(benzocyclobutene)과 같은 유기절연물질로 이루어질 수 있다.
상기 제2 평탄막(122)을 포함하는 기판(110) 상에 데이터라인(124)이 배치되 고, 상기 데이터라인(124)으로부터 연장 형성된 소오스전극(126a)이 배치되며, 상기 소오스전극(126a)과 이격된 드레인전극(126b)이 배치된다. 상기 데이터라인(124)은 상기 게이트라인(112)과 교차하는 제2 방향을 따라 배치될 수 있다. 상기 게이트라인(112)과 상기 데이터라인(124)의 교차에 의해 화소 영역이 정의될 수 있다.
상기 데이터라인(124), 상기 소오스전극(126a) 및 상기 드레인전극(126b)은 IPP 방식을 이용하여 동시에 형성될 수 있다.
따라서, 상기 게이트전극(114), 상기 반도체층(118), 상기 소오스전극(126a) 및 상기 드레인전극(126b)으로 구성된 박막트랜지스터(128)가 형성될 수 있다.
상기 데이터라인(124)을 포함하는 기판(110) 상에 보호막(130, passivation layer)이 배치된다. 상기 보호막(130)은 실리콘나이트라이드(SiN)와 같은 무기절연물질이나 BCB(benzocyclobutene)과 같은 유기절연물질로 이루어질 수 있다.
상기 보호막(130)은 상기 데이터라인(124), 상기 소오스전극(126a) 및 상기 드레인전극(126b)에 비해 통상적으로 매우 두껍게 형성되므로, 상기 데이터라인(124), 상기 소오스전극(126a) 및 상기 드레인전극(126b)에 의해 상기 보호막(130)에 단차가 발생되지 않는다. 따라서, 상기 데이터라인(124), 상기 소오스전극(126a) 및 상기 드레인전극(126b) 주변에 어떠한 평탄막도 형성할 필요가 없다.
상기 보호막(130)에는 IPP 방식을 이용하여 상기 드레인전극(126b)이 노출된 제1 콘택홀(132a)과 상기 공통라인(115)이 노출된 제2 콘택홀(132b)이 형성된다.
상기 제1 콘택홀(132a)을 통해 상기 드레인전극(126a)과 전기적으로 연결된 화소전극(134)이 배치되고, 상기 화소전극(134)으로부터 연장 형성된 다수의 화소전극 바들(134a, 134b, 134c)이 배치된다. 또한, 상기 제2 콘택홀(132b)을 통해 상기 공통라인(115)과 전기적으로 연결된 공통전극(136)이 배치되며, 상기 공통전극(136)으로부터 연장 형성된 다수의 공통전극 바들(136a, 136b, 136c, 136d)이 배치된다. 상기 화소전극 바들(134a, 134b, 134c)과 상기 공통전극 바들(136a, 136b, 136c, 136d)은 서로 교대로 형성될 수 있다.
상기 화소전극(134), 상기 화소전극 바들(134a, 134b, 134c), 상기 공통전극(136) 및 상기 공통전극 바들(136a, 136b, 136c, 136d)은 IPP 방식을 이용하여 동시에 형성될 수 있다.
이상의 설명에서는 공통전극(136)과 공통전극 바들(136a, 136b, 136c, 136d)이 화소전극(134)과 화소전극 바들(134a, 134b, 134c)과 동시에 동일 평면 상에 형성된다.
하지만, 본 발명의 IPS 모드 어레이 기판은 공통전극(136)과 공통전극 바들(136a, 136b, 136c, 136d)이 화소전극(134)과 화소전극 바들(134a, 134b, 134c)과 상이한 층에 형성될 수도 있다.
예컨대, 공통라인(115)을 형성할 때, 상기 공통라인에 일체로 형성된 공통전극과 상기 공통전극으로부터 연장 형성된 공통전극 바들이 동시에 형성될 수 있다. 이러한 경우, 상기 보호막(130) 상에는 화소전극(134)과 화소전극 바들(134a, 134b, 134c)만이 배치되게 된다.
따라서, 본 발명은 포토리소그라피 방식이 아닌 IPP 방식을 이용하여 어레이 기판을 제조함으로써, 공정이 단순해지고 노광 장비를 사용하지 않음에 따라 공정 비용이 현저히 절감되며 몰드를 이용하여 직접 기판에 패턴을 전사함으로써 고 해상도의 패턴을 얻을 수 있고 수율을 향상시킬 수 있다.
도 3a 내지 도 19a는 본 발명에 따른 어레이 기판의 제조공정을 설명하기 위해 도시한 단면도들이고, 도 3b 내지 도 19b는 도 3a 내지 도 19a의 평면도들이다.
본 발명은 비노광공정으로 패턴을 형성할 수 있는 IPP 방식을 이용하여 어레이 기판을 제조한다. 상기 IPP 방식은 양각/음각의 패턴을 갖는 몰드의 접촉에 의해 반발력과 모세관 현상을 이용하여 몰드의 음각 패턴으로 패널 물질을 이동시켜 원하는 패턴을 형성하는 방식이다.
도 3a와 도 3b에 도시된 바와 같이, 어레이 기판을 제조하기 위해, 먼저 기판(110)의 전면에 제1 금속막(111)을 증착한다.
상기 제1 금속막(111)은 전도성을 갖는 금속물질로 이루어질 수 있다. 상기 제1 금속막(111)은 스퍼터링(Sputtering) 또는 화학기상증착법(CVD)을 이용하여 증착될 수 있다.
상기 제1 금속막(111)에 에칭 레지스트(etching resist)물질을 도포하여 제1ER층(190a)을 형성한다.
상기 제1ER층(190a)은 패턴 형성을 위한 마스크 물질로서, polyethylene glycol, hexandiol diacylate, 1,4-butanediol diglycidyl ether 중 어느 하나의 물질로 이루어질 수 있다. 이들 물질의 표면 에너지는 대략 33 내지 40 mJ/cm2이다.
도 4a 및 도 4b에 도시된 바와 같이, 제1ER(Etching resist)층(190a) 상으로 양각/음각 패턴을 갖는 제1 몰드(300a)가 위치된다.
상기 제1 몰드(300a)는 표면 에너지가 대략 20mJ/cm2을 갖는 PDMS(polydimethylsiloxane)으로 이루어질 수 있다. 따라서, 상기 제1 몰드(300a)와 상기 제1 ER층(190a) 간에는 대략 13 내지 20 mJ/cm2의 표면 에너지 차이가 발생한다. 따라서, 상기 제1 몰드(300a)가 상기 제1 ER층(190a)에 접촉되는 경우, 상기 제1 ER층(190a)은 상기 제1 몰드(300a)에 대해 반발하는 반발력이 발생하게 된다. 또한, 상기 제1 몰드(300a)가 상기 제1 ER층(190a)에 접촉되는 경우, 상기 제1 몰드(300a)의 양각 패턴에 대응된 제1 ER층(190a)이 상기 제1 몰드(300a)의 음각 패턴으로 이동하는 모세관 현상이 발생하게 된다. 이러한 모세관 현상은 상기 제1 몰드(300a)의 음각 패턴의 폭이나 두께 또는 상기 제1 ER층(190a)의 두께에 의해 영향을 많이 받게 되므로, 미리 테스트 등을 통해 상기 제1 몰드(300a)의 폭이나 두께 또는 상기 제1 ER층(190a)의 두께가 최적화될 필요가 있다.
상기 제1 몰드(300a)의 재료는 다른 폴리머를 몰딩할 때 접착이 일어나지 않도록 계면자유에너지가 낮아 성형가공이 용이한 재료를 사용하는 것이 바람직하고, 내구성이 강한 탄성체인 것이 바람직하다. 이러한 제1 몰드(300a)의 재료로는 위에 설명된 PDMS가 바람직하다.
상기 제1 몰드(300a)는 마스터 몰드로부터 제조될 수 있다. 예컨대, 마스터 몰드에 소정의 패턴을 갖는 레지스트 패턴을 형성하고, 그 위에 몰드 물질, 예컨대 PDMS를 형성하고, 이러한 PDMS를 경화시킨 후, 경화된 PDMS를 마스터 몰드로부터 분리하여 상기 제1 몰드(300a)가 제조될 수 있다.
상기 제1몰드(300a)를 상기 제1ER층(190a)에 접촉시키는 경우, 상기 제1 몰드(300a)와 상기 제1 ER층(190a) 간의 반발력과 모세관 현상에 의해 상기 제1 몰드(300a)의 양각 패턴에 대응된 제1 ER층(190a)이 상기 제1 몰드(300a)의 음각 패턴으로 이동하게 된다. 따라서, 상기 제1 몰드(300a)의 양각 패턴에 대응된 제1 ER층(190a)가 모두 상기 제1 몰드(300a)의 음각 패턴으로 이동되어, 상기 제1 몰드(300a)의 양각 패턴의 저면이 상기 제1 금속막(111)에 접촉된다. 한편, 상기 제1 몰드(300a)의 음각 패턴에는 제1 몰드(300a)의 음각 패턴에 대응된 제1 ER층(190a)과 상기 제1 몰드(300a)의 양각 패턴으로부터 이동된 제1 ER층(190a)이 더해져 도 5a 및 도 5b에 도시된 바와 같이 제1 ER 패턴(190b)이 형성된다.
상기 제1 몰드(300a)의 패턴의 두께는 상기 제1 ER층(190a)의 두께보다 적어도 크도록 형성될 수 있다. 이에 따라, 제1 몰드(300a)의 음각 패턴에 제1 몰드(300a)의 음각 패턴에 대응된 제1 ER층(190a)과 상기 제1 몰드(300a)의 양각 패턴으로부터 이동된 제1 ER층(190a)이 더해져 제1 ER 패턴(190b)이 형성될 수 있다.
이후, 상기 제1 ER 패턴(190b)은 액체에서 고체로 만들기 위해 경화시킨다. 경화공정은 열경화나 광경화를 이용할 수 있다.
상기 경화과정을 거친 후, 상기 제1몰드(300a)를 기판(110)으로부터 탈착시킨다.
따라서, 상기 기판(110) 상에 제1 ER 패턴(190b)이 형성되게 된다.
도 6a 및 도 6b에 도시한 바와 같이, 상기 제1 ER 패턴(190b)을 식각마스크 로 이용하여 상기 제1 금속막(111)을 패터닝하여 게이트라인(112), 상기 게이트라인(112)으로부터 연장된 게이트전극(114) 및 상기 게이트라인(112)과 평행한 공통라인(115)을 형성한다. 패터닝 후, 상기 제1 ER 패턴(190b)은 스트립된다.
상기 게이트라인(112)을 포함하는 기판(110) 상에 게이트절연막(116)을 형성한다. 상기 게이트절연막(116)은 실리콘나이트라이드(SiN)와 같은 무기절연물질이나 BCB(benzocyclobutene)과 같은 유기절연물질로 이루어질 수 있다.
상기 게이트절연막(116)은 일정한 두께로 형성될 수 있다. 이때, 상기 게이트라인(112), 게이트전극(114) 및 공통라인(115)에 의해 상기 게이트절연막(116)에 제1 단차(138)가 발생된다.
이와 같이 제1 단차가 발생되는 경우, IPP 방식을 이용할 수 없다. 즉, IPP 방식은 평면 상에서만 가능하다. 따라서, 이러한 제1 단차(138)를 보상하여 게이트절연막(116)이 평면을 갖도록 해야 한다.
도 7a 및 도 7b에 도시한 바와 같이, 게이트절연막(116)의 전면 상에 상기 제1 단차(138)를 보상하기 위해 제1 평탄막(210)을 형성한다.
상기 제1 평탄막(210)은 상기 게이트절연막(116)과 동일한 절연물질로 이루어지거나 상이한 절연물질로 이루어질 수 있다.
상기 제1 평탄막(210)은 유전율이 낮은 절연 물질로 이루어지는 것이 바람직하다. 제1 평탄막(210)을 낮은 유전 물질로 형성함으로써, 기생 용량을 줄일 수 있는 효과가 있다.
게이트절연막(116)의 전면에 제1 평탄막(210)이 형성됨에 따라, 상기 각 라 인(112, 114, 115)에 대응된 게이트절연막(116) 상에도 제1 평탄막(210)이 형성되어, 상기 게이트절연막(116)이 노출되지 않게 된다.
따라서, 애싱(ashing) 공정을 수행하여 상기 게이트절연막(116)이 노출되도록 상기 각 라인(112, 114, 115)에 대응된 게이트절연막(116) 상의 평탄막(212)을 제거함으로써, 상기 게이트절연막(116)과 동일 높이를 갖는 제1 평탄막(120)이 형성된다.
따라서, 상기 게이트절연막(116)과 제1 평탄막(120)이 동일 높이를 가짐에 따라, 상기 게이트절연막(116)에 의한 제1 단차(138)는 제거될 수 있다. 결국, 상기 각 라인(112, 114, 115)에 대응된 게이트절연막(116)과 상기 제1 평탄막(120)에 의해 동일한 높이를 갖는 평면이 유지되게 된다.
도 8a 및 도 8b에 도시한 바와 같이, 상기 제1 평탄막(120)을 포함하는 기판(110) 상에 반도체물질(124a)을 형성하고, 그 위에 에칭 레지스트 물질을 도포하여 제2ER층(190c)을 형성한다. 상기 제2ER층(190c)은 상기 제1ER층(190a)과 동일 물질로 형성할 수 있다. 상기 반도체물질(124a)은 비정질실리콘 또는 폴리실리콘인 액티브물질과 비정질실리콘 또는 폴리실리콘에 불순물이 포함된 오믹콘택물질을 포함할 수 있다.
상기 제2 ER층(190c)은 패턴 형성을 위한 마스크 물질로서, polyethylene glycol, hexandiol diacylate, 1,4-butanediol diglycidyl ether 중 어느 하나의 물질로 이루어질 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 상기 제2 ER층(190c) 상으로 양각/음각 패턴을 갖는 제2 몰드(300ch)가 위치된다. 상기 제2 몰드(300ch)는 마스터 몰드로부터 제조되고, 앞서 설명된 제1 몰드(300a)의 제조 방법에 의해 용이하게 이해될 수 있다.
상기 제2 몰드(300ch)가 상기 제2 ER층(190c)에 접촉되는 경우, 앞서 설명한 반발력과 모세관 현상에 의해 상기 제2 몰드(300ch)의 양각 패턴에 대응된 제2 ER층(190c)가 상기 제2 몰드(300ch)의 음각 패턴으로 이동되어 제2 ER 패턴(190ch)이 형성된다.
이후, 도 10a 및 도 10b에 도시된 바와 같이, 열경화나 광경화에 의해 상기 제2 ER 패턴(190ch)을 경화시킨 후, 상기 제2 몰드(300ch)를 상기 기판(110)으로부터 탈착시킨다.
상기 제2 몰드(300ch)의 패턴의 두께는 상기 제2 ER층(190c)의 두께보다 적어도 크도록 형성될 수 있다. 이에 따라, 제2 몰드(300ch)의 음각 패턴에 제2 몰드(300ch)의 음각 패턴에 대응된 제2 ER층(190c)과 상기 제2 몰드(300ch)의 양각 패턴으로부터 이동된 제2 ER층(190c)이 더해져 제2 ER 패턴(190ch)이 형성될 수 있다.
도 11a 및 도 11b에 도시된 바와 같이, 상기 제2 ER 패턴(190ch)을 식각 마스크로 이용하여 식각 공정을 수행하여 상기 반도체물질(142a)을 패터닝하여 반도체층(118)을 형성한다. 상기 반도체층(118)은 상기 게이트전극(114)에 대응된 게이트절연층(116) 상에 형성될 수 있다. 패터닝 후, 상기 제2 ER 패턴(190ch)은 스트립된다.
상기 반도체층(118)에 의해 제2 단차(148)가 발생된다.
따라서, 상기 제2 단차(148)를 보상하기 위해 상기 반도체층(118)을 포함하는 상기 제1 평탄막(120) 상에 제2 평탄막(220)을 형성한다.
상기 제2 평탄막(220)은 실리콘나이트라이드(SiN)와 같은 무기절연물질이나 BCB(benzocyclobutene)과 같은 유기절연물질로 이루어질 수 있다.
상기 제2 평탄막(220)은 유전율이 낮은 절연 물질로 이루어지는 것이 바람직하다. 제2 평탄막(220)을 낮은 유전 물질로 형성함으로써, 기생 용량을 줄일 수 있는 효과가 있다.
반도체층(118) 상에 제2 평탄막(220)이 형성됨에 따라, 상기 반도체층(118)이 노출되지 않게 된다. 통상 반도체층(118) 상에는 이후 설명된 소오스 전극과 드레인 전극이 접촉 형성되어야 하는데, 제2 평탄막(220)으로 인해 소오스 전극과 드레인 전극이 상기 반도체층(118) 상에 접촉 형성될 수 없게 된다.
따라서, 애싱(ashing) 공정을 수행하여 상기 반도체층(118)이 노출되도록 상기 반도체층(118) 상의 평탄막(222)을 제거함으로써, 상기 반도체층(118)과 동일 높이를 갖는 제2 평탄막(122)이 형성된다.
따라서, 상기 반도체층(118)과 제2 평탄막(122)이 동일 높이를 가짐에 따라, 상기 반도체층(118)에 의한 제2 단차(148)는 제거될 수 있다. 결국, 상기 반도체층(118)과 상기 제2 평탄막(122)에 의해 동일한 높이를 갖는 평면이 유지되게 된다.
상기 제2 평탄막(122)은 상기 제1 평탄막(120)과 동일 물질로 형성되거나 상 이한 물질로 형성될 수 있다.
도 12a 및 도 12b에 도시된 바와 같이, 제2 평탄막(122)을 포함하는 기판(110) 상에 제2 금속막(150M)을 형성하고, 그 위에 에칭 레지스트 물질을 도포하여 제3 ER층(190d)을 형성한다.
상기 제2 금속막(150M)은 전도성을 갖는 금속물질로 이루어질 수 있다. 상기 제2 금속막(150M)은 스퍼터링(Sputtering) 또는 화학기상증착법(CVD)을 이용하여 증착될 수 있다.
상기 제3 ER층(190d)은 패턴 형성을 위한 마스크 물질로서, polyethylene glycol, hexandiol diacylate, 1,4-butanediol diglycidyl ether 중 어느 하나의 물질로 이루어질 수 있다.
이어서, 상기 제3 ER층(190d) 상에 양각/음각 패턴을 갖는 제3 몰드(300b)를 접촉시킨다.
상기 제3 몰드(300b)는 마스터 몰드로부터 제조되고, 앞서 설명된 제1 몰드(300a)의 제조 방법에 의해 용이하게 이해될 수 있다.
상기 제3 몰드(300b)가 상기 제3 ER층(190d)에 접촉되는 경우, 앞서 설명한 반발력과 모세관 현상에 의해 상기 제3 몰드(300b)의 양각 패턴에 대응된 제3 ER층(190d)이 상기 제3 몰드(300b)의 음각 패턴으로 이동되어 제3 ER 패턴(190e)이 형성된다.
이후, 도 13a 및 도 13b에 도시된 바와 같이, 열경화나 광경화에 의해 상기 제3 ER 패턴(190e)을 경화시킨 후, 상기 제3 몰드(300b)를 상기 기판(110)으로부터 탈착시킨다.
상기 제3 몰드(300b)의 패턴의 두께는 상기 제3 ER층(190d)의 두께보다 적어도 크도록 형성될 수 있다. 이에 따라, 제3 몰드(300b)의 음각 패턴에 제3 몰드(300b)의 음각 패턴에 대응된 제3 ER층(190d)과 상기 제3 몰드(300b)의 양각 패턴으로부터 이동된 제3 ER층(190d)이 더해져 제3 ER 패턴(190e)이 형성될 수 있다.
이어서, 상기 제3 ER 패턴(190e)을 식각마스크로 이용하여 상기 제2 금속막(150M)을 패터닝하여, 도 14a 및 도 14b에 도시된 바와 같이 게이트라인(112)과 교차하는 데이터라인(124), 상기 데이터라인(124)으로부터 연장된 소오스전극(126a) 및 상기 소오스전극(126a)으로부터 이격된 드레인전극(126b)이 형성된다. 패터닝 후, 상기 제3 ER 패턴(190e)은 스트립된다.
이에 따라, 게이트전극(114), 반도체층(118), 소오스전극(126a) 및 드레인전극(126b)으로 구성된 박막트랜지스터가 형성될 수 있다.
도 15a 및 도 15b에 도시된 바와 같이, 데이터라인(124)을 포함하는 기판(110) 상에 보호막(130)을 형성한다. 상기 보호막(130)은 실리콘나이트라이드(SiN)와 같은 무기절연물질이나 BCB(benzocyclobutene)과 같은 유기절연물질로 이루어질 수 있다.
통상 보호막(130)은 매우 두껍게 형성되므로, 보호막(130)의 상부 표면이 평면을 유지하게 된다. 따라서, 데이터라인(124), 소오스전극(126a) 및 드레인전극(126b)에 의해 보호막(130)에 단차가 발생되지 않게 되므로, 단차를 보상하기 위한 별도의 평탄막을 형성할 필요가 없게 된다.
상기 보호막(130) 상에 양각/음각 패턴을 갖는 제4 몰드(300c)를 접촉시키는 경우, 상기 제4 몰드(300c)의 음각 패턴에 대응된 보호막(130)이 상기 제4 몰드(300c)의 음각 패턴으로 이동되어, 상기 제4 몰드(300c)의 양각 패턴이 상기 드레인전극(126b)이나 상기 공통라인(115)의 상부 표면에 접촉하게 된다. 다시 말해, 상기 제4 몰드(300c)의 양각 패턴에 대응된 보호막은 모두 제거되게 되어, 도 16a 및 도 16b에 도시된 바와 같이 상기 드레인전극(126b)이 노출된 제1 콘택홀(132a)과 상기 공통라인(115)이 노출된 제2 콘택홀(132b)이 형성된다.
상기 보호막(130)은 유기 또는 무기 물질로 이루어져 있으므로, 별도의 ER 패턴을 형성할 필요없이, 제4 몰드(300c)를 이용하여 상기 보호막(130) 상에 제1 및 제2 콘택홀(132a, 132b)을 형성할 수 있다.
여기서, 주의할 점은, 상기 제1 및 제2 콘택홀(132a, 132b)은 노출 대상이 서로 상이한 층에 존재하므로, 상기 제2 콘택홀(132b)은 상기 제1 콘택홀(132a)과 동시에 형성되지 않는다는 점이다.
따라서, 상기 제4 몰드(300c)를 이용하여 상기 보호막(130)에 상기 드레인전극(126b)이 노출된 제1 콘택홀(132a)은 형성되지만, 상기 공통라인(115)이 노출된 제2 콘택홀(132b)은 형성되지 않는다. 상기 제2 콘택홀(132b) 대신에 상기 보호막(130) 상에 소정 홀이 형성될 수 있다. 다음에, 건식 식각 공정을 수행하여, 상기 홀을 통해 상기 공통라인(115)이 노출되도록 상기 제1 및 제2 평탄막(120, 122)이 패터닝된다. 이에 따라, 상기 제2 콘택홀(132b)이 형성될 수 있다.
이후, 열경화나 광경화에 의해 상기 보호막(130)을 경화시킨 후, 상기 제4 몰드(300c)를 상기 보호막(130)으로부터 탈착시킨다.
도 17a 및 도 17b에 도시된 바와 같이, 상기 보호막(130) 상에 투명한 도전막(170M)을 형성한다. 상기 투명한 도전막(170M)은 ITO나 IZO일 수 있다.
상기 투명한 도전막(170M) 상에 에칭 레지스트 물질을 도포하여 제4 ER층(190f)을 형성한다.
상기 제4 ER층(190f)은 패턴 형성을 위한 마스크 물질로서, polyethylene glycol, hexandiol diacylate, 1,4-butanediol diglycidyl ether 중 어느 하나의 물질로 이루어질 수 있다.
상기 제4 ER층(190f) 상에 양각/음각 패턴을 갖는 제5 몰드(300d)를 접촉시키는 경우, 앞서 설명한 반발력과 모세관 현상에 의해 상기 제5 몰드(300d)의 양각 패턴에 대응된 제4 ER층(190f)이 상기 제5 몰드(300d)의 음각 패턴으로 이동되어 제4 ER 패턴(190g)이 형성된다.
이후, 도 18a 및 도 18b에 도시된 바와 같이, 열경화나 광경화에 의해 상기 제4 ER 패턴(190g)을 경화시킨 후, 상기 제5 몰드(300d)를 상기 기판(110)으로부터 탈착시킨다.
상기 제5 몰드(300d)의 패턴의 두께는 상기 제4 ER층(190f)의 두께보다 적어도 크도록 형성될 수 있다. 이에 따라, 제5 몰드(300d)의 음각 패턴에 제5 몰드(300d)의 음각 패턴에 대응된 제4 ER층(190f)과 상기 제5 몰드(300d)의 양각 패턴으로부터 이동된 제4 ER층(190f)이 더해져 제4 ER 패턴(190g)이 형성될 수 있다.
이어서, 상기 제4 ER 패턴(190g)을 식각마스크로 이용하여 상기 투명한 도전 막(170M)을 패터닝하여, 도 19a 및 도 19b에 도시된 바와 같이 제1 콘택홀(132a)을 통해 상기 드레인전극(126b)에 전기적으로 연결된 화소전극(134), 상기 화소전극(134)으로부터 연장된 다수의 화소전극 바들(134a, 134b, 134c), 상기 제2 콘택홀(132b)을 통해 상기 공통라인(115)에 전기적으로 연결된 공통전극(136) 및 상기 공통전극(136)으로부터 연장된 다수의 공통전극 바들(136a, 136b, 136c, 136d)이 형성된다. 패터닝 후, 상기 제4 ER 패턴(190g)은 스트립된다. 상기 화소전극 바들(134a, 134b, 134c)과 상기 공통전극 바들(136a, 136b, 136c, 136d)은 서로 교대로 형성될 수 있다.
본 발명은 몰드를 이용하여 정밀하게 ER 패턴을 형성하고, 이러한 ER 패턴을 이용하여 원하는 패턴을 정밀하게 형성할 수 있다. 따라서, 종래에 포토리소그라피 방식에 의해 패턴을 형성하는 경우, 광의 회절에 의해 포토레지스트 패턴에 에러가 발생하여 정밀한 패턴을 형성하지 못하는 문제가 있다. 하지만, 본 발명은 몰드를 이용하여 그대로 전사하여 ER 패턴을 형성함으로써, 보다 정밀하게 ER 패턴을 형성할 수 있어 고 해상도의 패턴을 형성할 수 있다.
또한, 본 발명은 고가의 노광 장비를 이용하는 포토리소그라피 방식 대신에 마스터 몰드로부터 용이하게 양각/음각 패턴을 갖는 몰드를 형성하여, 이러한 몰드로 ER 패턴을 형성함으로써, 공정 비용이 현저히 감소될 수 있다.
게다가, 본 발명은 포토리소그라피 방식에 의하는 경우 노광 공정과 현상 공정에 의해 포토레지스트 패턴을 형성하는 대신에 몰드를 이용하여 단일 공정에 의해 ER 패턴을 형성함으로써, 공정수를 줄여 공정이 단순해질 수 있다.
도 20은 본 발명에 따른 액정표시장치의 단면도이다.
본 발명의 액정표시장치는 어레이기판(100), 상기 어레이기판(100)에 대향 배치된 컬러필터기판(400) 및 상기 어레이기판(100)과 상기 컬러필터기판(400) 사이에 개재된 액정층(450)을 포함한다.
상기 어레이기판(100)은 도 3a 내지 도 19b에 의해 제조될 수 있으므로 상세한 설명은 생략한다.
상기 컬러필터기판(400)은 기판(410) 상에 화소영역마다 컬러필터층(420)이 형성되고, 각 컬러필터층(420) 사이에 광을 흡수하여 투과시키지 않는 블랙매트릭스층(430)이 형성될 수 있다.
상기 어레이기판(100)과 컬러필터기판(400)은 실 패턴을 이용하여 합착되고, 상기 어레이기판(100)과 컬러필터기판(400) 사이에 액정층(450)이 주입됨으로써, 액정표시장치가 제조될 수 있다. 이는 액정 주입 방식에 한정된다. 만일 액정 적하 방식인 경우, 상기 어레이기판(100)과 상기 컬러필터기판(400) 중 어느 하나의 기판 상에 액정층을 적하시킨 후, 실 패턴을 이용하여 상기 어레이기판(100)과 컬러필터기판(400)을 합착시킬 수 있다.
본 발명은 IPP 방식을 이용하여 보다 정밀한 패턴을 갖는 어레이기판과 액정표시장치를 제조할 수 있다.
본 발명은 포토리소그라피 방식을 사용하지 않음으로써, 공정 비용을 현저히 줄일 수 있고 공정수가 줄어들어 공정이 단순해질 수 있다.
본 발명은 몰드를 이용하여 그대로 기판에 패턴을 전사시킴으로써, 고 해상도의 패턴을 얻을 수 있고 수율을 향상시킬 수 있다.

Claims (50)

  1. 기판 상에 제1 방향으로 배치된 게이트라인;
    상기 게이트라인으로부터 연장된 게이트전극;
    상기 게이트라인을 포함하는 상기 기판 상에 배치된 게이트절연막;
    상기 게이트절연막의 제1 영역 상에 배치된 제1 평탄막;
    상기 게이트절연막의 제2 영역 및 상기 제1 평탄막 상에 배치된 반도체층;
    상기 제1 평탄막 상에 배치된 제2 평탄막;
    데이터라인;
    상기 데이터라인으로부터 연장되며, 상기 반도체층 및 상기 제2 평탄막 상에 배치된 소오스전극;
    상기 소오스전극으로부터 이격되며, 상기 반도체층 및 상기 제2 평탄막 상에 배치된 드레인전극;
    상기 제2 평탄막, 상기 소오스전극, 상기 드레인전극 및 상기 반도체층 상에 배치된 보호막; 및
    상기 제1 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되며, 상기 보호막 상에 배치된 화소전극을 포함하는 것을 특징으로 하는 어레이기판.
  2. 제1항에 있어서, 상기 제1 평탄막은 상기 게이트라인에 대응하는 상기 게이트절연막의 상기 제1 영역의 상부 면과 동일한 높이를 갖는 것을 특징으로 하는 어 레이기판.
  3. 제1항에 있어서, 상기 제2 평탄막은 상기 반도체층의 상부 면과 동일한 높이를 갖는 것을 특징으로 하는 어레이기판.
  4. 제1항에 있어서, 상기 데이터라인은 상기 제1 방향에 교차하는 제2 방향으로 상기 제2 평탄막 상에 배치되는 것을 특징으로 하는 어레이기판.
  5. 제1항에 있어서, 상기 반도체층은 상기 제1 평탄막의 상부 면에 중첩되는 것을 특징으로 하는 어레이기판.
  6. 제1항에 있어서, 상기 제1 평탄막은 상기 게이트절연막과 상이한 물질을 포함하는 것을 특징으로 하는 어레이기판.
  7. 제1항에 있어서, 상기 제1 평탄막은 상기 게이트절연막과 동일한 물질을 포함하는 것을 특징으로 하는 어레이기판.
  8. 제1항에 있어서, 상기 제2 평탄막은 상기 게이트절연막과 상이한 물질을 포함하는 것을 특징으로 하는 어레이기판.
  9. 제1항에 있어서, 상기 제2 평탄막은 상기 게이트절연막과 동일한 물질을 포함하는 것을 특징으로 하는 어레이기판.
  10. 제1항에 있어서, 상기 화소전극은 상기 화소전극으로부터 연장된 다수의 화소전극 바들을 포함하는 것을 특징으로 하는 어레이기판.
  11. 제1항에 있어서, 상기 게이트라인에 평행하게 배치된 공통라인; 및
    제2 콘택홀을 통해 상기 공통라인과 전기적으로 연결되며, 상기 보호막 상에 배치된 공통전극을 더 포함하는 것을 특징으로 하는 어레이기판.
  12. 제11항에 있어서, 상기 공통전극은 상기 공통전극으로부터 연장된 다수의 공통전극 바들을 포함하는 것을 특징으로 하는 어레이기판.
  13. 제1항에 있어서, 상기 제1 평탄막은 유기절연물질 및 무기절연물질 중 어느 하나로 형성되는 것을 특징으로 하는 어레이기판.
  14. 제1항에 있어서, 상기 제2 평탄막은 유기절연물질 및 무기절연물질 중 어느 하나로 형성되는 것을 특징으로 하는 어레이기판.
  15. 컬러필터기판;
    기판 상에 제1 방향으로 배치된 게이트라인과, 상기 게이트라인으로부터 연장된 게이트전극과, 상기 게이트라인을 포함하는 상기 기판 상에 배치된 게이트절연막과, 상기 게이트절연막의 제1 영역 상에 배치된 제1 평탄막과, 상기 게이트절연막의 제2 영역 및 상기 제1 평탄막 상에 배치된 반도체층과, 상기 제1 평탄막 상에 배치된 제2 평탄막과, 데이터라인과, 상기 데이터라인으로부터 연장되며, 상기 반도체층 및 상기 제2 평탄막 상에 배치된 소오스전극과, 상기 소오스전극으로부터 이격되며, 상기 반도체층 및 상기 제2 평탄막 상에 배치된 드레인전극과, 상기 제2 평탄막, 상기 소오스전극, 상기 드레인전극 및 상기 반도체층 상에 배치된 보호막과, 상기 제1 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되며, 상기 보호막 상에 배치된 화소전극을 포함하는 어레이기판; 및
    상기 컬러필터기판과 상기 어레이기판 사이에 개재된 액정층을 포함하는 것을 특징으로 하는 액정표시장치.
  16. 제1 몰드를 이용하여 기판 상에 게이트라인, 게이트전극 및 공통라인을 형성하는 단계;
    상기 게이트라인, 상기 게이트전극 및 상기 공통라인을 포함하는 상기 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막의 제1 영역 상에 제1 평탄막을 형성하는 단계;
    제2 몰드를 이용하여 상기 게이트절연막의 제2 영역 상에 반도체층을 형성하는 단계;
    상기 제1 평탄막 상에 제2 평탄막을 형성하는 단계;
    제3 몰드를 이용하여 제2 평탄막 상에 데이터라인 그리고 상기 반도체층 상에 소오스전극 및 드레인전극을 형성하는 단계;
    제4 몰드를 이용하여 제1 및 제2 콘택홀들을 갖는 보호막을 형성하는 단계;
    제5 몰드를 이용하여 상기 보호막 상에 상기 제1 콘택홀을 통해 상기 드레인전극에 전기적으로 연결된 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  17. 제16항에 있어서, 상기 제1 평탄막을 형성하는 단계는,
    상기 게이트절연막 상에 제1 물질을 증착하는 단계; 및
    상기 게이트절연막의 상기 제2 영역이 노출되도록 상기 제1 물질을 평탄화하는 단계를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  18. 제16항에 있어서, 상기 제2 평탄막을 형성하는 단계는,
    상기 제1 평탄막 및 상기 반도체층 상에 제2 물질을 증착하는 단계; 및
    상기 반도체층이 노출되도록 상기 제2 물질을 평탄화하는 단계를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  19. 제16항에 있어서, 상기 게이트라인, 상기 게이트전극 및 상기 공통라인을 형성하는 단계는, in-plane printing 공정을 이용하는 것을 특징으로 하는 어레이기 판의 제조 방법.
  20. 제16항에 있어서, 상기 반도체층을 형성하는 단계는, in-plane printing 공정을 이용하는 것을 특징으로 하는 어레이기판의 제조 방법.
  21. 제16항에 있어서, 상기 데이터라인, 상기 소오스전극 및 상기 드레인전극을 형성하는 단계는, in-plane printing 공정을 이용하는 것을 특징으로 하는 어레이기판의 제조 방법.
  22. 제16항에 있어서, 상기 제5 몰드를 이용하여 상기 보호막 상에 상기 제2 콘택홀을 통해 상기 공통라인과 전기적으로 연결된 공통전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  23. 제22항에 있어서, 상기 공통전극은 상기 공통전극으로부터 연장된 다수의 공통전극 바들을 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  24. 제22항에 있어서, 상기 보호막 상에 상기 화소전극 및 상기 공통전극을 형성하는 단계는, in-plane printing 공정을 이용하는 것을 특징으로 하는 어레이기판의 제조 방법.
  25. 제22항에 있어서, 상기 공통전극을 형성하는 단계는,
    상기 보호막 상에 투명한 도전 물질을 형성하는 단계;
    상기 제5 몰드를 이용하여 상기 투명한 도전 물질 상에 제4 에칭 레지스트 패턴을 형성하는 단계; 및
    상기 제4 에칭 레지스트 패턴을 이용하여 상기 투명한 도전 물질을 패터닝하는 단계를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  26. 제16항에 있어서, 상기 화소전극은 상기 화소전극으로부터 연장된 다수의 화소전극 바들을 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  27. 제16항에 있어서, 상기 제1 및 제2 콘택홀을 갖는 상기 보호막을 형성하는 단계는, in-plane printing 공정을 이용하는 것을 특징으로 하는 어레이기판의 제조 방법.
  28. 제16항에 있어서, 상기 제1 평탄막은 유기절연물질 및 무기절연물질 중 어느 하나로 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.
  29. 제16항에 있어서, 상기 제1 평탄막은 상기 게이트절연막과 동일한 물질로 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.
  30. 제16항에 있어서, 상기 제1 평탄막은 상기 게이트절연막과 상이한 물질로 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.
  31. 제16항에 있어서, 상기 제2 평탄막은 상기 제1 평탄막과 동일한 물질로 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.
  32. 제16항에 있어서, 상기 제2 평탄막은 상기 제1 평탄막과 상이한 물질로 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.
  33. 제16항에 있어서, 상기 게이트라인, 상기 게이트전극 및 상기 공통라인을 형성하는 단계는,
    상기 기판 상에 제1 금속막을 형성하는 단계;
    제1 몰드를 이용하여 상기 제1 금속막 상에 제1 에칭 레지스트 패턴을 형성하는 단계; 및
    상기 제1 에칭 레지스트 패턴을 이용하여 제1 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  34. 제33항에 있어서, 상기 제1 몰드의 패턴의 두께는 상기 제1 에칭 레지스트 패턴의 두께보다 큰 것을 특징으로 하는 어레이기판의 제조 방법.
  35. 제33항에 있어서, 상기 제1 에칭 레지스트 패턴은 상기 제1 몰드보다 큰 표면 에너지를 갖는 레지스트 물질로 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.
  36. 제35항에 있어서, 상기 레지스트 물질은 polyethylene glycol, hexandiol diacylate 및 1,4-butanediol diglycidyl ether 중 어느 하나를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  37. 제16항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 게이트절연막 및 상기 제1 평탄막 상에 반도체 물질을 형성하는 단계;
    상기 제2 몰드를 이용하여 상기 반도체 물질 상에 제2 에칭 레지스트 패턴을 형성하는 단계; 및
    상기 제2 에칭 레지스트 패턴을 이용하여 상기 반도체 물질을 패터닝하는 단계를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  38. 제37항에 있어서, 상기 제2 몰드의 패턴의 두께는 상기 제2 에칭 레지스트 패턴의 두께보다 큰 것을 특징으로 하는 어레이기판의 제조 방법.
  39. 제37항에 있어서, 상기 제2 에칭 레지스트 패턴은 상기 제2 몰드보다 큰 표면 에너지를 갖는 레지스트 물질로 형성되는 것을 특징으로 하는 어레이기판의 제 조 방법.
  40. 제39항에 있어서, 상기 레지스트 물질은 polyethylene glycol, hexandiol diacylate 및 1,4-butanediol diglycidyl ether 중 어느 하나를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  41. 제16항에 있어서, 상기 데이터라인, 상기 소오스전극 및 상기 드레인전극을 형성하는 단계는,
    상기 반도체층 및 상기 제2 평탄막 상에 제2 금속막을 형성하는 단계;
    상기 제3 몰드를 이용하여 상기 제2 금속막 상에 제3 에칭 레지스트 패턴을 형성하는 단계; 및
    상기 제3 에칭 레지스트 패턴을 이용하여 제2 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  42. 제41항에 있어서, 상기 제3 몰드의 패턴의 두께는 상기 제3 에칭 레지스트 패턴의 두께보다 큰 것을 특징으로 하는 어레이기판의 제조 방법.
  43. 제41항에 있어서, 상기 제3 에칭 레지스트 패턴은 상기 제3 몰드보다 큰 표면 에너지를 갖는 레지스트 물질로 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.
  44. 제43항에 있어서, 상기 레지스트 물질은 polyethylene glycol, hexandiol diacylate 및 1,4-butanediol diglycidyl ether 중 어느 하나를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  45. 제16항에 있어서, 상기 제1 및 제2 콘택홀들을 갖는 상기 보호막을 형성하는 단계는,
    상기 제2 평탄막 상에 절연물질을 형성하는 단계;
    상기 제4 몰드를 이용하여 상기 드레인전극이 노출된 상기 제1 콘택홀과 소정 홀을 형성하는 단계; 및
    상기 홀을 통해 상기 제1 및 제2 평탄막들을 패터닝하여, 상기 공통라인이 노출된 상기 제2 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  46. 제16항에 있어서, 상기 화소전극을 형성하는 단계는,
    상기 보호막 상에 투명한 도전 물질을 형성하는 단계;
    상기 제5 몰드를 이용하여 상기 투명한 도전 물질 상에 제4 에칭 레지스트 패턴을 형성하는 단계; 및
    상기 제4 에칭 레지스트 패턴을 이용하여 상기 투명한 도전 물질을 패터닝하는 단계를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  47. 제46항에 있어서, 상기 제5 몰드의 패턴의 두께는 상기 제4 에칭 레지스트 패턴의 두께보다 큰 것을 특징으로 하는 어레이기판의 제조 방법.
  48. 제46항에 있어서, 상기 제4 에칭 레지스트 패턴은 상기 제5 몰드보다 큰 표면 에너지를 갖는 레지스트 물질로 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.
  49. 제48항에 있어서, 상기 레지스트 물질은 polyethylene glycol, hexandiol diacylate 및 1,4-butanediol diglycidyl ether 중 어느 하나를 포함하는 것을 특징으로 하는 어레이기판의 제조 방법.
  50. 제16항에 있어서, 상기 제1 평탄막은 상기 게이트라인, 상기 게이트전극 및 상기 공통라인에 대응하지 않는 상기 게이트절연막의 상기 제1 영역 상에 형성되는 것을 특징으로 하는 어레이기판의 제조 방법.
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JP3676906B2 (ja) * 1997-04-25 2005-07-27 松下電器産業株式会社 液晶画像表示装置
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KR101012495B1 (ko) * 2004-06-11 2011-02-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 제조 방법

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