KR20070119148A - 버팅 콘택을 이용한 시시디 이미지센서의 신호출력부 구조및 그 제조방법 - Google Patents

버팅 콘택을 이용한 시시디 이미지센서의 신호출력부 구조및 그 제조방법 Download PDF

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Abstract

본 발명은 CCD영상소자의 신호출력부에 관한 것으로, 소스팔로워 제1구동 트랜지스터의 게이트를 형성하는 폴리라인(Poly Line)을 연장하여 플로팅 확산 영역과 연결하고, 플로팅 확산 영역과 폴리라인을 버팅 콘택 함으로써, 신호출력부를 최소면적으로 구성하고, 기생 커패시턴스를 줄여 고감도의 출력을 얻기 위한 것이다.
또한, 두 소자 간 절연을 위해 필드영역을 형성하는 공정 중에 발생하는 노이즈를 최소화하는 버팅 콘택을 이용한 CCD이미지센서의 신호출력부 구조 및 그 제조방법에 관한 것이다.
버팅콘택, 필드영역(Field area), 기생 커패시턴스, 접합 커패시턴스, 신호출력부, 센싱앰프

Description

버팅 콘택을 이용한 시시디 이미지센서의 신호출력부 구조 및 그 제조방법 {Using butting contact, sense amp and related rabrication method of CCD image sense}
도 1은 일반적인 CCD이미지 센서의 배치도이다.
도 2는 일반적인 CCD이미지 센서의 신호출력부의 구성도이다.
도 3은 도 2의 A-A' 단면을 나타낸 도이다.
도 4의 (a)는 트랜지스터 게이트에 콘택형성 시 디자인 룰에 의한 콘택마진을 표시한 도이다.
도 4의 (b)는 콘택을 갖지 않는 트랜지스터의 게이트를 나타낸 도이다.
도 5는 본원발명에 의한 신호출력부의 구성도이다.
도 6은 도 5의 A-A' 단면을 나타낸 도이다.
도 7의 (a)는 게이트에 콘택을 형성한 도 2의 제1구동 트랜지스터(45)를 나타나낸 도이다.
도 7의 (b)는 본 발명에 따라 게이트에 콘택을 형성하지 않는 도 5의 제1구동 트랜지스터(45)를 타나낸 도이다.
도 8은 플로팅 확산 영역(42)과 제1구동 트랜지스터(45)를 형성하는 부분에 서 도 3과 도 6을 같이 그려 놓은 도면이다.
도 9는 본원발명에 의한 줄어든 면적을 종래의 것과 비교한 표이다.
도 10의(a) 내지 도 10의(j)는 본원발명에 의한 신호출력부를 형성하는 공정의 일 실시 예를 도 6의 A-A'선에 따른 단면도이다.
도 11의(a) 내지 도 11의(j)는 본원발명에 의한 신호출력부를 형성하는 공정의 이 실시 예를 도 6의 A-A'선에 따른 단면도이다.
도 12의(a) 내지 도 12의(k)는 본원발명에 의한 신호출력부를 형성하는 공정의 바람직한 삼 실시 예를 도 6의 A-A'선에 따른 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
10:포토다이오드(Photo Diode: PD) 20:수직 전송CCD
30:수평 전송 CCD 40:신호출력부
41:출력게이트(Output Gate) 42:플로팅 확산 영역
43:리셋 게이트(Reset Gate) 44:리셋 드레인(Reset Drain)
45:제 1구동 트랜지스터 45-a:제 1구동 트랜지스터 드레인
45-b:제 1구동 트랜지스터 게이트 45-c:제 1구동 트랜지스터 소스
46:제 1부하 트랜지스터 47:제 2구동 트랜지스터
51:콘택(Contact) 52:메탈(Metal)
52-a:제 1메탈(Metal)라인 52-b:제 2메탈(Metal)라인
53:폴리 라인(Polysilicon) 54:필드(Field)
55:산화막
본 발명은 CCD이미지 센서의 신호출력부에서, 플로팅 확산 영역과 소스팔로워의 제1구동 트랜지스터 게이트(45-b)를 버팅 콘택 함으로써, 신호출력부(40)의 필드영역 면적을 최소화 하는 동시에, 기생 커패시턴스를 줄여 고감도 출력을 얻기 위한 것으로서,
신호출력부(40)의 필드 영역을 형성하는 공정에서 공정 중에 발생하는 노이즈를 개선하고 신호출력부(40)의 출력전압 감도를 향상시킨 버팅 콘택을 이용한 CCD이미지 센서의 신호출력부 구조 및 그 제조방법에 관한 것이다.
일반적으로, CCD(Charge Coupled Device)란 영상신호를 전기적인 신호로 변환시켜주는 촬상소자를 말하며, 이러한 CCD이미지 센서의 구성을 도 1내지 도 3을 참고하여 설명하면 다음과 같다.
도 1은 일반적인 CCD이미지 센서의 배치도이고, 도 2는 CCD이미지 센서에서 신호출력부(40)의 구성도이며, 도 3은 도 2의 A-A' 단면을 나타낸 도이다.
먼저 빛을 받아 전자를 생성하는 포토다이오드(10)와, 포토다이오드(10)에 의해 변환된 신호전하를 수직방향으로 전송하는 수직 전송CCD(20)와, 수직 전송CCD(20)로부터 전송된 전하를 수평방향으로 전송하는 수평전송CCD(30)와, 수평전송CCD(30)로부터 전송된 신호전하량을 전압으로 출력시키는 신호출력부(40)로 구성된다.
여기서 상기 신호출력부(40)의 내부 구성을 아래에서 좀더 자세히 살펴보면,수평전송CCD(30)의 끝단에 위치하고 수평전송CCD(30)로부터 전하를 전송받아 플로팅 확산영역(42)으로 전달해주는 출력게이트(41)와,
기준전위가 설정되어 있는 정전용량의 커패시터(capacitor)로 형성되고 상기 출력게이트(41)로 전달받은 전하량을 전압으로 바꿔주는 플로팅 확산영역(42)과,
상기 플로팅 확산영역(42)으로 모아진 신호전하를 증폭하기 위해 제1구동 트랜지스터(45) 및 제2구동 트랜지스터(47)로 형성된 소스 팔로워 회로(source follower circuit)와,
소스 팔로워 회로로 이동된 후 플로팅 확산 영역(42)에 남은 신호전하들을 후속 신호전하가 오기 전에 리셋 하는 리셋 게이트(43)와 리셋 드레인(44)으로 구성된다.
본원발명은 상기와 같이 구성된 신호출력부(40)에 있어서 플로팅 확산영역(42)과 제1구동 트랜지스터 게이트(45-b) 간의 연결구조에 관한 것으로 종래의 구조를 도 3을 참고 하여 살펴보면 다음과 같다.
먼저 플로팅 확산영역(42)과 제1구동 트랜지스터 게이트(45-b)사이의 절연을 위해 산화막으로 형성된 필드영역(54)과;
상기 수평전송CCD(30)로부터 신호전하를 입력받고 이 신호전하는 전위 변화된 전압을 소정의 클럭신호에 의해 폴리라인(53)으로 연결된 제1구동 트랜지스터의 게이트로 출력하는 플로팅 확산영역(42)과;
상기 플로팅 확산영역(42)과 제1구동 트랜지스터 게이트(45-b)에 각각 콘택홀을 형성하고 이 콘택홀에 메탈을 증착시켜 바이어스를 인가하는 제1메탈(Metal)라인(52-a)과;
상기 플로팅 확산영역(42)과 제1구동 트랜지스터 게이트(45-b)에 따로 형성된 제1메탈라인(52-a)을 연결하고 플로팅 확산영역(42)에서 전위 변환된 전압을 제1구동 트랜지스터 게이트(45-b)로 전송해주는 제2메탈라인(52-b)과;
상기 촬영된 영상 신호전하를 증폭하기 위한 소스팔로워회로의 입력전압을 제2메탈라인(52-b)을 통해 플로팅 확산영역(42)으로부터 입력받는 제1구동 트랜지스터 게이트(45-b)로 구성된다.
상기와 같이 구성된 신호출력부(40)의 동작과정은,
상기 플로팅 확산 영역(42)과 제1구동 트랜지스터 게이트(45-b)의 제1메탈라인(52-a)으로 바이어스가 인가되고, 수평전송CCD(40)로 입력받은 신호전하는 플로 팅 확산영역(42)에서 전위변화가 발생하게 되며, 이 전위 변환된 전압은 소정의 클럭주기에 제2메탈라인(52-b)을 통해 제1구동 트랜지스터 게이트(45-b)의 입력전압으로 인가되고, 상기 인가된 입력전압의 전압이득에 따라 소스팔로워회로의 출력전압으로 검출된다.
상기와 같은 구조의 신호출력부(40)를 통해 촬영된 영상을 검출하는데 있어서, 신호출력부(40)의 출력전압 감도를 개선하기 위해 많은 방법들이 제시되고 있다.
예를 들어, 신호출력부(40)의 기생 커패시턴스를 감소시켜 신호전하로부터 얻을 수 있는 전압변환비를 증대시키는 컨버전 레이시오(Conversion Ration)의 개선방법, 또는 마이크로 렌즈를 이용한 필터 팩터(filter factor)의 증대효과 등이 그것이다.
그러나 마이크로 렌즈등과 같은 필터 팩터의 증대효과로 얻을 수 있는 방법보다는 보다 근본적인 방법인 컨버전 레이시오를 개선시키는 것이 우선적으로 이루어져야 한다.
즉, 컨버전 레이시오를 증대시키기 위해서는 플로팅 확산영역(42)과 제1구동 트랜지스터 게이트(45-b) 사이에 존재하는 기생 커패시턴스를 감소시키는 방법이 선행되어야 한다.
이러한 기생 커패시턴스는 플로팅 확산 영역(42)의 면적, 소스팔로워 트랜지스터의 사이즈(size), 레이아웃 팩터(layout factor)와 공정조건 등에 의해 좌우된다.
본원발명은 신호출력부(40)의 출력 감도를 향상시키기 위한 것이며, 이를 위해 상기에서 설명한 방법 중 소스팔로워 트랜지스터의 사이즈를 줄임으로써, 신호출력부(40)의 크기를 줄이는 동시에 기생 커패시턴스를 감소시켜 컨버전 레이시오를 증대시키기 위한 것으로, 기생 커패시터와 출력신호 감도의 상관관계를 살펴보면 다음과 같다.
먼저 신호전하가 플로팅 확산영역(42)인 커패시터(capacitor)에 주입되었을 때 커패시터의 전위변화(△V)를 검출하는 방식으로 플로팅 확산 영역에서 전압으로 변환된 출력은 아래의 식과 같다.
△V=△Q/C (V:전압, Q:전하량, C:커패시턴스(capacitance)
상기의 플로팅 확산 영역(42)에서 검출된 출력전압 △V는 신호증폭 회로인 소스팔로워 회로를 통해 출력되고, 이때 외부로 출력되는 전자 하나에 대한 전하 검출감도 S는 다음과 같다.
S = β△V/N = βq/C (β:소스팔로워회로의 gain, N:신호전자수, q:전하량)
그리고 CCD이미지 센서의 성능을 좋게 하기 위해서는 전하검출 감도인 S가 높아야 한다. 위의 식에서 확인할 수 있듯이 감도 S가 높아지기 위해서는 플로팅 확산 영역(42)의 커패시턴스 C의 값이 작아야 한다.
상기 플로팅 확산 영역(42)의 커패시턴스는 출력게이트(41)와의 정전용량인 CFO와, 리셋 게이트(43)와의 정전용량인 CFR과, 플로팅 확산영역(42)과 P-well과의 정전용량인 CFS1과, 소스팔로워 제1구동 트랜지스터 드레인(45-a)의 정전용량인 CFGD1과, 소스팔로워 제1구동 트랜지스터 소스(45-c)의 정전용량인 CFGS1과, 제1메탈라인(52-a)과의 정전용량인 CFM1과, 제2메탈라인(52-b)과의 정전용량인 CFM2의 합으로 표시된다.
CT = CFO + CFR + CFS1 + CFGD1 + CFGS1 + CFM1 + CFM2
즉, 고감도의 검출을 위해서는 이들 기생 정전용량(CT)을 최소화해야 한다.
이러한 기생 정전용량은 공정과 관계가 있는데, 일반적으로 반도체 공정을 진행할 때 초기에 설계자가 생각한 패턴과 웨이퍼 내에 구현되는 패턴 간에는 차이가 발생하게 된다. 이러한 차이가 누적되면 공정 변화에 따라 배선의 저항과 커패 시턴스 값은 변하게 된다. 이와 같이 공정 중에 발생하는 원인으로 회로 동작이 심각하게 변하지 않는 영역을 설정하기위해 디자인 룰(Design rule)이 필요하다. 디자인 룰(Design rule)이란 공정 중 발생하는 최소 오차범위를 고려해 칩 면적을 최소화 하고, 최적의 수율(yield)을 확보하기 위한 것으로, 각 소자별 회로 선폭에 대해 설정 되어 있으며, 미스얼라인(misalign)과 콘택 마진(margin)이 여기에 해당한다.
이하, 폴리 실리콘(53)에 콘택(51)을 형성하기 위한 콘택 마진과 폴리 실리콘과의 면적 관계를 도 4를 참고 하여 설명하면 다음과 같다.
먼저 폴리실리콘 사이즈(minimum size)가 0.3㎛이고, 콘택 사이즈(minimum size)가 0.3㎛이며, 콘택 스페이싱(minimum spacing)이 콘택 기준 사방으로 0.2㎛로 디지인 룰이 설정 되었다면, 도 4의 a와 같이 콘택을 형성하는 폴리 실리콘의 경우 콘택 사이즈와 콘택 스페이싱을 확보하기 위한 공간으로 0.7㎛가 요구된다. 그럼으로 최소 폴리 실리콘의 사이즈가 0.3㎛이지만 콘택을 형성함에 따라 0.4㎛만큼 크게 형성해야 한다.
하지만 도 4의 b와 같이 콘택을 형성하지 않는 폴리실리콘의 경우는 콘택을 위한 공간을 고려하지 않고 최소 실리콘 사이즈인 0.3㎛로 형성하여 디자인 룰에 준하는 최소 사이즈로 형성 할 수 있음에도 불구하고, 제1구동 트랜지스터 게이 트(45-b)에 콘택을 형성함으로써, 미스얼라인(misalign)이나 콘택 마진(margin)에 대한 크기만큼 게이트(45-b)의 크기가 커지게 되고, 아울러 소스(45-c)와 드레인(45-a)의 크기도 커지며, 이는 제1구동 트랜지스터(45)의 정션커패시턴스(junction capacitance)인 CFGD1, CFGS1가 커져 결국 고감도의 이미지 센서를 얻기 힘들다는 문제점이 있다.
또한, 두 영역에 따로 콘택(51)을 형성하기 때문에, 플로팅 확산 영역(42)과 트랜지스터의 게이트에 각각 A1, A2면적을 갖는 제1메탈라인(52-a)이 위치하고, 두 소자 간 연결을 위해 A3면적을 갖는 제2메탈라인(52-b)이 위치하게 되며, 이들 메탈라인이 신호출력부(40)의 필드영역에서 차지하는 총 면적은 AT = A1 + A2 + A3이 된다.
즉, 콘택 수에 비례하여 메탈라인이 차지하는 면적 또한 커지게 되고, 메탈(52)라인이 차지하는 면적이 증가함에 따라 기생 정전용량도 커지게 됨으로, 결과적으로 총 기생 정전용량(CT)이 높아지게 된다는 문제점도 있다.
본 발명은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, CCD이미지 센서의 신호출력부(40)에서, 플로팅 확산 영역(42)과 소스팔로워 제1구동 트랜지스터 게이트(45-b)를 폴리 라인(53)으로 연결하고, 플로팅 확산 영역(42)을 버팅 콘택(Butting Contact) 함으로써, 신호출력부(40)의 면적을 최소화하는 동시에 플로팅 확산영역(42)의 기생 정전용량(CT)을 작게 하여 출력 신호의 감도를 향상시키는데 목적이 있다.
본 발명의 다른 목적은, 상기 두 소자간의 절연을 위한 필드를 형성하는 방법에 있어서, 공정단계에서 발생하는 노이즈를 감소하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 신호출력부(40)의 구성을 도 5와 도 6을 참고하여 설명하면 다음과 같다.
도 5는 본원발명에 의한 신호출력부(40)의 구성도이고, 도 6은 도 4의 A-A' 단면을 나타낸 도이다.
먼저 수평전송CCD(30)로부터 전송된 전하를 구동 신호에 의해 플로팅 확산 영역(42)으로 출력하는 출력게이트(41)와,
커패시터로 형성되고 전하량을 전압으로 바꿔주는 플로팅 확산(42)영역과,
플로팅 확산 영역(42)으로 모아진 신호전하를 증폭하기 위해 제1구동 트랜지 스터(45), 제2구동 트랜지스터(47)를 갖는 소스 팔로워 회로 (source follower circuit)와,
플로팅 확산 영역(42)의 신호전하가 소스 팔로워 회로로 이동된 후 플로팅 확산 영역(42)에 남은 신호전하들을 후속 신호전하가 오기 전에 리셋하는 리셋 게이트(43) 및 리셋 드레인(44)으로 구성된다.
상기에서 설명한 바와 같이 CCD이미지 센서의 신호출력부(40)는 종래의 기술과 같이 구성되어 진다. 다만 본원발명은 상기와 같이 구성되어진 신호출력부(40)에 있어서, 상기 플로팅 확산영역(42)과 제1구동 트랜지스터의 게이트(45-b) 간의 연결구조를 형성하는 방법에 관한 것이며, 이하 본원발명에 따른 구성을 도 6을 참고하여 보다 상세하게 살펴보면 다음과 같다.
먼저 플로팅 확산영역(42)과 제1구동 트랜지스터 게이트(45-b)사이의 절연을 위해 산화막으로 형성된 필드영역(54)과;
상기 수평전송CCD로부터 신호전하를 입력받고 이 신호전하는 전위 변화된 전압을 소정의 클럭신호에 의해 폴리라인(53)으로 연결된 제1구동 트랜지스터의 게이트로 출력하는 플로팅 확산영역(42)과;
상기 제1구동 트랜지스터 게이트(45-b)에 바이어스를 인가하고 플로팅 확산영역(42)으로부터 전위 변화된 전압을 제1구동 트랜지스터 게이트(45-b)로 전송하는 폴리실리콘(53)과;
상기 플로팅 확산영역(42)과 폴리실리콘(53)을 하나의 콘택홀을 사용하여 두 레이어(layer)를 전기적으로 연결하는 버팅콘택을 형성하고 이 버팅콘택홀에 메탈을 증착시켜 상기 플로팅 확산영역(42)과 제1구동 트랜지스터 게이트(45-b)로 동시에 바이어스를 인가하는 제1메탈(Metal)라인(52-a)과;
상기 촬영된 영상 신호전하를 증폭하기 위해 소스팔로워회로의 입력전압을 폴리라인(53)을 통해 플로팅 확산영역(42)으로부터 입력받는 제1구동 트랜지스터 게이트(45-b)로 구성된다.
상기와 같이 구성된 본원발명의 동작과정은,
상기 플로팅 확산 영역(42)과 폴리라인(53)의 버팅콘택으로 두 소자(플로팅 확산 영역(42)과 제1구동 트랜지스터(45))로 바이어스가 인가되고, 수평전송CCD(40)로 입력받은 신호전하는 플로팅 확산영역(42)에서 전위변화가 발생하게 되며, 이 전위 변환된 전압은 소정의 클럭주기에 폴리라인(53)을 통해 제1구동 트랜지스터 게이트(45-b)의 입력전압으로 인가되고, 상기 인가된 입력전압의 전압이득에 따라 소스팔로워회로의 출력전압으로 검출된다.
상기에서 살펴본 본원발명은 버팅 콘택을 플로팅 확산 영역(42)에 형성함으로써, 제1구동 트랜지스터 게이트(45-b)에 콘택을 형성 하지 않고 종래와 동일한 동작을 할 수 있으며, 콘택이 형성되지 않음으로 트랜지스터를 형성하는 공정에서 디자인 룰에 대한 최소사이즈로 만들 수 있게 된다.
이하 본원발명에 의해 줄어든 트랜지스터의 크기를 종래와 비교하여 도 7과 도 9를 참고 하여 설명하면 다음과 같다.
도 7의 (a)는 게이트에 콘택을 형성한 도 2의 트랜지스터부분이며, 도 7의 (b)는 본 발명에 따라 게이트에 콘택을 형성하지 않는 도 5의 트랜지스터부분을 나나낸 도면이고, 도 9는 본원발명에 의해 줄어든 면적을 종래의 것과 비교한 표이다.
먼저 종래기술에서 기술한 디자인 룰(Design rule)에 따른 최소크기로 콘택을 형성할 때, 폴리 실리콘 사이즈(minimum size)가 f㎛이고, 콘택 사이즈(minimum size)가 f㎛이며, 콘택 스페이싱(minimum spacing)이 콘택 기준 사방으로 e㎛로 디자인 룰이 설정 되었다면, 도 7의 (a)와 같이 콘택을 형성하는 게이트의 경우는 콘택 사이즈와 콘택 스페이싱을 확보하기 위한 공간(W)으로 2e + f㎛가 요구되며, 최소 게이트 사이즈가 f㎛이지만 콘택을 형성함에 따라 2e㎛만큼 크게 형성해야 한다.
하지만, 도 7의 (b)와 같이 콘택을 형성하지 않는 게이트의 경우는 콘택을 위한 공간을 고려하지 않고 최소 게이트 사이즈인 f㎛로 형성하여 디자인 룰에 준하는 최소 사이즈로 형성 할 수 있기 때문에 제1구동 트랜지스터의 소스(45-c) 및 드레인(45-a)의 크기 또한 줄일 수 있게 되고, 결과 적으로 전체 트랜지스터(45)의 크기를 줄일 수 있게 된다.
이와 같이 본원발명에서 제1구동 트랜지스터(45)에 콘택을 형성하지 않음으로, 디자인 룰이 허용하는 최소크기로 제1구동 트랜지스터(45)를 형성할 수 있으며, 결과적으로 트랜지스터 크기의 최소화는 트랜지스터의 정션 커패시턴스인 CFGD1, CFGS1 를 줄 일수 있게 된다.
또한, 상기 플로팅 확산 영역(42)은 제1구동 트랜지스터의 게이트(45-b)와 버팅 콘택함으로써, 플로팅 확산 영역(42)에 A1면적을 갖는 제 1메탈라인(52-a)만을 갖기 때문에 신호출력부(40)의 필드 영역에서 메탈(52)라인이 차지하는 길이와 면적이 작아지게 된다.
이하 본원발명과 종래의 기술을 비교하여 줄어진 메탈라인의 크기는 도 8과 도 9를 참고 하여 설명하면 다음과 같다.
도 8은 플로팅 확산 영역(42)과 트랜지스터를 형성하는 부분에서 도 3과 도 6을 같이 그려 놓은 도면이고, 도 9는 본원발명에 의해 줄어든 면적을 종래의 것과 비교한 표이다.
도면에서 알 수 있듯이, 종래에는 플로팅 확산 영역(42)과 트랜지스터의 게이트에 각각 A1, A2면적을 갖는 제1메탈라인(52-a)과, 두 소자 간 연결을 위해 A3면 적을 갖는 제 2메탈라인(52-b)이 총 AT = A1 + A2 + A3의 크기로 차지하고 있었다. 하지만, 본 발명에서는 플로팅 확산 영역(42)에 A1면적을 갖는 제1메탈라인(52-a)만을 갖게 된다. 따라서 신호출력부(40)에서 메탈라인이 차지하는 면적이 (A2+A3)크기만큼 줄어들고, 메탈라인으로 인해 형성된 기생 정전용량인 CFM1, CFM2도 줄어든다.
이상에서 설명한 바를 종합하면 제1구동 트랜지스터(45)의 기생 커패시터와 메탈라인(52-a, 52-b)의 기생 커패시터를 줄일 수 있게 되고 총 기생 정전용량(CT)은 줄어들게 된다.
CT = CFO + CFR + CFS1 + CFGD1 + CFGS1 + CFM1
상기에서 살펴본 바와 같이 버팅 콘택을 형성함으로써, 신호출력부(40)의 전체 면적을 최소화 하고, 이로써 기생 정전용량(CT)을 감소시키며, 컨버젼 레이시오를 증대 시킬 수 있게 되어 고감도의 출력을 얻을 수 있게 된다.
이하 본 발명에 따른 신호출력부(40)중 플로팅 확산 영역(42)과, 제 1구동 트랜지스터(45)와, 두 소자 간 절연 필드(54)를 형성하는 일실시예를 도 10의 (a) 내지 도 10의(j)에 따른 단계별로 설명한다.
먼저 도 10의 (a)와 같이, N형 기판에 P형 불순물을 도핑하여 P형 웰을 형성 한다.
다음으로 도 10의 (b)와 같이, 출력게이트(41)로부터 전하를 전송받기 위해 상기 P형 웰에 N+를 도핑 하여 플로팅 확산 영역(42)을 형성 한다.
다음으로 도 10의 (c)와 같이, 소자 간 절연을 위해 CVD증착으로 산화막(55)을 형성한다.
다음으로 도 10의 (d)와 같이, 상기 형성된 산화막(55)을 건식으로 식각하여 두 소자간의 절연 필드(54)를 형성한다.
다음으로 도 10의 (e)와 같이, 제 1구동 트랜지스터의 게이트(45-b)이자 두 소자간의 연결을 위한 폴리 실리콘(53)을, 상기 형성된 절연 필드(54)를 지나 플로팅 확산 영역(42)까지 증착한다.
다음으로 도 10의 (f)와 같이, 상기 폴리 실리콘으로 형성된 폴리라인(53)을 제외한 부분은 식각으로 제거한다.
다음으로 도 10의 (g)와 같이, 메탈(52)라인과 각 소자들 간의 절연을 위해 실리콘 표면 전체에 산화막(55)을 증착한다.
다음으로 도 10의 (h)와 같이, 플로팅 확산 영역(42)과 폴리라인(53)의 버팅 콘택을 위한 콘택 홀을 형성한다.
다음으로 도 10의 (i)와 같이, 버팅 콘택의 상부에는 각 소자로 바이어스를 인가하기 위한 메탈(52)층을 형성한다.
마지막으로 도 10의 (j)와 같이, 메탈(52)라인을 제외한 부분은 식각 공정으로 제거한다.
상기 일실시예에서 두 소자 간 절연을 위하여 필드를 형성할 때 화학기상증착(chemical vapor deposition; CVD)방법을 사용하였다. 그 이유는 보편적으로 가장 많이 쓰이는 방식인 열 산화(thermal oxidation)방식은 고온에서 산화가스와 실리콘이 반응해 산화막을 형성하는 방법으로 웨이퍼 표면을 기준으로 45%의 실리콘하부가 산화되는 단점이 있다. 이는 버리드 채널(buried channel)을 사용하는 CCD에서는 적합한 방식이 아니고, 열 산화 방식으로 필드를 형성할 경우 새부리(bird's beak)로 인해 소자 간 심각한 문제를 일으킬 수 있으며, CD(critical dimension) 제어가 어렵다는 단점이 있다.
하지만 CVD산화의 경우는 공정 조건의 제어 범위가 매우 넓어 다양한 특성의 박막을 쉽게 얻을 수 있고, 후속으로 어닐링(annealing)공정을 진행해서 경화된 산화막을 얻을 수 있다는 장점이 있다.
상기와 같은 이유로 본원발명에서는 CVD산화로 절연 산화막을 형성한다.
또한, 상기 CVD산화로 형성된 절연 산화막을 식각하는 공정 단계에서 건식 식각을 하게 되는데, 이 경우 재현성이 좋다는 장점이 있지만, 식각 시 사용되는 플리즈마(plasma)로 인해 실리콘 기판 표면이 손상을 입을 가능성이 크고 또한 빠른 식각 속도로 인해 공정 컨트롤(control)이 어려우며 선택비가 안 좋은 단점이 있다.
본원발명을 구현하기 위해 신호출력부(40)를 제조하는 공정에서 상기에서 살펴본 공정의 단점을 보안한 이 실시 예를 도 11의 (a) 내지 도 11의 (j)에 따른 단계로 설명하면 다음과 같다.
먼저 도 11의 (a)와 같이, N형 기판에 P형 불순물을 도핑하여 P형 웰을 형성한다.
다음으로 도 11의 (b)와 같이, 출력게이트(41)로부터 전하를 전송받기 위해 상기 P형 웰에 N+를 도핑 하여 플로팅 확산 영역(42)을 형성 한다.
다음으로 도 11의 (c)와 같이, 소자 간 절연을 위해 CVD증착으로 산화막(55)을 형성한다.
다음으로 도 11의 (d)와 같이, 상기 형성된 산화막(55)을 습식으로 식각하여 두 소자간의 절연 필드(54)를 형성한다.
다음으로 도 11의 (e)와 같이, 제 1구동 트랜지스터의 게이트(45-b)이자 두 소자간의 연결을 위한 폴리 실리콘(53)을, 상기 형성된 절연 필드(54)를 지나 플로팅 확산 영역(42)까지 증착한다.
다음으로 도 11의 (f)와 같이, 상기 폴리 실리콘으로 형성된 폴리라인(53)을 제외한 부분은 식각으로 제거한다.
다음으로 도 11의 (g)와 같이, 메탈(52)라인과 각 소자들 간의 절연을 위해 실리콘 표면 전체에 산화막(55)을 증착한다.
다음으로 도 11의 (h)와 같이, 플로팅 확산 영역(42)과 폴리라인(53)의 버팅 콘택을 위한 콘택 홀을 형성한다.
다음으로 도 11의 (i)와 같이, 버팅 콘택의 상부에는 각 소자로 바이어스를 인가하기 위한 메탈(52)층을 형성한다.
마지막으로 도 11의 (j)와 같이, 메탈(52)라인을 제외한 부분은 식각 공정으로 제거한다.
상기 일 실시 예에서 언급한 건식 식각의 단점으로 이 실시 예에서는 습식 식각으로 절연 필드를 형성하였다. 하지만 습식 식각 공정은 일반적으로 공정 제어가 쉽고, 선택비가 좋은 장점이 있지만, 식각할 수 있는 선폭이 제한적이며 화학용액 사용으로 인한 위험성, 불완전한 식각 등의 단점이 있다.
그럼으로 이하 첨부된 도면 12의 (a) 내지 도 12의 (k)를 참조하여 본 발명의 바람직한 삼실시 예를 상세히 설명하기로 한다.
먼저 도 12의 (a)와 같이, N형 기판에 P형 불순물을 도핑하여 P형 웰을 형성한다.
다음으로 도 12의 (b)와 같이, 출력게이트(41)로부터 전하를 전송받기 위해 상기 P형 웰에 N+를 도핑 하여 플로팅 확산 영역(42)을 형성 한다.
다음으로 도 12의 (c)와 같이, 소자 간 절연을 위해 CVD증착으로 산화막(55)을 형성한다.
다음으로 도 12의 (d)와 같이, 상기 형성된 산화막(55)을 식각하여 플로팅 확산 영역(42)과 제 1구동 트랜지스터(45)의 절연 필드를 형성하는데 있어서, 먼저 재현성은 좋고 빠른 식각 속도의 장점이 있는 건식 식각으로 산화막(55)의 일부를 식각한다.
다음으로 도 12의 (e)와 같이, 상기 건식식각으로 일부 산화된 산화막(55)은 건식식각에 비해 식각 속도가 느려 컨트롤이 쉽기 때문에 실리콘 표면의 손상을 적게 하는 습식 식각으로 두 소자간의 절연 필드(54)를 형성한다.
다음으로 도 12의 (f)와 같이, 제 1구동 트랜지스터의 게이트(45-b)이자 두 소자간의 연결을 위한 폴리 실리콘(53)을, 상기 형성된 절연 필드(54)를 지나 플로팅 확산 영역(42)까지 증착한다.
다음으로 도 12의 (g)와 같이, 상기 폴리 실리콘(53)으로 형성된 폴리라인을 제외한 부분은 식각으로 제거한다.
다음으로 도 12의 (h)와 같이, 메탈(52)라인과 각 소자들 간의 절연을 위해 실리콘 표면 전체에 산화막(55)을 증착한다.
다음으로 도 12의 (i)와 같이, 플로팅 확산 영역(42)과 폴리라인(53)의 버팅 콘택을 위한 콘택 홀을 형성한다.
다음으로 도 12의 (j)와 같이, 버팅 콘택의 상부에는 각 소자로 바이어스를 인가하기 위한 메탈(52)층을 형성한다.
마지막으로 도 12의 (k)와 같이, 메탈(52)라인을 제외한 부분은 식각 공정으로 제거한다.
상기의 삼실시 예와 같이 공정 시 발생하는 손실을 최소화함으로써, 실리콘 기판의 손상을 줄이고 노이즈를 최소화 하며, 결과적으로 신호출력부(40)로 검출되는 신호감도를 높일 수 있다.
이상과 같이 본 발명에 의하면, 소스팔로워 제 1구동 트랜지스터의 게이트(45-b)를 형성하는 폴리 라인(53)을 플로팅 확산 영역(42)까지 연장 하여 두 영역을 연결함으로써, 두 소자 간 메탈(52)라인에 의해 발생되는 기생 커패시턴스를 줄일 수 있는 이점이 있다.
또한, 상기 플로팅 확산 영역(42)에서 소스팔로워 제 1구동 트랜지스터의 게이트(45-b)인 폴리 라인(53)과 버팅 콘택 하고, 제 1구동 트랜지스터의 게이트(45-b)는 콘택(51)을 형성하지 않음으로써, 제 1구동 트랜지스터(45)의 크기를 최소화함과 동시에 필드영역을 최소면적으로 형성할 수 있기 때문에, 기생 커패시턴스를 줄이고 출력신호의 고감도 검출을 할 수 있다는 이점이 있다.
게다가 상기 신호출력부(40)를 형성하는 공정에서, 플로팅 확산 영역(42)과 제 1구동 트랜지스터(45)의 절연필드를 CVD증착하고, 건식식각과 습식식각을 모두 사용한 식각 방법으로 실리콘 표면의 손실을 최소화함으로써, 신호출력부(40)의 노이즈를 줄일 수 있는 이점도 있다.

Claims (4)

  1. CCD이미지 센서의 신호출력부(40)에 있어서 플로팅 확산영역(42)과 제1구동 트랜지스터의 게이트(45-b) 간의 연결구조는,
    플로팅 확산영역(42)과 제1구동 트랜지스터 게이트(45-b)사이의 절연을 위해 산화막으로 형성된 필드영역(54)과;
    상기 수평전송CCD로부터 신호전하를 입력받고 이 신호전하는 전위 변화된 전압을 소정의 클럭신호에 의해 폴리라인(53)으로 연결된 제1구동 트랜지스터의 게이트로 출력하는 플로팅 확산영역(42)과;
    상기 제1구동 트랜지스터 게이트(45-b)에 바이어스를 인가하고 플로팅 확산영역(42)으로부터 전위 변화된 전압을 제1구동 트랜지스터 게이트(45-b)로 전송하는 폴리실리콘(53)과;
    상기 플로팅 확산영역(42)과 폴리실리콘(53)을 하나의 콘택홀을 사용하여 두 레이어(layer)를 전기적으로 연결하는 버팅콘택을 형성하고 이 버팅콘택홀에 메탈을 증착시켜 상기 플로팅 확산영역(42)과 제1구동 트랜지스터 게이트(45-b)로 동시에 바이어스를 인가하는 제1메탈(Metal)라인(52-a)과;
    상기 촬영된 영상 신호전하를 증폭하기 위한 소스팔로워회로의 입력전압은 폴리라인(53)을 통해 플로팅 확산영역(42)으로부터 입력받는 제1구동 트랜지스터 게이트(45-b)를; 포함하여 구성되는 것을 특징으로 하는 버팅 콘택을 이용한 CCD이미지 센서의 신호출력부(40) 구조.
  2. CCD이미지 센서의 신호출력부를 구성함에 있어서 플로팅 확산영역(42)과 제1구동 트랜지스터(45)를 버팅콘택하는 제조방법은,
    N형 기판에 P형 불순물을 도핑하여 P형 웰을 형성하는 단계와;
    출력게이트(41)로부터 전하를 전송받기 위해 상기 P형 웰에 N+를 도핑 하여 플로팅 확산 영역(42)을 형성하는 단계와;
    소자 간 절연을 위해 CVD산화방법으로 절연 산화막 증착 단계와;
    상기 절연 산화막을 건식 식각하여 절연 필드(54)를 형성하는 단계와;
    제 1구동 트랜지스터의 게이트(45-b)에서 플로팅 확산영역(42)까지 폴리 실리콘을 증착하는 단계와;
    상기 폴리 실리콘으로 형성된 폴리라인을 제외한 부분은 식각으로 제거하는 단계와;
    메탈(52)라인과 각 소자들 간의 절연을 위해 실리콘 표면 전체에 산화막을 형성하는 단계와;
    플로팅 확산 영역(42)과 폴리라인의 버팅 콘택을 위한 콘택 홀을 형성하는 단계를;
    포함하여 이루어지는 것을 특징으로 하는 버팅 콘택을 이용한 CCD이미지 센서의 신호출력부 제조방법.
  3. 제 2항에 있어서,
    상기 절연 산화막을 건식 식각하여 절연필드(54)를 형성하는 단계는,
    습식식각으로 절연필드(54)를 형성하는 단계로;
    대체되어 이루어지는 것을 특징으로 하는 CCD이미지 센서의 제조 방법.
  4. 제 2항에 있어서,
    상기 절연 산화막을 건식 식각하여 절연필드(54)를 형성하는 단계는,
    상기 절연 산화막을 일차 식각으로 일부분을 식각하는 건식식각 단계와;
    이차식각으로 두 소자간의 절연필드(54)를 형성하는 습식식각 단계로;
    대체되어 이루어지는 것을 특징으로 하는 CCD이미지 센서의 제조 방법.
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