KR20030058276A - 살리사이드를 이용한 이미지센서 제조 방법 - Google Patents

살리사이드를 이용한 이미지센서 제조 방법 Download PDF

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Abstract

본 발명은 이미지센서에 관한 것으로, 특히 포토다이오드를 포함하는 수광영역에서의 살리사이드 형성을 방지하기에 적합한 이미지센서 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 반도체층 상에 게이트전극을 형성하는 단계; 상기 반도체층 내에 상기 게이트전극에 접하도록 포토다이오드를 형성하는 단계; 상기 게이트전극이 형성된 전체 프로파일을 따라 유동성절연막을 형성하는 단계; 상기 게이트전극 표면이 노출될 때까지 상기 유동성절연막을 전면식각하는 단계; 및 상기 노출된 게이트전극 표면에 살리사이드를 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.

Description

살리사이드를 이용한 이미지센서 제조 방법{Fabricating method of image sensor using salicide}
본 발명은 반도체 소자에 관한 것으로 특히, 이미지센서 제조 방법에 관한 것으로, 더욱 상세하게는 누설전류를 감소시킬 수 있는 살리사이드(Self align silicide)를 이용한 이미지센서 제조 방법에 관한 것이다.
일반적으로, 이미지센서라 함은 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있는 바, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.
또한, CCD와는 별도로 CMOS 이미지센서의 고집적화도 급속도로 이루어지고 있는 단계이다. 0.25㎛의 선폭 이하의 기술에서의 이미지센서 제조에 있어서도 기존의 스탠다드 로직(Standard logic)과 동일하게 Ti 또는 Co 등의 살리사이드를 갖는 게이트전극과 소스/드레인 영역이 필수화되고 있다.
한편, 금속 실리사이드는 그것이 필요한 곳 예컨대, 금속 콘택이 이루어지는 영역 등에서는 꼭 필요하나, 빛을 수광하는 영역 즉, 포토다이오드에서는 형성되어서는 안되는 바, 이는 금속 실리사이드의 경우 파장이 짧은 빛 예컨대, 청색 신호의 투과를 방지하는 역할을 하게 되어 광감도를 크게 감소시키는 역할을 하며, 또한 암신호(Dark current)를 생성시키는 소스로서의 역할을 한다.
따라서, 포토다이오드 영역에서의 실리사이드 형성을 효과적으로 방지하기 위한 기술이 필요하게 된다.
도 1은 종래의 살리사이드 형성을 위한 포토레지스트 패턴이 형성된 단면도를 도시하는 바, P++의 고농도 기판과 P-에피층이 적층된 반도체층(Sub)에 트렌치 구조의 즉, STI(Shallow Trench Isolation) 구조의 필드절연막(Fox)이 형성되어 있으며, 필드절연막(Fox)과 떨어진 반도체층(Sub) 상에 게이트전극 예컨대, 트랜스퍼 게이트(Tx)가 형성되어 있으며, 필드절연막(Fox)과 트랜스퍼 게이트(Tx) 사이의 반도체층(Sub) 하부에 n-와 P0로 이루어진 포토다이오드(PD)가 형성되어 있으며, 트랜스퍼 게이트(Tx)로부터 전달되는 광신호를 센싱하는 셍싱확산영역(FD)가 트랜스퍼 게이트(Tx)에 접하며 기판(Sub) 표면으부터 확장되어 형성되어 있다.
전술한 바와 같이 트랜스퍼 게이트(Tx)과 센싱확산영역(FD)은 그 상부 즉 도면부호 'A'는 선택적인 금속 실리사이드 즉, 살리사이드가 적용되어야 하는 영역인다.
따라서, 도시된 바와 같이 살리사이드 형성용 포토레지스트 패턴(PR)을 포토다이오드(PD) 상부를 덮도록 형성하게 되는 바, 선택적 살리사이드 형성을 위한 살리사이드 마스크에 사용되는 스테퍼는 아이라인(I-line) 장비인데, 이는 오버래이(Overray)와 임계치수(Critical Dimension; 이하 CD라 함)의 정확성(Accuracy) 측면에서 포토다이오드(PD)와 트랜스퍼 게이트(Tx)가 인접한 화소 구조에서 트랜스퍼 게이트(Tx)의 폴리실리콘만을 정확하게 구분하여 마스크 공정을 진행하기에는 어려움이 있다.
예컨대, 포토다이오드(PD)와 트랜스퍼 게이트(Tx)는 약 0.1㎛ 정도의 두께인 스페이서에 의해 분리되어 있어, 마스크 공정시 오정렬로 인해 스페이서가 식각될 경우 스페이서 손실에 따른 살리사이드 브릿지(Bridge)의 발생, 트랜스퍼 게이트(Tx)의 살리사이드 미형성 또는 포토다이오드(PD) 상부로의 살리사이드 형서에 따른 광감도 및 암신호 특성 열화 등의 문제점이 발생할 가능성이 증대된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 포토다이오드를 포함하는 수광영역에서의 살리사이드 형성을 방지하기에 적합한 이미지센서 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 살리사이드 형성을 위한 포토레지스트 패턴이 형성된 단면도,
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 살리사이드 공정을 적용한 이미지센서 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체층11 : 필드절연막12 : 게이트절연막13 : 게이트전극용 전도막14 : 포토다이오드용 N형 불순물영역15 : 스페이서
16 : 포토다이오드용 P형 불순물영역17: 센싱확산영역
18 : 유동성절연막19: 포토레지스트 패턴
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체층 상에 게이트전극을 형성하는 단계; 상기 반도체층 내에 상기 게이트전극에 접하도록 포토다이오드를 형성하는 단계; 상기 게이트전극이 형성된 전체 프로파일을 따라 유동성절연막을 형성하는 단계; 상기 게이트전극 표면이 노출될 때까지 상기 유동성절연막을 전면식각하는 단계; 및 상기 노출된 게이트전극 표면에 살리사이드를 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
본 발명은 살리사이드 공정 진행시 사용되는 절연막을 유동성 절연막으로 사용함으로써, 트랜스퍼 게이트의 폴리실리콘막 상부와 포토다이오드 상부의 절연막의 두께 차이를 유발하여 전면식각시 트랜스퍼 게이트 상부만을 노출시킨 후 살리사이드 마스크 공정을 실시함으로써, 수광영역에서의 살리사이드 형성를 방지하며, 트랜스퍼 게이트의 상부에만 선택적으로 살리사이드를 형성하는 것을 기술적 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하는 바, 도 2a 내지 도 2c는 본 발명의 일실시예에 따른 살리사이드 공정을 적용한 이미지센서 제조 공정을 도시한 단면도이다.
여기서, 반도체층(10)은 고농도인 P++ 층 및 P-Epi층이 적층된 것을 이용하는 바, 이하 도면의 간략화를 위해 반도체층(10)으로 칭한다.
먼저 도 1a는 화소어레이영역에 포토다이오드(PD)와 센싱확산영역(FD) 등이형성된 단면도를 나타내는 바, 보다 구체적으로 살펴본다.
반도체층(10) 상에 게이트절연막(12)과 폴리실리콘으로 이루어진 게이트전극용 전도막(13)과 그 측벽에 스페이서(15)를 구비하는 게이트전극 즉, 트랜스퍼게이트(Tx)가 형성되어 있으며, Tx의 일측에 접하며, 반도체층(10) 내에 소정의 깊이로 형성된 포토다이오드(PD)와, Tx의 타측에 접하며 반도체층(10) 내에 고농도의 N형 불순물 영역 즉, 센싱확산영역(FD, 17)이 형성되어 있다.
포토다이오드(PD)는 반도체층(10) 하부로 확장된 저농도 N형 불순물영역(14, 이하 n-영역이라 함)과 n-영역(14) 상부의 반도체층(10)과의 계면에 P형 불순물영역(16, 이하 P0영역이라 함)을 포함하며, 반도체층(10)에 국부적으로 STI(Shallow Trench Isolation)형의 필드절연막(11, Fox)이 형성되어 있다.
계속해서, 본 발명의 살리사이드 공정을 설명한다.
먼저, 도 1b에 도시된 바와 같이 게이트전극이 형성된 전체 프로파일을 따라 살리사이드 공정시 선택적 실리사이드 형성을 위한 BPSG(BoroPhospho Silicate Glass)막 또는 SOG(Spin On Glass)막 등의 유동성절연막(Flowable dielectric, 18)을 형성하는 바, 후속 전면식각 공정에 따른 게이트전극의 수직 단차에 따른 식각 프로파일을 고려하여 1000Å ∼ 5000Å의 두께로 증착한다.
유동성절연막(18)의 유동성의 높은 갭-필(Gap-fill) 특성에 의해 트랜스퍼 게이트(Tx)의 게이트전극용 전도막(13)인 폴리실리콘과 포토다이오드(PD)의 단차가 발생하며, 건식 또는 습식의 전면식각(Blanket etchback)에 의해 폴리실리콘만 노출되며, 포토다이오드(PD)는 그 상부가 유동성절연막(18)에 의해 덮혀 있게 된다.
단, 식각시에는 과도한 식각 타겟에 의해 액티브 지역이 노출되거나 타겟 부족으로 트랜스퍼 게이트(Tx)의 폴리실리콘 상부에 유동성절연막(18)이 남지 않도록 주의해야 하며, 또한 스페이서(15) 부분이 식각되어 액티브 영역과 폴리실리콘이 단락되지 않도록 타겟 성정을 주의해야 한다.
예컨대, 현재의 폴리실리콘의 두께는 2500Å 정도인 바, 액티브 살리사이드 방지용으로 사용될 유동성절연막을 1000Å을 남기고 폴리실리콘 상부에서는 완전히 제거해야 되므로 1000Å 내지 2500Å 사이를 기준으로 할 경우 전면식각시 공정 마진이 가장 넓다.
도 2b는 유동성절연막(18) 전면식각 후 살리사이드 형성 방지용 포토레지스트 패턴(19)을 형성한 결과를 나타내며, 도시된 바와 같이 살리사이드 마스크 공정 마진이 기존의 공정과 비교하여 실제 진행 가능한 정도로 개선되어 있는 것을 알 수 있는 바, 스페이서(15)의 폭 'B'인 0.1㎛에 트랜스퍼 게이트(Tx)의 길이 'L'만큼의 공정마진(실제로는 L/2)이 증가하게 되는 바, 0.25㎛ 기술이라면 0.3㎛ 정도의 마스크 형성에 따른 공정 마진을 확보할 수 있게 된다.
여기서, 스페이서(15)는 전면식각시 손실되지 않도록 산화막에 비해 식각내성이 강한 질화막 또는 산화질화막을 이용하는 것이 바람직하다.
이어서, 통상적인 살리사이드 공정을 통해 센싱확산영역(FD)과 트랜스퍼게이트(Tx) 상부에만 선택적인 살리사이드 공정을 실시하는 바, 도 2c에 도시된 바와 같이 포토레지스트 패턴(19)을 마스크로 하여 포토다이오드를 포함한 수광영역 상에만 유동성절연막(18)이 남도록 선택적을 제거한 다음, 노출된 트랜스퍼게이트(Tx)와 센싱확산영역(FD) 등의 상부에 살리사이드를 형성한다.
이 때, 살리사이드 형성용 금속은 Ti 또는 Co를 이용하며, 스퍼터링(Sputtering)법을 이용하여 증착한 다음, 증착된 금속은 열처리에 의한 실리콘과 금속의 반응을 통해 형성한다.
구체적으로 설명하면, 680℃ ∼ 780℃의 온도 하에서 15초 ∼ 25초 동안 열처리 예컨대, 급속열처리(Rapid Thermal Process; RTP)를 실시하여 노출된 영역의 표면에 실리사이드를 형성한다. 이 때, 살리사이드 공정이 적용되는 바, 산화막 계열에서는 Ti 등의 금속이 반응하지 않고 미반응 금속이 잔류하게 되므로, 세정 공정 등을 실시하여 이러한 미반응 금속을 제거한 다음, 다시 800℃ ∼ 900℃ 정도의 고온에서 15초 ∼ 25초 동안 RTP를 실시함으로써, 콘택 저항을 감소시킬 수 있으며 광차단이 필요한 영역에서의 효과적인 광차단을 위한 금속 실리사이드가 형성된다. 이러한 열처리는 N2가스 분위기에서 실시하는 것이 바람직하다.
전술한 본 발명은, 포토다이오드 등의 수광영역에서의 실리사이드 형성을 방지하며, 주변회로영역 및 게이트전극 상부에서의 설리사이드를 효과적으로 형성할 수 있도록 함으로써, 비교적 간단한 공정에 의해 암신호 생성에 따른 이미지센서의 특성 열화를 방지할 수 있으며, 이 때 유동성절연막을 살리사이드 방지막으로 사용함으로써 마스크 공정에 따른 공정 마진을 확보할 수 있을 뿐만아니라 오정렬에 따른 소자의 불량 발생확률을 감소시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 비교적 간단하며 마진을 높일 수 있는 공정에 의해 살리사이드를 형성할 수 있어, 궁극적으로 이미지센서의 성능 수율을 동시에 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (10)

  1. 제1도전형의 반도체층 상에 게이트전극을 형성하는 단계;
    상기 반도체층 내에 상기 게이트전극에 접하도록 포토다이오드를 형성하는 단계;
    상기 게이트전극이 형성된 전체 프로파일을 따라 유동성절연막을 형성하는 단계;
    상기 게이트전극 표면이 노출될 때까지 상기 유동성절연막을 전면식각하는 단계; 및
    상기 노출된 게이트전극 표면에 살리사이드를 형성하는 단계
    를 포함하는 이미지센서 제조 방법.
  2. 제 1 항에 있어서,
    상기 살리사이드를 형성하는 단계는,
    적어도 상기 포토다이오드를 덮도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴이 형성된 전체 구조 상부에 실리사이드 형성용 금속을 증착하는 단계; 및
    열처리를 통해 상기 금속과 상기 게이트전극 표면의 실리콘을 반응시켜 금속실리사이드를 형성하는 단계
    를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  3. 제 1 항에 있어서,
    상기 유동성절연막을 1000Å 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
  4. 제 2 항에 있어서,
    상기 금속은 Co 또는 Ti의 실리사이드를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트전극은 그 측벽에 형성된 스페이서를 더 포함하며, 상기 포토레지스트 패턴 형성 단계에서 상기 스페이서의 폭과 상기 게이트전극의 길이를 더한 만큼의 공정 마진을 확보하는 것을 특징으로 하는 이미지센서 제조 방법.
  6. 제 5 항에 있어서,
    상기 스페이서는 질화막 또는 산화질화막을 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  7. 제 1 항에 있어서,
    상기 유동성절연막은 BPSG막 또는 SOG막을 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  8. 제 1 항에 있어서,
    상기 포토다이오드는,
    상기 반도체층 하부에 형성된 제2도전형의 제1불순물영역; 및
    상기 제1불순물영역 상부의 상기 반도체층 표면에 형성된 제1도전형의 제2불순물영역
    을 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  9. 제 1 항에 있어서,
    상기 반도체층은,
    제1도전형의 기판; 및
    상기 기판 상부의 제1도전형의 에피층
    을 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  10. 제 1 항 또는 제 8 항 또는 제 9 항에 있어서,
    상기 제1도전형은 P형이며, 상기 제2도전형은 N형인 것을 특징으로 하는 이미지센서 제조 방법.
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PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20011231

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20031129

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20040722

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20031129

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20040819

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20040722

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20060202

Appeal identifier: 2004101003689

Request date: 20040819

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20040827

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20040819

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20040128

Patent event code: PB09011R02I

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20041006

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E801 Decision on dismissal of amendment
PE0801 Dismissal of amendment

Patent event code: PE08012E01D

Comment text: Decision on Dismissal of Amendment

Patent event date: 20041014

Patent event code: PE08011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20040827

Patent event code: PE08011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20040128

PJ0802 Dismissal of amendments

Patent event code: PJ08023S01D

Comment text: Decision on Dismissal of Amendment

Patent event date: 20041014

Patent event code: PJ08022R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20040827

Patent event code: PJ08021R01I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20040819

Patent event code: PJ08022R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20040128

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20040819

Effective date: 20060202

Free format text: TRIAL NUMBER: 2004101003689; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20040819

Effective date: 20060202

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20060202

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20040819

Decision date: 20060202

Appeal identifier: 2004101003689

PS0901 Examination by remand of revocation
S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
PS0701 Decision of registration after remand of revocation

Patent event date: 20060306

Patent event code: PS07012S01D

Comment text: Decision to Grant Registration

Patent event date: 20060303

Patent event code: PS07011S01I

Comment text: Notice of Trial Decision (Remand of Revocation)

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060313

Patent event code: PR07011E01D

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