JP3673534B2

JP3673534B2 - Ｃｃｄ撮像素子及びその製造方法

Info

Publication number: JP3673534B2
Application number: JP26966694A
Authority: JP
Inventors: 則夫村上
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-11-02
Filing date: 1994-11-02
Publication date: 2005-07-20
Anticipated expiration: 2020-07-20
Also published as: JPH08139304A

Description

【０００１】
【産業上の利用分野】
本発明は、電荷結合素子（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ：ＣＣＤ）型の固体撮像素子に係り、特にそのＣＣＤ撮像素子の電荷転送部の構造に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、特開平２−７８２７２号公報に開示されるようなものがあった。
【０００３】
図６は従来のＣＣＤ撮像素子における受光部の断面図、図７はそのＣＣＤ撮像素子の電荷転送部の断面図〔図６のＶＣＣＤ領域についてＡ−Ａ線断面図〕である。
【０００４】
これらの図において、１はＰ型半導体基板、２はＣＣＤの埋込チャネル型電荷転送部を構成するためのＮ^-型不純物層、３はゲート酸化膜、４はゲート電極、５，６は受光ダイオードである。
【０００５】
このＣＣＤ撮像素子における動作を説明すると、受光ダイオード（ＰＤ）５，６で光電変換された信号電荷は、転送ゲート（ＴＧ）を通り、垂直方向のＣＣＤ（ＶＣＣＤ）の埋込チャネル層（Ｎ^-型不純物層）２内に転送される。埋込チャネル層２に転送された電荷は、ＶＣＣＤのゲート電極４に印加されるバイアスに従い、所望の方向に転送される。なお、ＣＳはチャネルストップ領域である。
【０００６】
図７には、２層構造のＣＣＤを示しており、３′は第２層目ＣＣＤゲート電極のゲート酸化膜、４′はゲート電極であり、第１層目ゲート電極４と第２層目ゲート電極４′は、一部重なり部をもって電荷転送方向に配置されている。
【０００７】
【発明が解決しようとする課題】
近年、ＣＣＤ撮像素子の高解像度化が進み、ハイビジョン対応の２００万画素の固体撮像素子が実現されている。このような高密度の撮像素子においては、受光面積が画素数の増加に従い、小さくなってくる。撮像素子の受光エリアは光学レンズ系で決まることから、そのチップサイズは光学系でほぼ決まる。
【０００８】
従って、画素数を要求される解像度から決定すると、その１つの画素（受光セル）における面積は、必然的に決まってしまうことになる。ＣＣＤ撮像素子の場合、単位受光セル内に受光ダイオード（ＰＤ）と、転送ゲート（ＴＧ）と、垂直ＣＣＤ（ＶＣＣＤ）領域をそれぞれ設ける必要があり、各々を最適化した面積で分配することとなる。
【０００９】
一方、光に対する感度（受光感度）も撮像素子における重要特性であり、感度向上のためには、より大面積の受光部が必要となる。高解像度化のために、画素面積が小さくなる一方で、感度向上のために受光ダイオードを拡げようとすると、必然的に転送ゲート（ＴＧ）と垂直ＣＣＤ（ＶＣＣＤ）領域を狭くせざるを得ない。このことは、ＶＣＣＤにおける電荷転送領域の狭小化になることから、受光ダイオードで受けた信号電荷の処理が制限されることになる。
【００１０】
以上問題点に対して、一般的に考えられる対策としては、ＶＣＣＤの転送チャネルをトレンチ型（溝型）にして、電荷蓄積容量を確保する必要がある。これは、トレンチと呼ばれる溝を半導体基板内に形成し、その内部にＶＣＣＤのゲート電極を形成することで、転送チャネルのキャパシタ面積が大きくなり、電荷の転送量が増加するようにしたものである。
【００１１】
しかしながら、上記した方法においては、半導体基板内に深い溝を形成するため、プラズマによるドライエッチングを行う必要があることから、エッチング時のエッチャーから受ける金属汚染、及びプラズマによるダメージが問題となる。
【００１２】
また、トレンチ溝の形成以降の工程での、熱処理による半導体結晶の熱歪も問題となる。
【００１３】
ＣＣＤ撮像素子はアナログ信号を扱い、そのダイナミックレンジも大きいことが望まれることから、以上の汚染、ダメージ、歪により発生するリーク電流が、大きな障害となるためである。いわゆる、ノイズとして信号対雑音比（Ｓ／Ｎ）の劣化につながることになる。
【００１４】
本発明は、上記問題点を除去し、汚染、ダメージ、歪によって発生するリーク電流をなくし、ノイズとして信号対雑音比（Ｓ／Ｎ）の劣化を防止するとともに、高電荷転送量を確保できるＣＣＤ撮像素子及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
（１）ＣＣＤ撮像素子において、ＶＣＣＤチャネル領域と転送ゲート領域とで構成されるＶＣＣＤ領域部を有し、ＬＯＣＯＳ法によりＶＣＣＤ領域部以外の領域に厚いシリコン酸化膜を形成し、厚いシリコン酸化膜をエッチングすることによりＶＣＣＤ領域部が半円形の凸状に形成される半導体基板と、この半円形の凸状のＶＣＣＤ領域部におけるＶＣＣＤチャネル領域にそって、凸状に形成されるＮ^-型埋込チャネル不純物層と、この凸状のＮ^-型埋込チャネル不純物層上及び転送ゲート領域上にまたがって形成されるゲート絶縁膜と、この凸状のゲート絶縁膜上に形成されるゲート電極と、ＶＣＣＤ領域部に隣接して形成されるホトダイオード部と、を設けるようにしたものである。
【００１６】
（２）上記（１）記載のＣＣＤ撮像素子において、前記凸状のＮ^-型埋込チャネル不純物層の下に、Ｎ ^- 型埋込チャネル不純物層の下部と接触するように、イオン注入によりＰ型不純物層を設けるようにしたものである。
【００１７】
（３）上記（１）記載のＣＣＤ撮像素子において、前記凸状のゲート絶縁膜として、Ｓｉ₃Ｎ₄膜、又はＳｉ₃Ｎ₄膜とＳｉＯ₂膜の積層膜を用いるようにしたものである。
【００１８】
（４）上記（３）記載のＣＣＤ撮像素子において、前記ＶＣＣＤ領域部における電荷転送方向に、前記ゲート電極がポリシリコン膜又はポリサイド膜の単層ゲートとして配置されるようにしたものである。
【００１９】
（５）ＣＣＤ撮像素子の製造方法において、半導体基板を用意し、この半導体基板における、ＶＣＣＤチャネル領域と転送ゲート領域とで構成されるＶＣＣＤ領域部に隣接するＶＣＣＤ領域部以外の領域に、半円形の凸状部がバ−ズビークの下部に形成されるように、ＬＯＣＯＳ法により厚いシリコン酸化膜を形成し、この厚いシリコン酸化膜をエッチングで除去し、ＶＣＣＤチャネル領域と転送ゲート領域の個所に半円形の凸状部を露出し、この半円形の凸状部に沿って、ＶＣＣＤチャネル領域にＮ^-型埋込チャネル不純物層をイオン注入法により形成し、Ｎ ^- 型埋込チャネル不純物層上及び転送ゲート領域上にまたがるように、ゲート酸化膜を熱酸化法で形成し、このゲート酸化膜上にゲート電極をＣＶＤ法で形成し、ＶＣＣＤ領域部に隣接する領域に、ホトダイオード部としてのＮ⁺層をイオン注入法で形成するようにしたものである。
【００２０】
【作用】
本発明によれば、ＶＣＣＤの半導体基板を凸状に形成し、そのチャネル表面積を増やすようにしたので、ＶＣＣＤのチャネル容量を増やすことができる。また、凸状のＶＣＣＤチャネル領域にＮ^-型埋込チャネル不純物層を凸状に形成したので、Ｎ^-層と基板間の接合容量を増やすことができる。更に、ＭＯＳのゲート電極を凸状のＶＣＣＤのチャネル上に設けるようにしたので、ＶＣＣＤのＭＯＳゲート容量を増やすことができる。
【００２１】
したがって、高電荷転送量の確保が可能となる。
【００２２】
また、その製造方法としては、ＬＯＣＯＳ法によりＶＣＣＤ以外の領域に厚いシリコン酸化膜を形成し、この厚いシリコン酸化膜をエッチングすることにより、Ｎ^-型埋込チャネル不純物層及びＭＯＳのゲート電極を凸状のＶＣＣＤのチャネル上に設けるようにしたので、従来のように、プラズマのドライエッチングによる溝の形成を行う必要がないので、汚染、ダメージ、歪によって発生するリーク電流をなくし、信号対雑音比（Ｓ／Ｎ）の劣化を防止することができる。
【００２３】
【実施例】
以下、本発明の実施例について図を参照しながら詳細に説明する。
【００２４】
図１は本発明の第１実施例を示すＣＣＤ撮像素子の画素の要部断面図、図２は本発明の第１実施例を示すＣＣＤ撮像素子の画素における製造工程断面図である。
【００２５】
まず、製造方法を説明すると、図２（ａ）に示すように、Ｐ型半導体基板１１上に、ＶＣＣＤ及び転送ゲートＴＧ領域にシリコン酸化膜１２を熱酸化法により形成する。その上にシリコン窒化膜１３をＣＶＤ法により形成する。
【００２６】
次いで、図２（ｂ）に示すように、ＬＯＣＯＳ法により、シリコン窒化膜１３をマスクに、ＶＣＣＤ及びＴＧ以外の領域に厚いシリコン酸化膜１４を熱酸化法で形成する。この時、バーズビークＡは、図に示すように、シリコン窒化膜１３及びシリコン酸化膜１２の下部に形成される。
【００２７】
次に、このようなバーズビークＡが形成された後、図２（ｃ）に示すように、シリコン窒化膜１３、シリコン酸化膜１２、更に厚いシリコン酸化膜１４をエッチング除去する。エッチング方法としては、シリコン窒化膜１３はＣＦ₄プラズマによるドライエッチングか、リン酸によるウェットエッチングが可能である。また、シリコン酸化膜１２，１４は弗酸によるウェットエッチングを行う。
【００２８】
以上の工程により、図２（ｃ）に示すように、ＶＣＣＤとＴＧ領域は半導体表面に凸状の突起１１ａができる。この突起１１ａの高さは厚いシリコン酸化膜１４の厚さをコントロールすることにより変えられる。また、その時にできるバーズビークＡの長さは、シリコン窒化膜１３とシリコン酸化膜１２の厚さをコントロールすることで調整できる。
【００２９】
この実施例においては、ＴＧとＶＣＣＤ領域に半円形の滑らかな凸状の曲線ができるように調整している。
【００３０】
次に、図２（ｄ）に示すように、ＶＣＣＤ領域のＮ^-型埋込チャネル不純物層１５及びＴＧとＶＣＣＤ領域のゲート酸化膜１６、更にゲート電極１７（多結晶シリコン又はポリサイド膜）を所望の形状に形成する。この時、Ｎ^-型埋込チャネル不純物層１５とゲート酸化膜１６、ゲート電極１７は、下の半導体基板の形状に従い、図のように凸型に突起した形状となる。
【００３１】
次いで、図２（ｅ）に示すように、ホトダイオード領域に、Ｎ⁺層（ホトダイオード部）１８，１９をイオン注入法で形成する。
【００３２】
これ以降の工程については、通常のＣＣＤ撮像素子の構造と同様にコンタクトホール、配線層等が形成されるが、図では省略されている。
【００３３】
以上、この第１実施例におけるＣＣＤ撮像素子の画素としては、図１に示すように、Ｐ型半導体基板１１、凸状に形成されたＮ^-型埋込チャネル不純物層１５、凸状に形成されたＶＣＣＤ領域のゲート酸化膜１６、凸状に形成されたＶＣＣＤチャネル上のゲート電極１７、Ｎ⁺層（ホトダイオード部）１８により構成されている。
【００３４】
以上、詳細に説明したように、本発明の第１実施例においては、ＶＣＣＤ部を半導体基板が凸状になるように形成していることから、その表面積が従来の平面型のＶＣＣＤに比べ増加し、ＭＯＳ容量が増大する。また、Ｎ^-型埋込チャネル不純物層が同じ理由で、Ｎ^-領域の面積が増加することから、Ｎ^-層と基板の接触面積が増加する。すなわち、Ｎ^-層と基板の接合容量が増大する。
【００３５】
以上、２つの容量の増大により、従来のＶＣＣＤ以上に電荷の蓄積容量が増加することは明らかである。
【００３６】
以上の効果により、従来並の転送電荷を確保するには、この実施例では従来のＶＣＣＤよりも小面積で可能になることから、画素内でのホトダイオード面積が相対的に拡大可能となるため、より高感度の受光素子を形成できる。
【００３７】
また、従来のようなトレンチを使用せず、既存の安定した技術であるＬＯＣＯＳ法により、ＶＣＣＤ部を形成していることから、汚染、ダメージ、歪のない低リーク特性を有する、高Ｓ／Ｎ（広いダイナミックレンジ）の撮像素子が形成できる。
【００３８】
次に、本発明の第２実施例について説明する。
【００３９】
第２実施例として、第１実施例の凸状に形成したＶＣＣＤ領域のＮ^-型埋込チャネル不純物層１５の下に、図３に示すように、半導体基板と同じ不純物タイプであるＰ型不純物層２１を形成する。このＰ型不純物層２１はボロンのイオン注入で形成されるが、拡散法等で予め形成しておいても良い。
【００４０】
また、イオン注入であれば、より高エネルギータイプのイオン注入が望ましい。その理由としては、常温にて基板内の深い部分に注入できることから、熱処理のような横方向への拡散を防止でき、かつ、Ｎ^-型埋込チャネル不純物層１５と高濃度のＰ型不純物層２１を接触できるためである。
【００４１】
第２の実施例においては、イオン注入したＰ型不純物層２１をＮ^-型埋込チャネル不純物層１５に接触させることで、第１の実施例よりも、より大きな接合容量が得られる。従って、ＶＣＣＤにおける多量の電荷転送が可能となる。
【００４２】
また、イオン注入により、Ｎ^-型埋込チャネル不純物層１５との接触部におけるＰ型不純濃度を自由にコントロールできることから、そこでの接合容量を広い範囲に設定できる。しかも、前述のように、イオン注入法は横方向の不純物拡散が少ないため、より高集積度のデバイスが高容量に形成できる。
【００４３】
次に、本発明の第３実施例について説明する。
【００４４】
この第３実施例としては、第１実施例に示した凸状に形成したＶＣＣＤ領域のゲート酸化膜として、図４に示すように、Ｓｉ₃Ｎ₄膜、又はＳｉ₃Ｎ₄膜とＳｉＯ₂膜の積層膜等からなる高誘電率膜３１をＣＶＤ法や熱酸化法で形成して使用する。
【００４５】
このような誘電率膜は、比誘電率としては、Ｓｉ₃Ｎ₄が７．５と高く、ＳｉＯ₂の４に比べて、非常に大きな値となる。また、Ｓｉ₃Ｎ₄膜とＳｉＯ₂膜の積層膜はＳｉＯ₂膜のみに比べて実効的な容量を大きくできる。
【００４６】
従って、このような膜をゲート膜として使うことにより、第１実施例よりも、更に大容量のＶＣＣＤ部を形成できることから、高電荷転送量の確保が可能となる。
【００４７】
また、このような高誘電率膜を用いることにより、ＶＣＣＤのゲート電極構造を変えることも可能となる。
【００４８】
図５は本発明の第３実施例を示すＣＣＤ撮像素子のＣＣＤ転送部の断面（図４のＢ−Ｂ線断面）図である。
【００４９】
従来は２層のゲート電極（多結晶シリコン電極）により電荷の転送を行っていたが、この第３実施例においては、高誘電率膜をゲートに用いることにより、１層のゲート電極でも転送が可能となる。これは、従来例の図７に示すように、ゲート電極４をある間隔をもって配置した場合、通常のゲート酸化膜（ＳｉＯ₂）では、電極間のギャップにおいて、ポテンシャルディップができて、電荷の転送がスムーズに行われなくなるが、高誘電率膜ではポテンシャルを電気的に引きずり上げる作用をすることが一般に知られており、この作用で従来構造のような問題が解消されるためである。
【００５０】
従って、以上の理由でゲート電極を単層で形成できることから、第１実施例における凸状のＶＣＣＤを、より凹凸の少ないゲート電極で構成できる。すなわち、第１実施例で凸状に形成したＶＣＣＤでは、撮像素子のＶＣＣＤでの段差が大きくなってしまう危険があるが、第３実施例では、これを緩和できることから、例えば、配線等の断線のない信頼性の高いＣＣＤ撮像素子を形成できる。
【００５１】
また、この単層ゲートにすることで、従来の多結晶シリコンのみによる方法でなく、ポリサイド等の低抵抗電極で構成できることから、高速な素子も実現可能となる。
【００５２】
この点、従来の２層構造ではゲート重なり部での信頼性（絶縁不良に対する）を確保するためには、多結晶シリコン以外は使えなかった。
【００５３】
なお、ＣＣＤ撮像素子以外の、例えば、ＣＣＤ遅延線、ＣＣＤトランスバーサルフィルタ、ＣＣＤメモリ等のＣＣＤ電荷転送部にも応用できる。
【００５４】
また、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００５５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
【００５６】
（１）請求項１記載の発明によれば、
▲１▼ＶＣＣＤ領域部において、ＶＣＣＤ領域の電荷転送チャネル部がＬＯＣＯＳ法によりＶＣＣＤ以外の領域に厚いシリコン酸化膜を形成し、該厚いシリコン酸化膜をエッチングすることにより凸状に形成される半導体基板を設けるようにしたので、汚染、ダメージ、歪によって発生するリーク電流をなくし、ノイズとして信号対雑音比（Ｓ／Ｎ）の劣化を防止するとともに、高電荷転送量を確保できる。
【００５７】
▲２▼凸状のＶＣＣＤチャネル領域に、Ｎ^-型埋込チャネル不純物層を凸状にしたことから、Ｎ^-層と基板間の接合容量を増やすことができる。
【００５８】
▲３▼ＭＯＳのゲート電極を、凸状のＶＣＣＤのチャネル上に設けたことから、ＶＣＣＤのＭＯＳゲート容量を増やすことができる。
【００５９】
（２）請求項２記載の発明によれば、凸状に形成したＮ^-型埋込チャネル不純物層下に沿って、Ｐ型不純物層を設けたことから、上記（１）の▲３▼よりも、その接合部における接合容量を増やすことができる。
【００６０】
（３）請求項３記載の発明によれば、凸状のＶＣＣＤを構成するＭＯＳゲートのゲート絶縁膜を、Ｓｉ₃Ｎ₄膜、又はＳｉ₃Ｎ₄膜とＳｉＯ₂膜の積層膜にしたので、そのＭＯＳ容量が増大する。
【００６１】
（４）請求項４記載の発明によれば、上記（１）の▲３▼のＶＣＣＤのゲート電極を単層で構成することから、ゲート構造が単純なものになり、信頼性が増す。
【００６２】
（５）請求項５記載の発明によれば、ＬＯＣＯＳ法により、凸状のＶＣＣＤチャネル部を製造するようにしたので、従来の安定したプロセスで素子を形成でき、歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すＣＣＤ撮像素子の画素の要部断面図である。
【図２】本発明の第１実施例を示すＣＣＤ撮像素子の画素における製造工程断面図である。
【図３】本発明の第２実施例を示すＣＣＤ撮像素子の画素の要部断面図である。
【図４】本発明の第３実施例を示すＣＣＤ撮像素子の画素の要部断面図である。
【図５】図４のＢ−Ｂ線断面図である。
【図６】従来のＣＣＤ撮像素子における受光部の断面図である。
【図７】図６のＡ−Ａ線断面図である。
【符号の説明】
１１Ｐ型半導体基板
１１ａ凸状の突起
１２，１４シリコン酸化膜
１３シリコン窒化膜
１５ＶＣＣＤ領域のＮ^-型埋込チャネル不純物層
１６ＶＣＣＤ領域のゲート酸化膜
１７ゲート電極
１８，１９Ｎ⁺層（ホトダイオード部）
２１Ｐ型不純物層
３１高誘電率膜

Claims

（ａ）ＶＣＣＤチャネル領域と転送ゲート領域とで構成されるＶＣＣＤ領域部を有し、ＬＯＣＯＳ法により該ＶＣＣＤ領域部以外の領域に厚いシリコン酸化膜を形成し、該厚いシリコン酸化膜をエッチングすることにより該ＶＣＣＤ領域部が半円形の凸状に形成される半導体基板と、
（ｂ）前記半円形の凸状の前記ＶＣＣＤ領域部における前記ＶＣＣＤチャネル領域にそって、凸状に形成されるＮ^-型埋込チャネル不純物層と、
（ｃ）前記凸状のＮ^-型埋込チャネル不純物層上及び前記転送ゲート領域上にまたがって形成される凸状のゲート絶縁膜と、
（ｄ）前記凸状のゲート絶縁膜上に形成されるゲート電極と、
（ｅ）前記ＶＣＣＤ領域部に隣接して形成されるホトダイオード部と、
を設けるようにすることを特徴とするＣＣＤ撮像素子。
請求項１記載のＣＣＤ撮像素子において、前記凸状のＮ^-型埋込チャネル不純物層の下に、該Ｎ^-型埋込チャネル不純物層の下部と接触するように、イオン注入によりＰ型不純物層を設けたことを特徴とするＣＣＤ撮像素子。
請求項１記載のＣＣＤ撮像素子において、前記凸状のゲート絶縁膜として、Ｓｉ₃Ｎ₄膜、又はＳｉ₃Ｎ₄膜とＳｉＯ₂膜の積層膜を用いたことを特徴とするＣＣＤ撮像素子。
請求項３記載のＣＣＤ撮像素子において、前記ＶＣＣＤ領域部における電荷転送方向に、前記ゲート電極がポリシリコン膜又はポリサイド膜の単層ゲートとして配置されることを特徴とするＣＣＤ撮像素子。
（ａ）半導体基板を用意し、
（ｂ）前記半導体基板における、ＶＣＣＤチャネル領域と転送ゲート領域とで構成されるＶＣＣＤ領域部に隣接するＶＣＣＤ領域部以外の領域に厚いシリコン酸化膜が形成されるとともに、前記ＶＣＣＤ領域部が半円形の凸状部としてシリコン酸化膜のバーズビークの下部に残るように、ＬＯＣＯＳ法によりシリコン酸化膜を形成し、
（ｃ）前記シリコン酸化膜をエッチングで除去し、前記ＶＣＣＤチャネル領域と前記転送ゲート領域の個所に前記半円形の凸状部を露出し、
（ｄ）前記半円形の凸状部に沿って、前記ＶＣＣＤチャネル領域にＮ^-型埋込チャネル不純物層をイオン注入法により形成し、
（ｅ）前記Ｎ ^- 型埋込チャネル不純物層上及び前記転送ゲート領域上にまたがるように、ゲート酸化膜を熱酸化法で形成し、
（ｆ）前記ゲート酸化膜上にゲート電極をＣＶＤ法で形成し、
（ｇ）前記ＶＣＣＤ領域部に隣接する領域に、ホトダイオード部としてのＮ⁺層をイオン注入法で形成することを特徴とするＣＣＤ撮像素子の製造方法。