KR20010014759A - 전하 전송장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 신호 전하 검출부에 대해서, 출력 전극과 리셋 전극 밑의 게이트 절연막이 산화 실리콘막의 1층으로 형성된 전하 전송장치에 관한 것이다. 그 결과, 장치가 제조 과정 동안에 충전되어도, 출력 전극과 리셋 전극 밑의 게이트 절연막으로의 전하 주입이 방지될 수 있다. 그러므로, 출력 전극 또는 리셋 전극의 임계치 불균일이 억제될 수 있고, 균일한 특성을 갖는 전하 전송장치가 제공될 수 있다. 또한, 출력 전극과 리셋 전극 밑에 산화 실리콘막을 두껍게 형성함으로써, 부유 확산층과 출력 전극의 기생 용량으로 형성된 용량과, 상기 부유 확산층과 리셋 전극의 기생 용량으로 형성된 용량이 감소된다. 부유 확산층으로 형성된 검출 용량이 감소되므로, 전하 전송장치의 신호 전하 검출부의 전하/전압 변화 효율 즉, 검출 감도가 증가될 수 있다.
Description
본 발명은 신호 전하 검출기의 검출 용량을 감소시키고 검출 감도를 향상시키는 전하 전송장치에 관한 것이다. 특히, 출력 전극과 리셋 전극의 임계치 불균형을 억제하고 안정된 특성을 가지는 신호 전하 검출기를 제공한다.
입사광이나 전기 신호등의 정보를 전하의 형태로 축적하고 전송하여, 이것을 전압 신호로 추출하는 전하 전송장치는 고체 이미지 픽업 장치 등의 용도로 최근에 널리 사용된다. 고체 이미지 픽업 장치는 빛을 전기 신호(신호 전하)로 변환하는 광전 변환부, 변환된 신호 전하를 전송하는 전하 전송부, 및 전하 전송부로부터 전송된 신호 전하를 검출하는 신호전하 검출부(신호 출력부)로 구성된다. 전하 전송부로서 전하 결합 장치(이하, CCD;Charge Coupled Device라고 표기함)가 사용되고 있다. 신호 전하를 검출하기 위해, 일반적으로 부유 확산형의 신호 전하 검출기가 사용된다.
도 1 은, 일본국 특개평 218104/1993호의 인터라인 전송방식의 CCD형 고체 이미지 픽업 장치의 단면도이다.
P형 반도체 기판 (1) 상에 형성된 것은, 매립 채널 영역으로서의 N형 불순물 확산층 (2) 이고, 이것은 소자 분리 P형 불순물 확산층 (3), 소자 분리 산화막 (4a), 및 게이트 절연막 (5) 으로 이루어져 있다. 전송전극으로서, 다결정 실리콘으로 형성된 제 1 게이트 전극 (6) 과 다결정 실리콘으로 형성된 제 2 게이트 전극 (8) 이 게이트 절연막 (5) 상에 형성된다. 절연막 (7) 은 제 1 게이트 전극 (6) 의 표면 상에 형성되고, 전위 장벽 P형 확산층 (9) 은 제 2 게이트 전극 (8) 밑의 반도체 기판 상에 형성된다. 전하 전송부의 각 제 1 게이트 전극은 좌측 상의 제 2 게이트 전극에 전기적으로 접속된다. 클록 (φ1, φ2) 은 제 1 전극 및 제 2 게이트 전극의 연결부에 교대로 인가된다.
고정된 출력 게이트 전압 (V2) 이 출력 게이트 전극 (10) 에 인가된다. 전송 전하량을 검출하기 위해, 매립된 채널 영역인 N형 부유 확산층 (11) 은 N형 불순물 확산층 (2) 의 경우와 같은 과정으로 형성된다. N형 부유 확산층 (11) 의 전위 변화는 출력 트랜지스터 (14) 에 의해 검출된다. 리셋 드레인 전압 (V1) 은 N형 드레인 확산층 (12) 에 인가된다. N형 부유 확산층 (11) 의 전위는, 리셋 게이트 전극 (13) 에 의해 리셋 드레인 전압 (V1) 으로 주기적으로 설정된다.
이 전하 전송장치의 동작을 설명한다. 먼저, 리셋 펄스를 리셋 게이트 전극 (13) 에 인가하면, N형 부유 확산층 (11) 의 전위는 리셋 드레인 전압 (V1) 으로 리셋된다. 이러한 경우, 클록 φ1 은 높은 전위를 갖고, 클록 φ2 는 낮은 전위를 가지며, 전하는 φ1이 인가되는 제 1 전극 밑에 축적된다. 그 다음에, 클록 φ1이 낮은 전위로 설정되고 클록 φ2가 높은 전위로 설정될 때, 클록 φ1이 인가되는 최종 게이트 전극(제 1 게이트 전극) 밑의 전하는, 출력 게이트 전극 (10) 밑의 채널을 통해서 N형 부유 확산층 (11) 으로 흘러들어간다. 그 결과, N형부유 확산층 (11) 에서 전위 변화가 일어나고, 이 전위 변화는 출력 트랜지스터 (14) 에서 검출된다.
N형 부유 확산층 (11) 으로 전송되는 신호 전하의 전하량이 Q이고, N형 부유 확산층 (11) 의 용량이 C 일때, 전하의 유입 전후의 N형 부유 확산층 (11) 의 전위 변화 (ΔV)는 다음과 같다.
ΔV = Q/C.
신호 전하량 대 출력 신호 비의 크기는, 부유 확산층 (11) 의 용량 C가 감소할 때 증가한다. 구체적으로, 부유 확산층 (11) 의 용량 C가 감소할 때, 출력 전압 대 일정한 신호 전하량의 비로 정의되는 검출 감도 Q는 증가한다.
그러므로, 일본국 특개평 218104/1993호 공보에 개시된 전하 전송장치에서는 검출 감도를 증가시키기 위해, N형 부유 확산층 (11) 표면 상의 절연막 (4b) 이 소자 분리 절연막 (4a) 의 경우와 같은 과정으로 형성된다. 이러한 방식으로 절연막 (4b) 을 게이트 절연막 (5) 보다 두껍게 배치함으로써, 부유 확산층의 용량은 감소되고, 신호 전하의 검출 감도는 증가된다.
그러나, 용량 C의 축소는 이러한 전하 전송장치에서 불충분하다.
또한, 전하 전송장치에서, N형 부유 확산층 (11) 표면 상의 절연막 (4b) 은 소자 분리 절연막 (4a) 의 경우와 같은 과정으로 형성된다. 그러나 이 경우, 소자 분리 절연막 (4a) 밑의 P형 불순물 확산층 (3), N형 부유 확산층 (11) 을 형성하기 위한 이온 주입, 및 P형 불순물 확산층 (3) 과 N형 부유 확산층 (11) 상의 절연막 (4a, 4b) 형성에 3개의 마스크 형성 과정이 필요하다. 이러한 마스크를 정합하는 것은 어렵고, 원하는 성능을 갖춘 장치가 형성될 수 없다고 하는 문제점이 있다.
본 발명의 목적은 이러한 문제점을 해결하고 향상된 검출 감도를 갖춘 전하 전송장치를 제공하는 것이다. 본 발명의 또다른 목적은, 전하 전송장치의 출력 전극과 리셋 전극의 각 임계치 불균일이 억제되는 안정한 특성을 갖춘 전하 전송장치의 제조방법을 제공하는 것이다.
본 발명에 의한 전하 전송장치는, 제 1 산화 실리콘막, 질화 실리콘막, 및 제 2 산화 실리콘막 그리고 상기 출력 전극과 제 3 산화 실리콘막으로 형성된 상기 리셋 전극의 게이트 절연막중 적어도 하나로 이루어진 상기 전하 전송전극의 게이트 절연막을 제공하는 것이 주요 특징이다.
도 1 은 종래의 전하 전송장치에서의 신호 전하 검출부의 주변 단면도.
도 2 는 본 발명의 제 1 실시예에 의한 CCD형 고체 이미지 픽업 장치의 평면도.
도 3 은 본 발명의 제 1 실시예에 의한 CCD형 고체 이미지 픽업 장치의 신호 전하 검출부의 주변 평면도.
도 4 는 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부의 주변 단면도 및 도 3 의 X-X'을 따른 단면도.
도 5 는 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변에서의 전위 분포를 도시하는 개략도.
도 6 은 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변에서의 제조방법을 도시하는 단면도.
도 7 은 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변에서의 제조방법을 도시하는 단면도.
도 8 은 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변에서의 제조방법을 도시하는 단면도.
도 9 는 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변에서의 제조방법을 도시하는 단면도.
도 10 은 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변에서의 제조방법을 도시하는 단면도.
도 11 은 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변에서의 제조방법을 도시하는 단면도.
도 12 는 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변에서의 제조방법을 도시하는 단면도.
도 13 은 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부주변에서의 제조방법을 도시하는 단면도.
도 14 는 본 발명의 제 1 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변에서의 제조방법을 도시하는 단면도.
도 15 는 본 발명의 제 2 실시예에 의한 전하 전송장치의 신호 전하 검출부 주변 단면도 및 도 3 의 X-X'을 따른 단면도.
※ 도면의 주요부분에 대한 부호의 설명.
1 : P형 반도체 기판 2 : N형 불순물 확산층
3 : 소자 분리 P형 분순물 확산층 4a : 소자 분리 산화막
4b : 절연막 5 : 게이트 절연막
6 : 제 1 게이트 전극 7 : 절연막
8 : 제 2 게이트 전극 9 : 전위 장벽 P형 확산층
10 : 출력 게이트 전극 11 : N형 부유 확산층
12 : N형 드레인 확산층 13 : 리셋 게이트 전극
14 : 출력 트랜지스터 101 : 이미지 픽업 영역
102 : 수평 CCD 103 : 출력 앰프
104 : 광다이오드(광전변환소자) 105 : 수직 CCD
106 : 판독부 107 : 소자 분리 영역
401 : N형 기판 402 : P형 웰
403 : N형 매립 채널 405, 407 : 산화 실리콘막
406 : 질화 실리콘막 408 : 게이트 절연막
409, 410, 415, 416 : 수평 전하 전송전극
411, 413 : 포토레지스트막 412 : 산화 실리콘막
414, 419 : N형 불순물층 415, 416 : 배리어 전극
417 : 출력 전극(OG) 418 : 리셋 전극
420 : 리셋 드레인 421 : N+층 추출 배선
422 : 부유 확산층 501 : N형 기판
502 : P형 웰 503 : N형 매립 채널
505, 507 : 산화 실리콘막 506 : 질화 실리콘막
508 : 게이트 절연막 509, 510, 515, 516 : 수평 전하 전송전극
511, 513 : 포토레지스트막 512 : 산화 실리콘막
514, 519 : N형 불순물층 515, 516 : 배리어 전극
517 : 출력 전극(OG) 518 : 리셋 전극
520 : 리셋 드레인 521 : N+층 추출 배선
522 : 부유 확산층
(제 1 실시예)
도 2 는 본 발명의 제 1 실시예에 의한 CCD형 고체 이미지 픽업 장치의 평면도이다.
이미지 픽업 장치는 이미지 픽업 영역 (101), 수평 CCD (102), 및 출력 앰프 (103) 로 이루어져 있다. 이미지 픽업 영역 (101) 에서 빛을 신호 전하로 광전 변환하고, 이 신호 전하를 축적하는 복수의 광다이오드(광전 변환 장치)가 2차원 매트릭스 형태로 배열되어 있다. 또, 신호 전하를 수직 방향으로 전송하는 수직 CCD (105) 가 각 광다이오드 열에 인접하게 배치되어 있다. 광다이오드 (104) 와 수직 CCD (105) 사이에는 각 광다이오드 (104) 로부터 수직 CCD (105) 로 신호 전하를 판독하는 판독부 (106) 가 배치되어 있다. 이미지 픽업 영역 (101) 내의 상기 이외의 부분은 소자 분리 영역 (107) 이다.
다음에, 이미지 픽업 장치의 동작을 설명한다.
일정 시간 광다이오드 (104) 에 의해 광전 변환되고 축적된 신호 전하는, 판독기 (106) 를 통과하여 수직 CCD (105) 에 의해 판독된다. 수직 CCD (105) 에 의해 판독된 신호 전하는 수평 CCD (102) 쪽으로 수직 방향으로 전송된다. 각 수직 CCD (105) 로부터 수평 CCD (102) 로 전송된 신호 전하는, 수평 CCD (102) 를 통해 출력 앰프 (103) 쪽으로 수평 방향으로 전송되고, 출력 앰프 (103) 에 의해 출력 전압으로서 검출된다.
도 3 은 도 2 의 출력 앰프 (103) 주변의 신호 전하 검출부 (A) 의 확대 평면도이다.
수평 전하 전송전극 (409, 410, 415, 416) 은 수평 CCD (102) 의 전송 채널 사에 배치된다. 출력 전극 (출력 게이트: OG)(417) 은 수평 CCD (102) 와 부유 확산층 (422) 상에 배치되어 있다. 또한, 리셋 전극 (φR)(418) 은 부유 확산층 (422) 과 리셋 드레인 (420) 사이에 배치되어 있다. 출력 전극 (417) 과 리셋 전극 (418) 사이에 걸친 영역의 N형 매립 채널층은 부유 확산층 (422) 으로서 형성된다.
접촉점이 형성되고, N+층 추출 배선 (421) 이 부유 확산층 (422) 의 고농도 N형 불순물층 (419) 에 접속된다
도 4 는 도 3 의 X-X'을 따른 단면도이고, 이것은 본 발명의 제 1 실시예에 의한 수평 CCD (102), 부유 확산층 (422), 및 리셋 드레인 (420) 을 포함하는 전하 전송장치의 전하 전송 방향의 단면 개략도이다.
전하 전송 채널을 형성하기 위한 N형 매립 채널 (403) 이, N형 기판 (401) 상의 P형 웰(well) (402) 상에 형성된다. 수평 CCD (102) 는 이 N형 매립 채널 (403) 상에 형성된다. 수평 CCD (102) 는, 게이트 절연막 (408) 을 통해 N형 매립 채널 (403) 상에 형성된 폴리실리콘막 등으로 이루어진 수평 전하 전송전극 (409, 410, 415, 416) 을 구비하고 있다.
수평 CCD (102) 의 수평 전하 전송전극 (409, 410, 415, 416) 밑의 게이트 절연막 (408) 은, 질화 실리콘막(Si3N4)(406) 의 양면에 산화 실리콘막(SiO2)(407, 405) 이 형성된 3층의 다층막(ONO막)으로 구성되어 있다. 출력 게이트 (417) 와 리셋 전극 (418) 밑에 배치된 게이트 절연막 (412) 은 1층의 산화 실리콘막으로 구성되어 있다.
수평 CCD (102) 의 채널 영역은, 제 1 수평 전하 전송전극 (409, 410) 과 제 2 수평 전하 전송전극 (415, 416) 으로 피복되어 있다. 이들 전극은 보통 2층의 폴리실리콘막으로 이루어져 있다. 제 1 수평 전하 전송전극 (409, 410) 은 제 1 층을 형성하고, 제 2 수평 전하 전송전극 (415, 416) 은 제 2 층을 형성한다. 제 1 수평 전하 전송전극인 스토리지 전극 (409, 410) 과, 제 2 수평 전하 전송전극인 배리어 전극 (415, 416) 이 교대로 형성된다. 동일한 펄스 신호가 스토리지 전극 (409) 과 배리어 전극 (415) 에 인가되고, 동일한 펄스 신호가 스토리지 전극 (410) 과 배리어 전극 (416) 에 인가된다. 배리어 전극 (415, 416) 밑의 N형 불순물층 (414) 은, 스토리지 전극 (409, 410) 밑의 N형 불순물층 (403) 의 것보다 더 낮은 농도를 가진다. 그러므로, 동일한 펄스 신호가 스토리지 전극 (409) 과 배리어 전극 (415) 에 인가되더라도 전위차가 채널 영역에 발생된다. 유사하게, 동일한 펄스 신호가 스토리지 전극 (410) 과 배리어 전극 (416) 에 인가될 때라도 전위차가 채널 영역에 발생된다. 이와 같이 함으로써, 전하 전송이 방향성을 가지고 이루어진다.
수평 CCD (102) 의 최종단에서는, 검출 용량이 출력 전극(출력 게이트: OG)을 거쳐서 부유 확산층 (422)으로 이루어져 있다. 수평 CCD (102) 의 전송 채널을 통해 전송된 신호 전하는 최종 수평 전하 전송전극 (409) 과 출력 게이트 (407) 밑을 통과하고 부유 확산층 (422) 으로 전송되어 부유 확산층 (422) 의 전위를 변동시킨다. 이 전위 변동은 N+층 추출 배선 (421)을 통하여 출력 앰프 (103) 로 전송되고, 신호 전위의 변화로서 검출된다. 검출 용량에 축적된 신호 전하를 추출하기 위해, 고농도 N형 불순물층 (419) 이 형성된다. N+층 추출 배선 (421)은 고농도 N형 불순물층 (419) 에 연결되어 있다.
신호 전하가 검출된 후에, 리셋 전극 (ΦR; 418) 에 플러스 전위를 인가하여 검출 용량의 전위가 리셋된다.
또, 2차원 CCD 이미지 센서에서, 도시하지 않은 다른 영역에 광다이오드와 수직 CCD가 배치되고 이것들이 고체 이미지 픽업 장치를 구성한다.
도 5 는 도 4 의 각 부분에서의 전위 분포를 도시하는 개략도이다. 도 5에서, 굵은 선으로 도시된 바와 같이, 최종 수평 전하 전송전극 (409) 의 전위를 L레벨로 설정시, 신호 전하는 출력 게이트 (417) 밑을 통과하고 부유 확산층 (422) 으로 전송되어 층에 일시적으로 축적된다. 이 경우, 리셋 전극 (418) 의 전위는 L레벨을 가진다. 이러한 상태에서, 부유 확산층 (422) 의 전위 변화는 출력 앰프 (103) 를 사용하여 검출된다.
신호 전하가 검출된 후에, 리셋 전극 (418) 의 전위가 H 레벨로 세트될 때, 신호 전하는 리셋 드레인 (420) 으로 방전되고, 부유 확산층 (422) 의 전위가 리셋된다.
도 6 내지 도 14 를 참조하여, 본 발명의 제 1 실시예에 의한 고체 이미지 픽업 장치를 제조하는 방법을 설명한다. 도 6 내지 도 14 는 도 4 와 동일한 단면의 공정도이고, 도면의 우측은 수평 CCD (102) 를 도시하며, 좌측은 리셋 드레인 (420)을 도시한다.
도 6에서, P형 웰 (402) 은 N형 기판 (401) 상에 형성된다. 수평 CCD (102), 출력 전극 (417), 부유 확산층 (422), 리셋 전극 (418), 및 도시하지 않은 수직 CCD로 이루어질 부분에 N형 매립 채널 (403) 이 형성된다.
다음에, 산화 실리콘막(SiO2)(405), 질화 실리콘막(Si3N4)(406), 및 산화 실리콘막(SiO2)(407)이 N형 매립 채널 (403) 상에 형성된다. 이러한 산화 실리콘막(SiO2)(405), 질화 실리콘막(Si3N4)(406), 및 산화 실리콘막(SiO2)(407)으로 이루어진 ONO막은 게이트 절연막 (408) 이다. 폴리실리콘막이 이 게이트 절연막 (408) 상에 형성된 후에, 포토리소그라피 공정을 사용하여 패터닝이 수행되고 수평 전하 전송전극인 스토리지 전극 (409, 410) 이 형성된다.
다음에, 도 7에서 최종 수평 전하 전송전극 (409)을 경계로 하여, 신호 전하 검출부 (A)를 구성하기 위해 형성된 출력 전극 (417), 부유 확산층 (422), 및 리셋 전극 (418) 이 형성되는 부분이 포토레지스트 (411) 로 피복된다.
그 후, 도 8에서 최종 수평 전하 전송전극 (409) 에 관하여 자기 정합적으로 에칭을 수행하여 ONO막이 신호 전하 검출부 (A)를 형성하기로 예정된 영역으로부터 제거된다.
도 8에서, 신호 전하 검출부 (A)를 형성하기로 예정된 영역에서 게이트 절연막 (408) 인 ONO막을 완전히 제거함으로써, 실리콘 기판 표면이 노출된다. 그러나, 실리콘 기판 표면이 에칭에 의해 손상되는 것을 방지하기 위해, 산화 실리콘막 (407) 과 질화 실리콘막 (406) 이 에칭에 의해 ONO막으로부터 제거되고 실리콘 산화막 (405) 인 가장 낮은층이 잔존할 수 있다.
다음에, 도 9에서 포토레지스트막 (411) 이 제거된다.
다음에, 도 10에서 실리콘 산화막 (412) 이 열산화에 의해 전체 표면 상에 형성된다. 그 결과, 산화 실리콘막 (412) 이 스토리지 전극 (409, 410) 의 상부와 측벽, 및 신호 전하 검출부 (A)를 형성하기로 예정된 영역의 표면 상에 형성된다.
신호 전하 검출부 (A) 의 산화 실리콘막 (412) 은, 베이스가 N형 매립 채널 (403) 로 균일하게 형성되므로 균일한 두께를 제공하도록 형성될 수 있다. 신호 전하 검출부 (A) 에서의 막두께가 40㎚ 내지 100㎚ 의 범위에 있도록 산화 실리콘막 (412) 이 형성된다. 부유 확산층 (422) 의 용량을 줄이기 위해 막 두께는 큰 것이 바람직하고, 이것이 본 발명이 의도하는 바이다. 그러나, 산화 실리콘막 (412)에서, 고농도 N형 불순물층 (419) 에 도달하기 위해, 콘택트홀이 도 14의 후 공정에서 형성될 필요가 있다. 또, 콘택트 홀은 또다른 얇은 절연막 부분의 콘택트 홀을 형성하는 공정과 공통인 과정에서 형성된다. 그러므로, 만약 산화 실리콘막 (412) 이 지나치게 두껍게 형성된다고 하면, 콘택트 홀을 형성하기가 어려워져서 산화 실리콘막 (412) 두께의 상한치는 100㎚가 된다.
도 11에서, 최종 수평 전하 전송전극 (409) 의 경계로부터 신호 전하 검출부 (A)를 형성하기로 예정된 영역은 포토레지스트 (413) 로 피복된다. 그 후, 최종 수평 전하 전송전극 (409) 에 관하여 자기 정합적으로 보론(boron) 이온 주입을 행한다. 이렇게 하여, 배리어 전극 (415, 416) 이 형성되는 영역의 N형 매립 채널 (403) 의 농도는 저하되고 N형 불순물층 (414) 이 형성된다.
도 12에서, 포토레지스트막 (413) 이 제거된다.
도 13에서, 두 번째 층인 폴리실리콘막을 형성한 후에 포토리소그라피 공정을 이용하여 패터닝이 수행되고 배리어 전극 (415, 416), 출력 전극 (417), 및 리셋 전극 (418) 이 형성된다.
도 14에서, 고농도 N형 불순물층 (419) 과 리셋 드레인 (420) 의 형성이 수행된다. 부유 확산층 용량을 가진 고농도 N형 불순물층 (419) 의 부분에 도달하기 위해, 스루홀(through hole)이 산화 실리콘막 (412) 에 형성된다. 이 접촉 부분에서, N+층 추출 배선 (421) 이 형성되고 고농도 N형 불순물층 (419) 과 출력 앰프 (103) 에 접속된다
상술한 바와 같이, 전하 전송장치의 신호 전하 검출부 (A) 는, 본 발명의 제 1 실시예에 의해 도 4 에 도시된 바와 같이 제조된다.
도 10에 도시된 이 실시예인 열산화 공정에서, 스토리지 전극 밑의 실리콘 산화막 (407) 은 노출되지 않고, 배리어 전극을 형성하기로 예정된 영역의 실리콘 산화막 (407) 이 노출된다. 그러나, 산화 실리콘막 (407) 밑의 질화 실리콘막 (406) 을 노출시킴으로써, 배리어 전극을 형성하기로 예정된 영역의 산화 실리콘막 (407) 의 두께 증가가 억제된다. 또, 스토리지 전극 (409, 410) 밑의 산화 실리콘막 (407) 이 이들 전극으로 마스크되므로, 실제로 막두께의 증가는 일어나지 않는다. 그 결과, 이 실시예에서 스토리지 전극 밑의 산화 실리콘막과 배리어 전극 사이에 막두께의 차이는 발생하지 않는다.
게이트 절연막 (408) 이, 질화 실리콘막 (406) 을 형성하지 않고 산화 실리콘막 (407) 만으로 이루어져 있고 스토리지 및 배리어 전극이 이 산화 실리콘막 (407) 상에 형성되어 있을 때, 상술한 열산화 공정에서 양 전극들 밑의 산화 실리콘막 사이에 막두께 차이가 발생한다. 구체적으로, 스토리지 전극 밑의 산화 실리콘막 (407) 의 두께는 변화하지 않고, 배리어 전극을 형성하기로 예정된 영역의 산화 실리콘막 (407) 의 두께는 증가하여, 막 사이의 두께차를 발생시킨다. 수평 CCD에서, 스토리지 전극 밑의 채널 영역과 배리어 전극 밑의 인접한 채널 영역 사이의 불순물 농도차가 만들어진다. 계속해서 동일한 펄스 신호가 스토리지 전극 및 서로 인접하는 배리어 전극에 인가된다. 그 결과, 동일한 펄스 신호가 인가되고 서로 인접하는 스토리지 전극 밑의 채널 영역과 배리어 전극 밑의 채널 영역 사이에 전위차가 발행하고 전하 전송이 방향성을 가지고 제공될 수 있다. 그러나, 스토리지 및 배리어 전극 밑의 산화 실리콘막 사이의 두께의 차가 발생할 때, 이들 전극들 밑의 채널 영역들 사이의 전위차에 있어서 불균일이 발생한다. 그 결과, 완전한 전하 전송을 이루어질 수 없고, 잔류 이미지의 발생과 같은 문제가 발생한다.
그러나, 이 실시예에서 질화 실리콘막 (406)을 산화 실리콘막 (407) 밑에 배치함으로써, 스토리지 및 배리어 전극 밑의 산화 실리콘막들 사이에 막두께 차이가 발생하는 것을 방지하여, 이들 전극들 밑의 채널 영역 전위의 불균일성이 억제될 수 있다.
반면에, 출력 전극 (417) 과 리셋 전극 (418) 밑의 게이트 절연막은 3층 구조의 ONO막 대신에 산화 실리콘막 (412) 의 1층으로 이루어져 있다.
그러므로, 전하가 쉽게 포획되는 질화 실리콘막은, 출력 전극 (417) 및 리셋 전극 (418) 밑의 게이트 절연막에 존재하지 않는다. 그 결과, 이들 전극을 패터닝하는 에칭 동안에 충전이 발생하더라도 이들 전극 밑의 게이트 절연막에서 어떠한 전하도 포획되지 않는다.
충전이 발생하면, 그 결과 전극 임계치가 불균일하게 된다. 전압의 소정의 고정된 값이 보통, 출력 전극 (417) 과 리셋 전극 (418) 에 인가되므로, 출력 전극 (417) 의 최적 전압의 불균일 및 임계값의 불균일함에 의해 생기는 리셋 전압의 불균일성이 특성 상의 큰 문제점을 일으킨다. 특히, 충전에 기인한 전극 임계치 불균일의 영향은 출력 전극 (417) 과 전극 용량이 작은 리셋 전극 (418)에서 현저하게 나타난다.
그러나, 이 실시예에서 출력 전극 (417) 및 리셋 전극 (418) 밑의 게이트 절연막이 산화 실리콘막 (412) 의 1층으로 구성되어 있으므로, 아무 전하도 포획되지 않는다. 그러므로, 출력 전압의 불균일성 및 리셋 드레인으로의 전하 전송 실패와 같은 문제점들을 방지할 수 있다. 또, 리셋 전압 불균일성에 기인한 제조 마진의 감소 역시 방지할 수 있다. 상술한 바와 같이, 출력 전극 (417) 및 리셋 전극 (418) 밑의 게이트 절연막이 산화 실리콘막 (412) 의 1층으로 구성되어 있으므로, 제조상의 불균일이나 특성의 변동을 억제할 수 있다.
또, ONO막은 수평 CCD (102) 의 전하 전송전극 (409, 410, 415, 416) 밑의 게이트 절연막 (408) 과, 도시하지 않은 수직 CCD 의 전하 전송전극 밑의 게이트 절연막에서 사용된다. 그러므로, 전하는 배선과 전하 전송전극 (409, 410, 415, 416) 을 패터닝하기 위해 에칭하는 동안 발생하는 충전에 의해 게이트 절연막 (408) 을 구성하는 질화 실리콘막 (408) 에 포획된다. 그러나, 전하 전송전극이 복수단의 전극들로 이루어져 있으므로, 전체 전극의 용량은 출력 전극 또는 리셋 전극의 용량보다 수배 이상 크다. 그러므로, 제조시에 이들 영역에서 충전이 발생하더라도 출력 전극 또는 리셋 전극에 비해서 임계치 불균일이 거의 발생하지 않는다. 그러므로, 수평 CCD (102) 또는 수직 CCD 부분의 게이트 절연막 (408) 이 ONO 막으로 형성되더라도 질화 실리콘막 (406) 에서의 전하의 포획으로 인한 문제는 발생하지 않는다.
여기서, 부유 확산층 용량과 신호 전하 검출부 (A) 의 검출 감도 사이의 관계를 설명한다. 즉, 이 신호 전하 검출부 (A) 에서 부유 확산층 (422) 으로 이루어진 검출 용량, 출력 회로의 출력 앰프 (103) 의 이득, 및 신호 전하를 신호 전압으로 변환할 때의 검출 감도의 관계를 설명한다. 검출 감도는 전하를 전압으로 변환하는 변환 효율을 나타내고, 이 효율이 증가할 때 출력 전압이 증가하게 된다. 그러므로, 검출 감도(전하/전압 변환효율)를 높게 할수록 바람직하다.
검출 용량이 Cfj(fF)이고 출력 앰프의 이득이 g라면, 검출 감도는 다음 식으로 표시된다.
검출 감도(㎶/e) = q×q/Cfj (식 1)
여기서, q는 소자 전하이다.
이 식으로부터, 검출 용량 (Cfj) 이 감소하고 이득 (g) 이 증가할 때, 검출 감도가 향상되는 것을 알 수 있다.
도 4 에서, 검출 용량 (Cfj) 은 주로, (1) 리셋 전극 (418) 과 고농도 N형 불순물층 (419) 사이의 용량 및 출력 전극 (417) 과 고농도 N형 불순물층 (419) 사이의 용량, (2) 리셋 전극 (418) 과 N+층 추출 배선 (421) 사이의 용량 및 출력 전극 (417) 과 N+층 추출 배선 (421) 사이의 용량((1)과 (2)가 전체의 30%를 차지함), (3) 부유 확산층 (422) 저면의 PN 접합에 의한 용량(전체의 10%), (4) 출력 앰프 (103) 의 제 1 단 트랜지스터의 게이트 입력 용량(전체의 50%), (5) N+층 추출 배선 (421) 의 다른 기생 용량(전체의 10%) 등으로 되어 있다. 이중, 전체의 10%를 차지하는 PN접합에 의한 부유 확산층 (422) 의 저면 용량 (3) 은, 부유 확산층 (422) 의 면적을 축소시킴으로써 감소될 수 있다. 그러나, 미세 분할에 의한 면적의 감소도 현재 거의 그 한계에 도달하고 있다.
그러므로, 다른 배선 용량과 기생 용량의 비율이 증가한다. 일본국 특개평 218104/1993호의 종래 기술에서는, 이러한 기생 용량을 축소시키는 방책으로 부유 확산층 (422) 상부의 절연막을 두껍게 하는 전하 전송장치를 제안하고 있다.
그러나, 이 종래 기술에서는 부유 확산층 (422) 상부의 절연막만 두꺼우므로 상기 (2) 의 성분만이 감소한다. 출력 전극 (11) 및 리셋 전극 (13) 밑의 게이트막 (5) 만이, 전하 전송전극 (6, 8) 밑의 게이트막 (5) 두께와 같은 두께를 가진다. 그러므로, (1) 의 성분인 리셋 전극 (13) 과 고농도 N형 불순물층 사이의 용량 및 출력 전극 (10) 과 고농도 N형 불순물층 사이의 용량 등은 여전히 감소되지 않는다.
본 발명에서, 전체 신호 전하 검출부 (A) 의 게이트 절연막을 두께가 10㎚가 되게 형성함으로써, 전체 검출 용량의 30%를 점유하는 (1) 과 (2) 의 성분들이 줄어든다. 이 경우, 리셋 전극과 추출 전극 사이, 출력 전극과 추출 전극 사이, 고농도 N형 불순물층과 리셋 전극 사이, 및 고농도 N형 불순물층과 출력 전극 사이의 각 거리는 0.5㎛ 내지 1.5㎛ 정도가 된다. 또, 고농도 N형 불순물층의 불순물 농도는 1017내지 1019atm/㎝3의 범위 내에 있다.
종래 기술에서, 신호 전하 검출부 특히, 출력 게이트 전극 (10) 과 리셋 게이트 전극 (13) 밑의 게이트 절연막은, 수평 전하 전송전극 밑의 절연막 (5) 의 과정과 동일한 과정으로 제조되고 있었다. 수평 전하 전송전극 밑의절연막 (5) 은, 주변 전계를 강화시키고 전하 전송 효율을 향상시키는데 충분한 정도의 막두께를 필요로 한다. 그러나, 한편 전극 사이의 폭이 증가하면 축적 가능한 전하량이 감소되는 것과 같은 원리로, 막두께가 지나치게 증가되면, 전이 전극 면적당 전송 가능한 전하량이 감소된다. 그러므로, 절연막 (5) 의 두께는 약 70㎚ 내지 80 ㎚ 의 범위 이상으로 증가될 수 없다.
출력 게이트 전극 (10) 과 리셋 게이트 전극 (13) 밑의 게이트 절연막이, 수평 전하 전송전극 밑의 절연막 (5) 을 형성하는 과정과 동일한 과정으로 형성되므로, 수평 전하 전송전극 밑의 절연막 (5) 은 약 70㎚ 내지 80㎚ 정도의 두께로 형성되고, 부가적으로 출력 게이트 전극 (10) 및 리셋 게이트 전극 (13) 밑의 게이트 절연막도 또한 자동적으로 70㎚ 내지 80㎚ 정도의 두께로 형성된다. 구체적으로, 출력 게이트 전극 (10) 과 리셋 게이트 전극 (13) 밑의 게이트 절연막의 두께는 약 70㎚ 내지 80㎚ 의 범위 이상으로 선택적으로 증가될 수 없다.
한편, 이 실시예의 반도체 장치 제조방법에서, 수평 전하 전송전극 밑의 게이트 절연막 (408) 을 형성한 후에, 수평 CCD (102) 의 영역에서 산화 실리콘막이, 도 10에 도시된 과정의 열산화에 의해 신호 전하 검출부 (A) 에 형성된다.
열산화 과정에서, 스토리지 전극 (409) 밑의 산화 실리콘막 (407) 의 두께는 변하지 않는다. 또한, 질화 실리콘막 (406) 이, 배리어 전극 (415, 416) 을 형성하기로 예정된 영역의 산화 실리콘막 (417) 의 하부층에 배치되어 있으므로, 막두께는 열산화에 의해 변화하지 않는다. 그러므로, 필요한 두께를 가진 실리콘 산화막 (412) 을 형성하기 위해 열산화가 수행될 수 있다.
또한, 이 실시예의 제조방법에서, 최종 수평 전하 전송전극 (409) 에 대해서 신호 전하 검출부 (A) 의 ONO막을 제거하기 위해, 도 8 에 도시된 과정에서 에칭이 자기 정합적으로 수행된다. 그러므로, 도 10 에 도시된 과정에서 열산화가 수행될 때, 최종 수평 전하 전송전극 (409) 에 인접한 신호 전하 검출부 (A) 의 영역에 확실히 두꺼운 실리콘막 (412) 을 형성할 수 있다. 그 결과, 아무런 특별한 마스크를 형성하지 않고도, 최종 수평 전하 전송전극 (409) 이 존재하지 않는 출력 전극 (417) 밑의 모든 영역에 두꺼운 산화 실리콘막 (409) 을 형성할 수 있다.
(제 2 실시예)
도 15 는 본 발명의 제 2 실시예에 의한 전하 전송장치의 개략 단면도이다.
제 2 실시예의 전하 전송장치는, 제 1 실시예의 전하 전송장치에 비해 신호 전하 검출부 (A) 에서의 게이트 절연막 (512) 이 수평 전하 전송전극 밑의 게이트 절연막 (508) 보다 두껍다는 것을 특징으로 하고 있다.
그러므로, 제 2 실시예에서 부유 확산층 (522) 부분의 검출 용량은, 제 1 실시예의 전하 전송장치에 비해서 더 축소될 수 있다.
제 2 실시예에서, 출력 전극 (517) 과 리셋 전극 (518) 밑의 게이트 절연막 (512) 도 또한 두꺼워지고, 검출 용량은 일본국 특개평 218104/1993호에 개시된 전하 전송장치의 용량보다 작게 감소될 수 있다. 특히, 출력 전극 (517) 의 저부와 N+층 추출 배선 (521) 사이의 용량 및 리셋 전극 (518) 과 N+층 추출 배선 (521) 사이의 용량이 감소된다.
이 실시예에서, 제 1 실시예와 유사한 방식으로 출력 전극 또는 리셋 전극의 임계치 불균일성이 억제될 수 있고 검출 용량도 감소될 수 있으므로, 검출 감도 또한 증가될 수 있다.
본 발명의 제 2 실시예의 전하 전송장치를 제조하는 방법에 있어서, 제 1 실시예의 것과 공통인 부분의 설명은 생략한다. 상이한 부분은 도 10 에 도시된 과정에 도시되어 있다. 제 1 실시예에서, 도 10 에 도시된 과정에서 형성된 산화 실리콘막 (412) 의 두께는 전하 전송전극 (409, 410, 415, 416) 밑의 게이트 절연막 (408) 의 두께와 실질적으로 동일하다. 반면, 제 2 실시예에서는 출력 전극 (517), 부유 확산층 (522) 상부, 리셋 전극 하부의 게이트 전극을 전송전극 (509, 510, 515, 516) 의 게이트막보다 두껍게 되도록 형성한다.
이상의 2가지 실시예에서는, 수평 CCD 등의 전하 전송장치가 2층의 폴리실리콘막으로 이루어진 것으로 기술되었다. 그러나, 전하 전송전극은 폴리실리콘에 한정되지 않는다. 또, 전체 장치에 사용되는 폴리실리콘층의 갯수는 2개로 한정되지 않고, 도시하지 않은 수직 CCD와 같은, 다른 부분은 3층의 폴리실리콘 또는 1층(단일층)의 폴리실리콘으로 형성될 수 있다.
또, 이상의 2 실시예에서는, 2차원 CCD 이미지 센서의 수평 CCD의 출력 부분을 설명하였다. 그러나, 이 구성은 1차원 CCD형 고체 이미지 픽업 장치에도 또한 적용할 수 있다. 또한, 본 발명은 반드시 이미지 센서에만 한정되지 않으며, 예컨대, CCD 메모리에도 적용할 수 있다.
이와 같이, 본 발명에 의하면, 출력 전극과 리셋 전극 밑의 게이트 절연막을 전하 전송장치의 신호 전하 검출부 부근에서 산화 실리콘막으로 형성하므로, 게이트 절연막으로의 전하 주입이 불필요하다. 그러므로, 출력 전극 또는 리셋 전극의 임계치 변동은 없고, 출력 전압 불균일과 리셋 실패와 같은 특성 악화를 방지할 수 있다.
또, 출력 전극 하부, 부유 확산층 (522) 상부, 및 리셋 전극의 하부의 절연막을 1층의 산화 실리콘막으로 형성할 수 있으므로, 절연막을 전하 전송전극 밑의 게이트 절연막보다 두껍게 형성할 수 있다.
또한, 출력 전극, 부유 확산층, 및 리셋 전극의 산화 실리콘막을 전하 전송전극 밑의 절연막보다 두껍게 형성함으로써, 부유 확산층 (422) 의 기생 용량을 감소시킬 수 있다. 부유 확산층 (422) 상부의 절연막만을 두껍게 형성하는 종래 기술에 비해, 본 발명에서는 검출 용량을 더욱 감소시킬 수 있다. 검출 용량이 감소되므로, 신호 전하를 신호 전압으로 변화시키는 효율을 향상시킬 수 있어서 검출 감도가 증가한다. 검출 감도가 증가하므로, 출력 신호를 종래 기술에서보다 큰 전압 신호로서 추출할 수 있다.
본 발명은 이상의 실시예들에 한정되지 않고, 본 발명의 범위와 취지를 벗어나지 않는한, 수정되고 변경될 수 있다는 것은 명백한 사실이다.
Claims (5)
- 전하 전송 채널,상기 전하 전송 채널 상에 형성된 전하 전송전극,상기 전하 전송 채널의 일단 상에서 상기 전하 전송전극중 최종 전하 전송전극에 인접하게 위치하는 출력 전극,상기 출력 전극에 인접하며 상기 전하 전송 채널을 통해 전송된 신호 전하를 축적하는 확산 영역, 및상기 확산 영역에 인접하며 상기 확산 영역에 축적된 전하를 상기 출력 전극과는 다른 측으로 방전시키는 리셋 전극을 구비하는 전하 전송장치에 있어서,상기 전하 전송전극의 게이트 절연막은 제 1 산화 실리콘막, 질화 실리콘막 및 제 2 산화 실리콘막의 다층막으로 이루어지고,상기 출력 전극과 상기 리셋 전극의 게이트 절연막중 적어도 한쪽은 제 3 산화 실리콘막으로 형성되는 것을 특징으로 하는 전하 전송장치.
- 제 1 항에 있어서,상기 제 3 산화 실리콘막은 상기 제 1 산화 실리콘막보다 더 두꺼운 것을 특징으로 하는 전하 전송장치.
- 제 1 항에 있어서,상기 제 3 산화 실리콘막은 상기 다층막보다 더 두꺼운 것을 특징으로 하는 전하 전송장치.
- 상기 전하 전송 채널 상에 제 1 산화 실리콘막을 형성하는 단계;상기 제 1 산화 실리콘막 상에 질화 실리콘막을 형성하는 단계;상기 질화 실리콘막 상에 제 2 산화 실리콘막을 형성함으로써 다층막을 형성하는 단계;상기 제 2 산화 실리콘막 상에 폴리실리콘막의 첫번째 층의 제 1 전하 전송전극을 형성하는 단계;출력 전극과 리셋 전극이 형성되는 영역으로부터 적어도 제 2 산화 실리콘막과 질화 실리콘막을 제거하는 단계;적어도 상기 영역에 제 3 산화 실리콘막을 형성하는 단계; 및폴리실리콘막의 두번째 전극의 제 2 전하 전송전극, 출력 전극 및 리셋 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전하 전송장치의 제조방법.
- 제 4 항에 있어서,상기 제 3 산화 실리콘막을 상기 다층막보다 더 두껍게 형성하는 것을 특징으로 하는 전하 전송장치의 제조방법.
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