KR20070117679A - 붕소-도프된 실리콘 마이크로머신 구조물의 곡률 감소방법 - Google Patents

붕소-도프된 실리콘 마이크로머신 구조물의 곡률 감소방법 Download PDF

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허니웰 인터내셔널 인코포레이티드
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Abstract

본 발명은 비평면적인 곡률이 감소된 붕소-도프된 실리콘층(36)을 개시한다. 상기 층은 실질적으로 상하부표면(38,40)부근에서 실질적으로 동일한 붕소농도를 갖는다. 이와 같이 대향하는 부분의 농도가 동일하므로, 상기 층(36)에서 발생되는 압축응력은 실질적으로 균형을 이룬다. 이로써, 비평면적인 곡률이 감소된 층(36)을 얻을 수 있다.
MEMS(Micro Electro Mechanical System), 붕소-도프된 실리콘층, 붕소 테일(boron-tail), 에치스톱(etch stop)

Description

붕소-도프된 실리콘 마이크로머신 구조물의 곡률 감소방법{METHODS FOR REDUCING THE CURVATURE IN BORON-DOPED SILICON MICROMACHINED STRUCTURES}
본 발명은 일반적으로 반도체 제조 및 마이크로전자 기계적 시스템(MEMS)에 관한 것으로, 보다 상세하게는 붕소-도프된 실리콘층의 곡률을 감소시키기 위한 방법에 관한 것이다.
마이크로 전자 기계적 시스템(MEMS)는 종종 빔 슬라브, 콤 또는 핑거와 같은 망 구조물로 이용된다. 이러한 구조물은 내부응력과 도핑경사(doping graident)에 의한 곡률이 발생할 수 있다. 상기 곡률은 가속도계 및 자이로스크프와 같은 관성센서에서 에러를 발생시키는 주요한 원인이 된다. 많은 원하는 구조물는 현재의 공정으로는 구현하기 불가능하거나 어려운 평면설계기준을 따른다. 특히, 붕소가 고농도로 도프된 실리콘층은 부유구조물에 사용될 때에 큰 곡률을 가질 수 있다.
상기한 구조물은 종종 실리콘 웨이퍼로 제조된다. 상기 실리콘 기판에 붕소-도프된 실리콘 에피택셜층을 성장시키고 나서 원하는 형태로 패터닝한다. 후술되는 바와 같이,상기 붕소는 얇은 붕소-도프된 에피택셜층만 남도록 상기 실리콘 기판을 쉽게 제거하기 위해 후속공정에서 에치스톱으로써 사용된다.
상기 붕소-도프된 에피택셜층과 실리콘 기판 사이의 계면에서, 상기 붕소는 에피택셜층의 외부와 실리콘기판의 내부로 확산되는 경향을 갖는다. 이로 인해, 에피택셜층의 일부 붕소를 제거하고 실리콘 기판은 붕소로 농축된다. 이와 같이, 상기 에피택셜층은 종종 계면근처에서 붕소의 농도를 감소된다. 이를 "붕소 테일(boron tail)"이라고도 한다.
붕소-도프된 실리콘 에피택셜층을 원하는 두께로 성장시킨 후에 또는 소정의 후속 공정에서, 상기 실리콘 기판을 붕소-선택성 에천트를 이용하여 제거한다. 즉, 상기 에천트는 실리콘 기판을 에칭시켜 제거하지만, 붕소-도프된 실리콘 에피택셜층을 에칭시키지 않는다. 상기 에천트의 일예로는, 에틸렌 디아민, 피로카테콜 및 물로 구성된 용액(EDP)이 있다. 일반적으로, 상기 에천트는 소정의 높은 레벨의 붕소농도 지점까지는 빠른 속도로 실리콘을 에칭시키지만, 그 지점부터 에칭속도는 확연하게 느려진다. 이러한 높은 붕소농도레벨을 에치스톱레벨(etch stop level)이라 한다.
붕소 테일을 갖는 에피택셜층 표면부근의 붕소농도는 에치스톱레벨보다 낮을 수 있어, 적절한 속도로 에피택셜층의 일부를 에칭시키고, 초기 표면 아래에 있는 에치스톱레벨인 붕소농도에서 정지하게 된다. 빔과 같이 최종적으로 얻어진 붕소-도프된 구조물은 2개의 표면, 즉 붕소 테일을 갖는 실리콘측 표면과, 어느 한 표면으로부터 이격된 빔 내부의 농도와 실질적으로 동일한 붕소 표면층농도(boron surface layer concentration)를 갖는 대기측 표면을 갖는다. 이와 같이, 상기 대향하는 표면은 다른 붕소 표면층농도를 갖는다.
붕소는 실리콘의 치환격자위치에 자리하며, 실리콘의 파울링(Pauling) 공유결합반경보다 25% 작은 반경을 갖는다. 이러한 크기의 차이로 인해, 붕소가 첨가된 층은 도핑되지 않거나 저농도로 도프된 층에 비해 감소하게 된다. 이러한 크기의 차이는 초기 인장응력를 야기한다. 즉, 높은 붕소농도는 높은 인장응력을 발생시키고 낮은 붕소농도는 낮은 인장응력을 발생시키게 된다. 기판에서 이탈된 후에는, 상기 붕소 테일의 낮은 붕소농도는 높은 붕소농도를 갖는 대기측 표면에서의 인장응력보다 비교적 낮은 인장응력을 발생시킨다. 상기 인장응력은 산화공정 및 고온어닐링공정과 같은 추가적인 공정 후에서 압축응력으로 전환된다. 정확한 메카니즘에 관계없이, 실리콘의 불균일한 표면층 붕소농도는 구조물의 층에 의한 응력의 불균일한 인가를 발생시키며, 평탄해야 하는 구조물에 컵형상 또는 비평탄한 굴곡 및 곡률을 야기할 수도 있다.
따라서, 실질적으로 평탄하거나 평면을 갖는 붕소-도프된 실리콘 마이크로구조물을 제조하기 위해서, 붕소의 불균일한 표면층 농도를 감소시키는 방법이 요구되어 왔으며, 본 발명의 일 실시예에 따른 목적은 이러한 방법을 제공하는 것이다.
본 발명은 실리콘층의 각 표면부근에 붕소의 실질적으로 균형을 이룬 도핑 프로파일을 형성함으로써, 비평면인 곡률이 감소된, 비교적 평탄한 붕소-도프된 실리콘층을 형성하는 방법을 제조하는 방법을 제공한다. 우선, 붕소-도프된 실리콘 에피택셜층을 실리콘 기판 상에 성장시키며, 실리콘 기판의 붕소가 에피택셜층에서 실리콘 기판으로 확산된다. 종래 기술에서와 같이, 이는 에피택셜층과 실리콘 기판 사이의 계면부근의 붕소농도를 공핍시킨다. 그러나, 본 발명의 일 실시형태에서는, 제1 붕소-도프된 실리콘 에피택셜층 상에 제2 에피택셜층을 형성한다. 바람직하게는, 상기 제2 에피택셜층은 상기 성장된 제1 에피택셜층의 붕소농도보다 작은 붕소농도를 갖는다. 이와 같이, 상기 제1 붕소-도프된 실리콘 에피택셜층의 붕소는 상기 실리콘 기판과 상기 제2 에피택셜층으로 확산되는 경향이 있다. 이로 인해, 상기 제1 에피택셜층의 양면에는 유사한 "붕소테일(boron tail)"이 형성된다. 붕소 선택성 에칭을 사용하여 상기 실리콘 기판과 상기 제2 에피택셜층 모두를 제거할 수 있다. 잔류한 제1 에피택셜층이 실질적으로 상면과 하면에서 실질적으로 유사한 "붕소테일"을 가지므로, 그 압축응력은 실질적으로 균형을 이루며, 비교적 평탄한 층을 형성한다.
제1 붕소-도프된 에피택셜층의 상면 부근의 붕소농도를 공핍시키는데 임의의 적절한 물질을 사용하는 것을 고려할 수 있다. 예를 들어, 실리콘계 제2 에피택셜층을 성장하는 대신에, 산화물층을 사용하는 것을 고려할 수 있다. 바람직하게는, 상기 산화물은 그 층으로 붕소가 편석(segregate)되어 표면실리콘층의 붕소를 공핍시키도록 선택된다. 산화물층의 적절한 예로는 에피택셜층의 실리콘을 산화시켜 형성될 수 있는 실리콘 산화물이 있다.
실리콘 기판 상에 붕소-도프된 제1 에피택셜층을 성장시키는 대신에, 확산, 이온주입 등의 고농도로 붕소-도프된 층의 적절한 형성방법으로 붕소를 직접 실리콘 웨이퍼의 상면을 붕소로 도핑하는 것을 고려할 수 있다. 이어, 제2 에피택셜층을 실리콘의 상면에 직접 성장시킬 수 있다. 상술한 바와 같이, 붕소는 상기 실리콘 기판과 상기 제2 에피택셜층으로 확산되는 경향이 있어, 상기 제1 에피택셜층의 양면에 유사한 "붕소테일"이 형성된다. 이어, 붕소선택성 에칭을 사용하여 상기 실리콘 기판과 상기 제2 에피택셜층 모두를 제거할 수 있다.
또한, 곡률을 감소시키기 위해 고농도로 붕소-도프된 층의 어느 한 면에 실질적으로 유사한 "붕소테일"을 형성하는 대신에, 본 발명은 일 표면 근처에 붕소테일을 갖는 층을 제공하고, 이어 실질적으로 그 붕소테일을 제거하는 방법을 고려할 수 있다. 본 실시형태에서는, 실리콘 기판 상에 제1 붕소-도프된 실리콘 에피택셜층을 형성할 수 있다. 이와 달리, 상술한 바와 같이, 붕소를 상기 실리콘 기판의 상면에 직접 제공할 수도 있다. 어떤 경우에도, 붕소는 상기 실리콘 기판으로 확산 되는 경향이 있다. 이로 인해, 붕소테일이 형성된다. 상기 실리콘 기판과 상기 붕소테일의 적어도 일부가 제1 에칭속도로 제거되도록, 제1 에천트를 이용하여 제1 시간동안 실리콘 기판을 에칭할 수 있다. 이어, 제2 에칭속도로 붕소테일이 추가적으로 제거되도록, 제2 에천트를 이용하여 제2 시간동안 상기 실리콘 기판을 에칭할 수 있다. 상기 제2 에천트는 상기 제1 에천트와 동일하거나 붕소에 대해 보다 덜 억제되는 다른 에천트일 수 있다.
이와 관련된 방법에서는, 상기 제2 에천트가 건식에칭(RIE)과 같이, 붕소 비선택성(non-boron selective) 에천트인 것을 고려할 수 있다. 본 실시형태에서는, 붕소선택성을 갖는 제1 에천트를 사용하여 실리콘 기판과 적어도 일부의 붕소테일을 에치스톱레벨까지 제거할 수 있다. 이어, 상기 붕소 비선택성 에천트를 사용하여 잔류한 붕소테일 또는 그 일부를 제거한다. 또한, 상기 비선택성 에칭단계는 고농도로 붕소-도프된 층의 서로 대향하는 표면으로부터 일부의 물질을 제거할 수 있다.
다른 방법은 그 위에 고농도로 붕소-도프된 층을 구비한 비교적 평탄한 웨이퍼를 제공하는 방법을 고려하고 있다. 본 실시형태에서는, 실리콘 웨이퍼의 상면에 제1 고농도로 붕소-도프된 에피택셜층을 성장시키고, 이어 제2 도프되지 않은(또는 저농도로 도프된)에피택셜층을 성장시킨다. 붕소-도프된 층의 인장응력 때문에, 상기 웨이퍼는 확연한 곡률(컵형상)을 나타낼 것이다. 후속 공정에 적합하도록 웨이퍼의 곡률을 감소시키기 위해, 다른 고농도로 도프된 에피택셜층을 상기 웨이퍼 상면에 성장시킨다. 많은 경우에는, 상기 웨이퍼 하면에 붕소-도프된 실리콘 에피택 셜층을 에피택셜 성장시키는 과정에서, 부수적으로 상기 웨이퍼 상면에 얇은 붕소-도프된 층이 성장된다. 이어, 건식에칭(붕소 비선택성 에칭)을 이용하여 상기 구조물의 상면에서 상기 고농도로 도프된 에피택셜층을 제거하고, 가능하면, 그 하부에 상기 도프되지 않은(또는 저농도로 도프된) 에피택셜층의 일부를 함께 제거한다. 다음으로, 붕소 선택성 에칭을 사용하여 그 구조물 상면에서 도프되지 않은 (또는 저농도로 도프된) 에피택셜층의 잔부를 제거한다.
본 방법에서는 고농도로 도프된 층이 웨이퍼 상하 양면 상에 남아 있으므로, 비교적 평탄한 웨이퍼를 제조할 수 있다. 또한, 고농도로 붕소-도프된 상부층의 상면은 거의 오염됨 없이 매우 적은 결함만을 가지며, 이로써, 빔, 슬라브 및 핑거와 같이, 마이크로머신 구조물을 형성하기 위한 이상적인 층을 제공할 수 있다.
MEMS 마이크로구조체와 같은 구조물을 형성하는데 사용하는 층의 형성방법은 단결정 실리콘 기판 상에 붕소-도프된 에피택셜층의 성장공정을 포함한다. 붕소는 얇은 붕소-도프된 에피택셜층이 잔류하도록 실리콘 기판을 용이하게 제거하여 최종적인 마이크로구조물을 얻기 위한 후속공정에서 에치스톱(etch stop)으로서 사용된다. 일반적으로 상기 붕소-도프된 에피택셜층은 "대기측 표면"과 "실리콘기판측 표면"을 갖는다. 붕소의 농도는 상기 층의 중앙에서 대기측 표면까지 비교적 일정하게 유지될 수 있다. 그러나, 상기 실리콘기판측 표면에서는, 상기 붕소-도프된 실리콘 에피택셜층의 외부로, 그리고 상기 실리콘기판층 내부로 일부 붕소가 확산되 므로, 붕소농도가 낮아진다. 이러한 붕소 농도의 감소는 "붕소테일(boron tail)"이라 알려져 있다.
도1은 붕소-도프된 실리콘 에피택셜층의 깊이에 따른 붕소원자농도의 그래프(20)이다. 상기 그래프는 상기 실리콘 기판측을 향해 붕소원자농도가 감소되는 붕소테일을 나타내고 있다. X축은 28로 표시된 대기측 표면으로부터 30으로 표시된 실리콘기판측 표면까지의 상기 에피택셜층의 깊이를 나타낸다. 상기 플롯은 22로 표시된 일정한 붕소농도영역과, 24로 표시된 감소영역(shoulder region)과, 26으로 표시된 에치스톱레벨과, 그 에치스톱레벨의 더 아래에, 27로 표시된 드롭영역(drop region)을 포함한다. 일 예에서는, 상기 일정 붕소농도영역에 입방센티미터 당 약 1.5 ×1020 붕소원자의 일정한 붕소농도를 제공한다.
EDP와 같은 붕소선택성 에칭을 이용할 때에, 드롭영역(27)뿐만 아니라 상기 실리콘 기판 표면도 에칭되어 제거되지만, 에치스톱레벨(26)부근에서 에칭을 정지되어 에피택셜층의 잔부는 실질적으로 손상되지 않고, 붕소-도프된 실리콘층을 형성할 것이다. 에칭은 상기 에칭레벨에서 완전히 중단되지는 않지만, 상당히 속도가 감소할 것이다. 소정의 에천트를 이용하여, 에치스톱레벨은 입방센티미터당 약 7 내지 9 ×1019 붕소원자로 형성된다. 이러한 레벨과 그 위에서는, 상기 에칭속도가 EDP와 같은 소정의 에천트의 경우에 1차 또는 2차수로 감소된다.
붕소-도프된 구조물의 곡률을 감소시키는 제1 방법은 제1 에피택셜층보다 훨씬 낮은 붕소농도를 갖는 제2 에피택셜 붕소-도프된 실리콘층으로 상기 제1 에피택 셜층의 대기측 표면을 봉합하는 것이다. 상기 제1 붕소-도프된 에피택셜층을 원하는 두께로 성장시킨 후에, 그 성정공정은 저농도의 붕소를 갖거나 붕소가 없는 실리콘층의 성장으로 진행될 수 있다. 상기 붕소의 농도는 바람직하게는 사용될 에천트의 에치스톱레벨보다 적어도 1차수 정도로 낮다.
상기 제2 에피택셜층의 원하는 두께를 이룬 후에, 성장공정을 중단할 수 있다. 일 실시형태에서는, 상기 웨이퍼를 제1 에피택셜층의 성장시간과 거의 동일한 시간동안에 걸쳐 동일한 온도로 유지한다. 이로써, 제2 붕소테일은 제2 에피택셜층 방향으로 형성될 수 있다. 상기 제1 에피택셜층의 양면에 위치한 낮은 붕소농도를 갖는 실리콘층이 제거되도록, 상기 웨이퍼를 에천트로 에칭할 수 있다. 일실시형태에서는, EDP를 에천트로 사용하며, 그 에칭은 약 9 ×1019㎝-3의 붕소농도에서 중단되어 실리콘기판측의 붕소테일과 유사한 붕소테일을 갖는 웨이퍼의 대기측을 잔류시킨다. 원하는 경우에는, 붕소도핑에 의해 야기되는 높은 응력의 결과로 인해 실리콘에 형성된 전위선(dislocaition line)과 관련된 표면거칠기를 해소하기 위해서, 결과물인 웨이퍼를 연마할 수도 있다.
도2a-2d는 양 표면부근에 붕소테일을 갖는 붕소-도프된 실리콘 에피택셜층을 형성하는 제1 방법을 개략적으로 나타낸다. 상기 방법은 고농도로 붕소-도프된 제1 실리콘 에피택셜층 상에 저농도로 붕소-도프된 제2 실리콘 에피택셜층의 형성단계를 포함한다.
우선 도2a를 참조하면, 후속공정에서 에칭공정으로 제거되는 기판으로서 실 리콘 웨이퍼(30)를 제공한다. 실리콘 웨이퍼(30)는 제1 표면(32)과 제2 표면(34)를 갖는다. 붕소도프된 실리콘을 이루어진 제1 에피택셜층(36)은 도2b에 도시된 바와 같이, 제1 표면(32)상의 실리콘웨이퍼(30) 상에 형성된다. 제1 에피택셜층(36)의 성장으로 제1 에피택셜층(36) 및 실리콘 웨이퍼(30) 사이의 계면(42)이 형성된다. 붕소는 그 계면(42)부근 제1 에피택셜층(36) 외부로, 즉 제1 에피택셜층(36)에서 실리콘 웨이퍼(30)으로 확산되는 경향이 있다. 제1 에피택셜층(36)은 실리콘측 표면(40)과 대기측 표면(38)사이에 존재된다.
도2c는 제1 붕소도프된 에피택셜층(36) 상에 제2 붕소-도프된 실리콘 에피택셜층(44)의 성장을 포함한 추가적인 공정단계를 나타낸다. 제2 에피택셜층(44)은 제1 에피택셜층(36)보다 낮은 낮은 농도의 붕소(또는 도프되지 않음)를 포함하며, 상기 2개의 에피택셜층 사이에 제2 계면(50)을 형성한다. 상기 제2 에피택셜층의 낮은 붕소농도로 인해, 붕소는 상기 제1 에피택셜층(36)에서 상기 제2 에피택셜층(44)로 확산되는 경향을 갖는다. 제1 에피택셜층(36)로부터 발생되는 붕소의 외부확산은 대기측 표면(38) 부군에서 제2 붕소테일을 발생시킨다. 바람직하게는, 상기 제2 붕소테일은 실리콘측 표면(40)부근에 형성된 붕소테일과 유사하며, 긍극적으로, 제1 에피택셜층(36)의 양 표면에서, 상기 에피택셜층의 벌크에 비례한 응력 기울기를 갖는 유사한 표면영역을 형성한다.
도2d는 붕소선택성 에천트, 예를 들어 EDP로 에칭한 후에 제1 에피택셜층(36)을 나타낸다. 실리콘측 표면(40)과 대기측 표면(38)에서 감소된 붕소농도의 표면영역을 갖는 제1 에피택셜층(36)을 잔류하도록, 실리콘 웨이퍼(30)와 제2 에피 택셜층(44) 모두를 제거한다.
도3a 내지 3d를 참조하면, 도2a 내지 2d와 참조하여 설명된 제1 방법이 보다 상세히 도시되어 있다. 도3a 내지 3d는 도2a 및 도2d에 각각 대응하며, 동일한 참조번호로 표시되어 있다. 도3b는 물결무늬의 교차헤칭에 의해 표시된, 실리콘 웨이퍼(30) 및 제1 에피택셜층(36) 사이 계면(42)의 형성과정을 도시한다. 상기 계면(42)은 제1 에피택셜층(36)의 붕소공핍영역(41)과 실리콘 기판(30)의 붕소과다영역(43)을 포함한다. 화살표(48)는 제1 에피택셜층(36)내의 에치스톱위치에 일치하게 될 물리적 위치를 나타낸다.
도3c는 제2 에피택셜층(44)과 제1 에피택셜층(36) 사이의 제2 계면영역(50)의 형성과정을 도시한다. 상기 제2 계면영역(50)은 상기 제1 에피택셜층(36)에서 상기 제2 저농도 붕소-도프된 에피택셜층(44)로의 외부확산에 의해 형성된, 붕소공핍영역(54)과 붕소과다영역(52)을 포함한다. 화살표(56)는 상기 계면(50)부근의 제1 에피택셜층(36)내의 에치스톱위치에 일치하게 될 물리적 위치를 나타낸다.
도3d는 에칭한 후에 그 결과 실리콘 웨이퍼(30)과 제2 에피택셜층(44)이 제거된, 제1 붕소-도프된 에피택셜층(36)을 나타낸다. 또한, 상기 에칭으로 인해, 화살표(48,56)으로 표시된 에치스톱까지 제1 에피택셜층도 부분적으로 제거된다. 도3d에 나타난 바와 같이, 제1 에피택셜층(36)은 양 표면 부근(41,54)에 붕소테일을 갖는다. 바람직하게는, 상기 붕소테일영역들에서는 붕소농도 프로파일과 각 표면에 인가된 인장응력분포이 유사하여, 반대되는 인장응력의 효과가 상쇄되는 작용을 한다.
도4는 도3c의 3개의 층에 대한 횡단면도이다. 여기서, 붕소-도프된 에피택셜층의 양 표면부근의 붕소테일을 도시한다. 상기 단면도에는 붕소농도의 플롯을 겹쳐 표시하였다. 상기 구성층은 제1 에피택셜층(36)에 인접한, 실리콘 웨이퍼(30)과 제2 에피택셜층(44)를 포함한다. 제1 붕소테일(41)은 실리콘층(30)의 부근에서 볼 수 있으며, 제2 붕소테일(54)은 제2 에피택셜층(44)부근에서 볼 수 있다. 이와 같이, 상기 붕소선택성 에천트는 각 표면 상의 에치스톱의 위치까지 제1 에피택셜층(36)내부를 향해 에칭한다. 도5는, 에칭한 후에 양 표면에 붕소테일(41,54)를 나타내는 도3d의 붕소-도프된 에피택셜층(36)의 횡단면도를 도시한다.
본 발명에 따른 다른 방법은 붕소테일을 감소시키거나 제거하기 위해 연장된 시간동안 붕소테일을 에칭하는 단계를 포함한다. 약 7 내지 9 ×1019㎝-3의 붕소농도에서, EDP(EPW), 포타지움 하이드록사이드(KOH) 및 테트라메틸 암모니움 하이드록사이드(TMAH)와 같은 여러 에천트에 의한 붕소-도프된 실리콘층의 에칭속도는 다양한 크기로 감소된다. 예를 들어, EDP는 2차수로 감소하며, TMAH의 에칭속도는 약 5배 정도로 감소한다. 다른 에천트에 의한 붕소테일의 에칭시간의 예는 아래 표1에 나타내었다.
EDP @90℃ KOH 24% @ 60℃ TMAH 25% @ 70℃
도프되지 않은 실리콘 0.5㎛/min 0.5㎛/min 0.15㎛/min
붕소-도프된 실리콘 7 ×1019㎝-3 0.015㎛/min 0.05㎛/min N/A
붕소-도프된 실리콘 10 ×20 ㎝-3 0.002㎛/min 0.03㎛/min 0.027㎛/min
붕소테일의 제거시간 70 내지 500분 33분 37분
EDP, KOH 또는 TMAH에 의한 에칭을 연장함으로써, 붕소테일은 감소되어 상기 붕소-도프된 구조물의 곡률을 감소시킬 수 있다. 본 방법에서는, 상기 에피택셜층은 EDP 또는 높은 붕소선택성을 갖는 다른 에칭액으로, 에치스톱까지 에칭될 수 있다. 상기 샘플은 약 30분 내지 수시간의 긴 시간동안 동일한 에칭액으로 유지될 수 있다. 상기 에칭은 곡률이 허용가능한 한계 범위로 될 때까지 계속될 수 있다. 이와 달리, 상기 샘플을 TMAH와 같은 붕소도핑에 대해 보다 낮은 선택성을 갖는 제2 에칭액으로, 약 30분과 같이 제2 시간동안에 에칭시킬 수 있다. 이러한 제2 에칭단계는 붕소테일을 포함한 상기 실리콘층을 제거할 수 있다. 상기 웨이퍼의 곡률은 적절히 조절된 소정의 시간간격 및 공정으로 측정될 수 있다는 것을 고려할 수 있다.
도6a 내지 6d는, 감소되거나 제거된 붕소테일을 갖는, 붕소-도프된 실리콘 에피택셜층을 형성하기 위한 제2 방법을 나타낸다. 상기 방법은 붕소테일을 갖는 붕소-도프된 실리콘 에피택셜층에 대한 증가된 에칭단계를 포함한다. 상기 제2 방법의 예는 도2a 내지 2d와 유사한 도면을 필요하지 않아 생략하지만, 이를 추론할 수 있을 것이다. 도6a 내지 6d는 각 층의 일부만을 도시한, 도3a 내지 3d의 방식과 유사하다. 도6a는 실리콘기판층(30)을 나타내며, 도6b는 에피택셜층(70)을 성장시킨 후에 그 사이에 계면(42)가 정의되는 실리콘 기판을 나타낸다. 붕소공핍 테일영역은 계면(42)에 인접하며, 내부 테일영역(78)과 외부테일영역(80)을 포함하고 내부 테일영역(78)은 에피택셜층의 벌크보다 작은 붕소농도를 갖지만, 외부테일영역(80)보다는 크다. 상기 붕소는 앞서 설명된 바와 같이, 실리콘기판층(30)의 붕소과다영역(43)으로 확산되었다. 에피택셜층(70)의 최종크기는 화살표로 표시된다. 상기 제1 에칭의 한계점은 74로 표시되며, 제2 에칭의 한계점은 72로 표시되고, 상기 에피택셜층의 대기측 표면의 최종크기는 76으로 표시된다.
도6c는 붕소선택성 에칭을 이용한 제1 에칭단계의 결과를 도시한다. 일실시형태에서는, 상기 제1 에칭단계를 통상 조건 하에서 실행한다. 상기 제1 에칭단계를 통해 실리콘 기판과 제1 에치스톱지점까지의 에피택셜층은 에칭되어 제거된다. 상기 에치스톱지점에서는, 붕소농도가, 에칭속도가 확연하게 감소되는, 종종 외부표면에서의 속도보다 1 또는 2차수 정도로 감소되는 레벨로 증가된다. 이와 같이, 제1 에칭단계는 72로 표시된 지점까지 에피택셜층(70)의 일부를, 즉 붕소테일의 일부를 에칭한다.
상기 제1 에칭단계 후에, 제2 에칭단계를 실행한다. 일 실시형태에서는, 상기 제2 에칭단계는 제1 에칭단계의 연속이며, 통상의 시간보다 장시간동안 실행된다. 일 실시형태에서는, 약 500㎛두께일 수 있는 실리콘 웨이퍼(30)가 제거되도록, 제1 에칭단계는 약 115℃의 온도에서 EDP와 같은 용액으로 약 500분동안 실행된다. 이어, 제2 에칭단계는 약 115℃의 온도에서 EDP와 같은 용액으로 약 90분동안 실행된다. 붕소테일의 높은 붕소농도영역의 에칭을 실행하기 위해서는, 높은 붕소농도에서 감소된 에칭속도로 인해, 상기 제2 시간을 더 연장할 수 있다.
다른 실시형태에서는, 제2 에칭단계를 KOH,TMOH와 같이, 상기 제1 에천트와 다른 에천트로 실행한다. 상기 제2 에칭단계는 붕소테일이 보다 더 에칭될 때까지 계속되어, 에피택셜층의 곡률정도를 감소시킬 수 있다. 도6d는 제2 에칭단계 후에, 실리콘측 표면에 상당히 감소된 붕소테일을 갖는 에피택셜층(70)을 나타낸다.
도7은 붕소-도프된 에피택셜층의 실리콘기판측 표면부근의 붕소테일뿐만 아니라, 에피택셜에치스톱 레벨(81) 및 확장된 에치스톱 레벨(83)을 나타내는, 도6b의 2개층의 횡단면도이다. 붕소농도의 플롯(82)은 74로 표시된 제1 에칭범위 및 72로 표시된 제2 에칭범위, 즉 연장된 에칭의 범위와 함께 에피택셜층 상에 겹쳐 표시되어 있다. 도7에 도시된 바와 같이, 제1 에칭단계에서는 에피택셜층(70)의 최외부층을 에칭하며, 제2 에칭단계에서는 상기 에피택셜층의 최외부층을 추가적으로 에칭한다. 일 실시형태에서, 상기 제2 에칭단계는 붕소테일을 완전하게 제거하지 않지만, 그 두께를 확연하게 감소시켜 붕소테일에 의해 형성되는 경사 응력(gradient stress)을 감소시킬 수 있다. 특정 실시형태에서는, 특히, 보다 낮은 붕소선택성 에천트를 이용하는 실시형태에서는, 에피택셜층의 대기측 표면의 일부가 다소 제거된다.
도8a 내지 8d는, 상면과 하면부근 모두에 붕소테일을 갖는 붕소-도프된 실리콘 에피택셜층을 형성하는 또 다른 방법을 나타낸다. 상기 방법은 붕소-도프된 실리콘 에피택셜층 상에, 도3a 및 도3d에 도시된 실리콘 에피택셜층이 아닌 산화물층의 성장단계를 포함한다. 본 방법은 제2 층으로의 확산에 의해 에피택셜층으로부터 일부 붕소를 끌어내기 위해, 붕소-도프된 실리콘층 상에 제2 층을 형성하는 단계를 포함한다는 점에서, 도3a 내지 3d를 참조로 설명된 방법과 유사하다. 상기 붕소의 외부확산을 통해, 상기 에피택셜층의 제2 표면에 제2 붕소테일을 형성하여 그 에피택셜층에서 실리콘층으로의 붕소확산으로 야기된 상기 제1 붕소테일의 효과를 상쇄시킬 수 있다.
상기 산화물층을 형성할 때에, 상기 붕소는 그 산화물층으로 편석(segregate)시키는 경향이 있다. 붕소가 산화물층으로 편석되는 동안에, 붕소는 실리콘층으로 계속 확산될 것이다. 이와 같이, 종종 붕소의 편석계수(segregation coefficient)가 상기 실리콘 기판층에 붕소의 확산속도보다 높게 된다는 잇점이 있다. 비교적 균형을 이룬 붕소테일 일부를 얻기 위한 시도는, 산화물형성공정에서의 물질, 두께, 시간 및 온도의 선택으로부터 유익해질 수 있다. 일 실시형태에서, 습식 산화물(wet oxide)로 이루어진 약 0.5 미크론두께의 실리콘 산화물층은 약 1000℃에서 성장된다.
*도8b는 실리콘 웨이퍼(130)과 제1 에피택셜층(136) 사이 계면의 형성단계를 도시한다. 상기 계면은 물결무늬의 교차헤칭으로 표시되며, 제1 에피택셜층(136)의 붕소공핍영역(141)과 실리콘 기판(130)의 붕소과다층(143)을 포함한다. 화살표(148)는 제1 에피택셜층(136)내의 에치스톱 위치에 일치하게 될 물리적 위치를 나타낸다.
도8c는 제2 산화물층(144)과 제1 에피택셜층(136) 사이의 제2 계면영역(150)의 형성단계를 도시한다. 상기 제2 계면영역(150)은 상기 제1 에피택셜층(136)에서 상기 제2 산화물층(144)으로의 편석(segregation)에 의해 형성된, 붕소공핍영역(154)과 붕소과다영역(152)을 포함한다. 화살표(156)는 상기 계면(150)부근의 제1 에피택셜층(136)내의 에치스톱 위치에 일치하게 될 물리적 위치를 나타낸다.
도8d는 제1 붕소-도프된 에피택셜층(136)을 제거하는 에칭공정 후에, 제1 붕소-도프된 에피택셜층(136)을 나타낸다. 또한, 상기 에칭으로 인해, 화살표(148,156)으로 표시된 에치스톱까지 제1 에피택셜층도 부분적으로 제거된다. 도8d에 나타난 바와 같이, 제1 에피택셜층(136)은 양 표면 부근(141,154)에 붕소테일을 갖는다. 바람직하게는, 상기 붕소테일영역들에서는 붕소농도 프로파일과 각 표면에 인가된 인장응력분포가 유사하여, 반대되는 인장응력 효과가 상쇄되는 경향을 갖는다. 특정형태에서는, 최종적인 붕소-도프된 에피택셜층의 붕소농도가 도5에 도시된 붕소농도와 유사하다.
도9a 내지 9d를 참조하면, 붕소-도프된 실리콘 에피택셜층의 비평면적인 곡률을 감소시키기 위한 또 다른 방법이 도시되어 있다. 상기 방법은 상기 붕소-도프된 실리콘 에피택셜층의 양표면을 건식에칭하는 단계를 포함한다. 도6a 내지 6c에 도시된 방법은 도9a 내지 9c에 도시된 방법과 다소 유사할 수 있다. 일 실시형태에서는, 우선 상기 웨이퍼를 EDP로 에치스톱레벨까지 에칭한 후에, 린스(rinse)하고 건조시킨다. 다음으로, 상기 웨이퍼를 건식에칭(예; 반응성 이온에칭(RIE)으로 전체 구조물로부터 실리콘의 약 1미크론까지 제거한다.
도9a는 실리콘 기판층(130)을 나타내며, 도9b는 에피택셜층(170)을 성장시킨 후에 그 사이에 계면(142)가 정의되는 실리콘 기판층을 나타낸다. 붕소공핍 테일영역은 계면(142)에 인접하며, 내부 테일영역(178)과 외부테일영역(180)을 포함하고, 여기서, 내부 테일영역(178)은 에피택셜층의 벌크보다 작은 붕소농도를 갖지만, 외부테일영역(180)보다는 크다. 상기 붕소는 앞서 설명된 바와 같이, 실리콘 기판층(130)의 붕소과다영역(143)으로 확산되었다. 에피택셜층(170)의 최종적인 크기는 화살표로 표시된다. 상기 제1 에칭의 한계점은 174로 표시되며, 제2 에칭의 한계점은 172로 표시되고, 상기 에피택셜층의 대기측 표면의 최종크기는 176으로 표시된다.
도9c는 붕소선택성 에천트를 이용한 제1 에칭단계의 결과를 도시한다. 일실시형태에서는, 상기 제1 에칭단계를 통상 조건 하에서 실행한다. 상기 제1 에칭단계를 통해 실리콘 기판과 제1 에치스톱지점까지의 에피택셜층은 에칭되어 제거된다. 상기 에치스톱지점에서는, 붕소농도가, 에칭속도가 확연하게 감소되는, 종종 외부표면에서의 속도보다 1 또는 2차수 정도로 감소되는 레벨로 증가된다. 이와 같이, 제1 에칭단계는 에피택셜층의 일부를 172로 표시된 지점까지 에피택셜층(170)을, 즉 붕소테일의 일부를 에칭시킨다. 도9c를 관찰하여 알 수 있는 바와 같이, 176으로 표시된 최종적인 크기는 에피택셜층(170)의 대기측 표면 아래에 위치한다.
도9d는 붕소테일영역(172)를 추가적으로 또는 전부 제거하는 건식에칭의 결과를 나타낸다. 상기 건칙에칭은 반응성 이온에칭과 같이, 비붕소 선택성(non-boron selective)이다. 이와 같이, 상기 건식에칭단계는 에피택셜층의 상하면 모두에서 물질을 제거하는데 사용될 수 있다. 도9d에 지시된 바와 같이, 붕소테일(172)는 많은 양 제거되거나, 완전히 제거된다.
도10을 참조하면, 마이크로구조 장치(200)를 도시한다. 마이크로구조물(200)은 MEMS장치와 같이 상면(206)과 하면(208)을 갖는 캔티레버식 빔(cantilevered beam: 204)과 바디(202)이 결합된 마이크로구조 장치를 나타낸다. 일 실시형태에서는, 마이크로구조물(200)은 가속계의 일부를 형성한다. 캔티레버식 빔(204)은 분리되도록 형성되고, 이어 이음새(seam) 또는 계면(210)을 따라 바디(202)에 고정된다. 이와 달리, 빔(204)은 바디(202)과 일체로 형성될 수도 있다.
빔(204)는 평평하여 매우 작은 비평면적인 곡률을 갖는 것이 바람직하다. 가속계 등의 다른 마이크로장치는 매우 평평한 표면을 갖는 평탄한 구조물인 것이 유익하며(또는), 그 장치의 다른 부분에 대해 중심이 되는 단부를 요구한다. 본 발명은 매우 작은 비평면적인 곡률을 갖는 구성요소를 제공하는데 이용될 수 있으며, 이로써 마이크로 장치의 성능을 향상시킬 수 있다.
도11a 내지 11b는 고농도로 붕소-도프된 상부층에 낮은 결함밀도를 갖는 실질적으로 평탄한 웨이퍼를 형성하는 방법을 개략적으로 나타낸다. 우선, 도11a을 참조하면, 실리콘 웨이퍼(250)을 기판으로서 제공한다. 실리콘 웨이퍼(250)은 제1면(252)과 제2면(254)을 갖는다. 도11b에 도시된 바와 같이, 상기 실리콘 웨이퍼(250)의 제1 면(252) 상에 붕소-도프된 실리콘으로 이루어진 제1 에피택셜층을 성장시키고, 이어 제2 도프되지 않은(또는 매우 낮은 농도로 도프된) 에피택셜층(258)을 성장시킨다. 붕소-도프된 에피택셜층(256)에 의해 발생되는 증가된 인장응력 때문에, 상기 실리콘 웨이퍼(250)은 비평면적인 컵형상으로 되기 시작할 것이다.
상기 웨이퍼(250)의 비평면적인 곡률을 감소시키기 위해, 상기 웨이퍼의 하면에 추가적인 고농도로 도프된 에피택셜층을 성장시킨다. 어떤 경우에는, 도11c의 260 및 262에 도시된 바와 같이, 상기 하면에 붕소-도프된 에피택셜 실리콘층을 성장하는 과정으로 인해, 추가적으로 실리콘 웨이퍼 상면에 얇은 붕소-도프된 실리콘층이 기생 증착(parasitic deposition)된다. 이어, 도11d와 같이, 건식에칭(붕소 비선택적 에칭)을 사용하여 상기 구조물의 상부에서 고농도로 도프된 에피택셜층(260)을 제거하고, 가능하다면 도프되지 않은(저농도로 도프된) 에피택셜층(258)도 부분적으로 제거한다. 이어, 도11e와 같이 최종적으로 붕소선택성 에칭(EDP)을 사용하여 도11d에 도시된, 도프되지 않은(저농도로 도프된) 에피택셜층(258)을 제거한다. 최종적인 구조물은 웨이퍼의 상면과 하면 상의 고농도로 붕소-도프된 층(256,262)을 포함하며, 상기 웨이퍼(250)의 비평면적인 곡률은 감소될 것이다. 또한, 고농도로 붕소-도프된 상부층(256)의 상면이 거의 오염됨없이 매우 적은 결함을 가질 수 있다는 것을 알 수 있다. 이로써, 빔, 슬라브 및 핑거와 같은, 원하는 마이크로기계적 구조물을 형성하기 위한 이상적인 층을 제공할 수 있다.
상술된 모든 실시형태에서, 고농도로 도프된 제1 에피택셜층을 직접 실리콘 웨이퍼의 상면을 도핑함으로써 대체할 수 있다는 것을 고려할 수 있다. 즉, 확산, 이온주입 등의 고농도로 붕소-도프된 층의 적절한 형성방법으로 붕소를 직접 실리콘 웨이퍼의 상면에 제공할 수 있다.
본 발명의 많은 잇점은 전술된 상세한 설명에서 설명하였다. 그러나, 많은 관점에서, 본 개시내용은 예시에 불과하며, 본 발명의 범위를 벗어나지 않으면서 상세한 부분에서, 특히 각 요소의 형상, 크기 및 배열형태에서 변경될 수 있다는 것을 이해할 것이다. 물론, 본 발명의 관점은 첨부된 청구 범위에 표현된 용어에 의해 정의된다.
도1은 실리콘기판측을 향하여 감소되는 붕소원자농도를 갖는 붕소테일을 나타내는, 붕소-도프된 실리콘층의 깊이 대 붕소원자농도의 그래프이다.
도2a 내지 2d는, 제1 붕소-도프된 실리콘 에피택셜층 위에 제2 붕소-도프된 하부 실리콘 에피택셜층의 성장단계를 포함하는, 상면 및 하면부근에 붕소테일을 갖는 비교적 평탄한 붕소-도프된 실리콘 에피택셜층의 형성방법을 개략적으로 나타낸다.
도3a 내지 3d는 도2a-2d의 방법을 보다 상세하게 나타낸다.
도4는 붕소-도프된 에피택셜층의 상하면 부근에 붕소테일(boron-tail)을 도시한 도3c의 3개층을 나타내는 횡단면도이다.
도5는 붕소-도프된 에피택셜층의 상하면 부근에 붕소테일을 도시한 도3d의 붕소-도프된 에피택셜층을 나타내는 횡단면도이다.
도6a 내지 6d는 붕소테일영역에 있는 붕소-도프된 실리콘 에피택셜층에 대한 확대된 에칭단계를 포함하는, 감소되거나 제거된 붕소테일을 갖는 비교적 평탄한 붕소-도프된 실리콘 에피택셜층의 형성방법을 개략적으로 나타낸다.
도7은 붕소-도프된 에피택셜층의 실리콘기판측 표면부근의 붕소테일과 초기에치스톱레벨 및 확장된 에치스톱레벨을 나타내는, 도6b에 도시된 2개층의 단면도이다.
도8a 내지 8d는 붕소-도프된 실리콘 에피택셜층 위에 산화물층의 성장단계를 포함하는, 상면과 하면부근에 붕소테일을 갖는 붕소-도프된 실리콘 에피택셜층의 형성방법을 개략적으로 나타낸다.
도9a 내지 9d는 붕소테일을 갖는 표면을 포함한 붕소-도프된 실리콘 에피택셜층의 양면에 대한 건식에칭단계를 포함하는, 감소되거나 제거된 붕소테일을 갖는 붕소-도프된 실리콘 에피택셜층의 형성방법을 개략적으로 나타낸다.
도10은 붕소-도프된 실리콘 에피택셜층으로 형성된, 굴곡이 없는 평탄한 캔티레버를 구비한 마이크로구조물을 나타내는 개략 횡단면도이다.
도11a 내지 11e는 고농도로 붕소-도프된 상부층의 상면에 적은 결함밀도를 갖는, 실질적으로 평탄한 웨이퍼의 형성방법을 개략적으로 나타낸다.

Claims (5)

  1. 실리콘 기판(30)을 제공하는 단계;
    상기 실리콘 기판(30)상에, 제1 붕소농도를 갖는 붕소-도프된 실리콘 에피택셜층(36)을 제1 시간동안 성장하는 단계;
    상기 붕소-도프된 에피택셜층(36)의 붕소를 상기 실리콘 기판(30)으로 확산시키고, 이로써 상기 실리콘 기판(30)에 인접한 붕소테일을 형성하는 단계;
    상기 실리콘 기판(30)과 상기 붕소-도프된 실리콘 에피택셜층(36)의 붕소테일의 적어도 일부가 제1 에칭속도로 제거되도록, 상기 실리콘 기판(30)을 제1 에천트를 이용하여 제1 시간동안 에칭하는 단계; 및,
    상기 붕소-도프된 실리콘 에피택셜층(36)이 제2 에칭속도로 추가적으로 제거되도록, 상기 붕소-도프된 실리콘 에피택셜층(36)을 제2 에천트로 제2 시간동안 에칭하는 단계를 포함하는 붕소-도프된 실리콘층 제조방법.
  2. 제1항에 있어서,
    상기 제2 에천트는 상기 제1 에천트와 다른 것을 특징으로 하는 붕소-도프된 실리콘층 제조방법.
  3. 제1항에 있어서,
    상기 제1 에천트는 상기 제2 에천트와 동일하며, 상기 제2 에칭속도는 상기 제1 에칭속도보다 작은 것을 특징으로 하는 붕소-도프된 실리콘층 제조방법.
  4. 제2항에 있어서,
    상기 제2 에천트는 상기 제1 에천트보다 붕소선택성이 작은 것을 특징으로 하는 붕소-도프된 실리콘층 제조방법.
  5. 실리콘 기판(30)을 제공하는 단계;
    상기 실리콘 기판(30)상에, 제1 붕소농도를 갖는 제1 붕소-도프된 실리콘 에피택셜층(36)을 제1 시간동안 성장하는 단계;
    상기 제1 붕소농도보다 작은 붕소농도를 갖는 상기 제1 붕소-도프된 실리콘 에피택셜층(36)에 붕소테일이 형성되도록, 상기 제1 붕소-도프된 에피택셜층(36)의 붕소를 상기 실리콘 기판(30)으로 확산시키는 단계;
    상기 실리콘 기판(30)과 상기 붕소테일의 적어도 일부가 제1 에칭속도로 제거되도록, EDP, KOH, 하이드라진 또는 TMAH를 이용하여 상기 실리콘 기판(30)을 에칭하는 단계; 및,
    상기 붕소 테일이 추가적으로 제거되도록, 상기 붕소-도프된 실리콘층(36)을 건식 에칭하는 단계를 포함하는 붕소-도프된 실리콘층 제조방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7008193B2 (en) * 2002-05-13 2006-03-07 The Regents Of The University Of Michigan Micropump assembly for a microgas chromatograph and the like
US6770504B2 (en) * 2003-01-06 2004-08-03 Honeywell International Inc. Methods and structure for improving wafer bow control
US7012322B2 (en) * 2003-12-22 2006-03-14 Honeywell International Inc. Method for reducing harmonic distortion in comb drive devices
US7036373B2 (en) 2004-06-29 2006-05-02 Honeywell International, Inc. MEMS gyroscope with horizontally oriented drive electrodes
US7867779B2 (en) 2005-02-03 2011-01-11 Air Products And Chemicals, Inc. System and method comprising same for measurement and/or analysis of particles in gas stream
US7258010B2 (en) * 2005-03-09 2007-08-21 Honeywell International Inc. MEMS device with thinned comb fingers
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US7563720B2 (en) * 2007-07-23 2009-07-21 Honeywell International Inc. Boron doped shell for MEMS device
US8163584B2 (en) * 2008-04-11 2012-04-24 International Business Machines Corporation Method of minimizing beam bending of MEMS device by reducing the interfacial bonding strength between sacrificial layer and MEMS structure
US8187902B2 (en) * 2008-07-09 2012-05-29 The Charles Stark Draper Laboratory, Inc. High performance sensors and methods for forming the same
US9837259B2 (en) 2014-08-29 2017-12-05 Sunpower Corporation Sequential etching treatment for solar cell fabrication
US9601624B2 (en) 2014-12-30 2017-03-21 Globalfoundries Inc SOI based FINFET with strained source-drain regions

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3922705A (en) * 1973-06-04 1975-11-25 Gen Electric Dielectrically isolated integral silicon diaphram or other semiconductor product
JPS5349953A (en) 1976-10-18 1978-05-06 Hitachi Ltd Soft x-ray transcription mask
DE2838928A1 (de) * 1978-09-07 1980-03-20 Ibm Deutschland Verfahren zum dotieren von siliciumkoerpern mit bor
US4372803A (en) 1980-09-26 1983-02-08 The United States Of America As Represented By The Secretary Of The Navy Method for etch thinning silicon devices
US4604636A (en) * 1983-05-11 1986-08-05 Chronar Corp. Microcrystalline semiconductor method and devices
US4543457A (en) * 1984-01-25 1985-09-24 Transensory Devices, Inc. Microminiature force-sensitive switch
JP3181357B2 (ja) * 1991-08-19 2001-07-03 株式会社東芝 半導体薄膜の形成方法および半導体装置の製造方法
JPH05299348A (ja) 1992-02-20 1993-11-12 Nec Corp 多結晶シリコン薄膜の形成方法
US5344524A (en) 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
EP0717435A1 (en) * 1994-12-01 1996-06-19 AT&T Corp. Process for controlling dopant diffusion in a semiconductor layer and semiconductor layer formed thereby
US6017773A (en) * 1997-04-04 2000-01-25 University Of Rochester Stabilizing process for porous silicon and resulting light emitting device
US6177323B1 (en) * 1998-03-02 2001-01-23 Texas Instruments - Acer Incorporated Method to form MOSFET with an elevated source/drain for PMOSFET
JP2000206675A (ja) * 1999-01-12 2000-07-28 Nikon Corp 転写マスク用ブランクスおよび転写マスク

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