KR20070116666A

KR20070116666A - 양방향 데이터 전송을 위한 통신 회로, 이를 포함하는 자동 테스트 장치 및 양방향 데이터 전송 방법

Info

Publication number: KR20070116666A
Application number: KR1020077024938A
Authority: KR
Inventors: 베른하르드 로스
Original assignee: 베리지 (싱가포르) 피티이. 엘티디.
Priority date: 2005-04-29
Filing date: 2006-03-02
Publication date: 2007-12-10
Also published as: US20090316764A1; JP4848004B2; KR100937286B1; EP1875650A1; US8068537B2; JP2008539624A; EP1901472A2; WO2006117255A1

Abstract

본 발명은 신호 라인(TL)을 걸쳐서 양방향 데이터 전송을 수행하는 통신 회로(M11,M12)로되, 제 1 디지털 데이터 스트림(DD1)을 수신하여 원격 디바이스로 전송될 해당 제 1 신호(S1)를 상기 신호 라인(TL)의 상기 통신 회로에 근사하여 있는 단부-상기 신호 라인(TL)의 상기 통신 회로로부터 떨어져 있는 단부는 상기 원격 디바이스에 접속됨-로 전송하고, 상기 원격 디바이스로로부터의 제 2 신호(S2)를 상기 신호 라인(TL)의 상기 근사하여 있는 단부에서 수신하여 상기 제 2 신호로부터 제 2 디지털 데이터 스트림(RC1)을 유도하는 통신 회로(M11,M12)에 관한 것으로서, 이 통신 회로는 상기 제 1 디지털 데이터 스트림(DD1) 또는 상기 제 1 디지털 데이터 스트림(DD1)로부터 유도된 신호에 응답하여, 복제 신호(S1b)를 제공하는 복제 신호 생성기(RG)와, 상기 복제 신호(S1b) 및 상기 신호 라인(TL)의 상기 근사하여 있는 단부로부터 유도된 비교 신호(S2b)에 응답하여, 상기 제 2 신호(S2)로부터 상기 제 2 디지털 데이터 스트림(RC1)을 추출하는 추출 회로(EC)를 포함한다. 또한, 본 발명은 각각이 양방향 데이터 전송을 수행할 수 있는 다수의 통신 회로를 포함하는 다동 테스트 장치에 관한 것이다.

Description

양방향 데이터 전송을 위한 통신 회로{COMMUNICATION CIRCUIT FOR A BI-DIRECTIONAL DATA TRANSMISSION}

본 발명은 양방향 데이터 전송 분야에 관한 것이다.

통신 시스템에서, 동일한 물리적 통신 링크를 통해서 양방향으로 데이터를 전송할 필요가 있다. 이러한 양방향 통신 링크를 갖는 통신 시스템에서, 양방향 통신 링크의 각 단부에 제공된 통신 단자 각각은 각기 데이터를 송신 및 수신하기 위해 서로 연관된 송신기 및 수신기를 갖는다.

동일한 물리적 라인을 통해서 양방향으로 데이터를 전달하기 위해서는 양방향의 데이터 흐름을 분리할 필요가 있다. 따라서, 상기 연관된 송신기에 의해서 송신된 신호와 상기 연관된 송신기가 아닌 다른 송신기로부터 수신된 신호를 수신기가 믹싱하는 것을 방지할 필요가 있다.

이러한 신호 믹싱을 피하기 위해서, 종래 기술에서는, 어떠한 데이터도 동시에 수신되지 않을 경우에만 송신기가 데이터를 송신하도록 허용된다. 그러나, 신호 라인의 길이에 의존하는 전송 시간으로 인해서, 또한 라운드트립 시간(roundtrip time)으로 지칭되는 대응하는 대기 시간이 추가적으로 고려되어야만 한다.

또한, 고속 집적 회로 또는 일반적으로 DUT(device under test)로 지칭되는 고 데이터 레이트를 갖는 집적 회로는, 고속 테스트 시에는 ATE와 DUT 간의 데이터 방향이 수시로 변화되기 때문에 이러한 회로를 테스트하는 자동 테스트 장치(ATE)가 증가하는 라운드트립 시간을 고려해야 한다는 문제점을 직면하고 있다. 그러므로, 이러한 라운드트립 시간의 증가를 피하기 위해서, 미국 특허 제6,064,242호는 ATE 내의 구동기와 비교기가 분리되고 각각 독립 라인을 통해서 DUT에 접속되는 테스트 셋업을 개시하고 있다.

2003년 12월의 IEEE Journal of Solid-State Circuits, Vol.38,No.12에서의 "An 8 Gb/s Simutaneous Bidirectional Link With On-Die Waveform Capture"는 물리적 링크를 통해서 디지털 데이터를 동시에 송수신하는 방법을 개시한다. 이 문헌에서, 수신된 디지털 데이터 스트림을 검출하기 위한 수신기에서의 비교 임계치는 송신된 디지털 데이터 스트림의 실제 값에 따라서 스위칭된다.

본 발명의 목적은 개선된 양방향 데이터 전송 방식을 제공하는 것이다. 이러한 목적은 청구범위의 독립 청구항들에 의해서 달성된다. 바람직한 실시예들이 청구범위의 종속항에 개시되어 있다.

본 발명의 일 실시예에 따르면, 신호 라인을 걸쳐서 양방향 데이터 전송을 수행하는 통신 회로가 제공되며, 이 통신 회로는 제 1 디지털 데이터 스트림을 수신하여 원격 디바이스로 전송될 해당 제 1 신호를 상기 신호 라인의 상기 통신 회로에 근사하여 있는 단부-상기 신호 라인의 상기 통신 회로로부터 떨어져 있는 단부는 상기 원격 디바이스에 접속됨-로 전송하고, 상기 원격 디바이스로로부터의 제 2 신호를 상기 신호 라인의 상기 근사하여 있는 단부에서 수신하여 상기 제 2 신호로부터 제 2 디지털 데이터 스트림을 유도한다. 이 통신 회로는 상기 제 1 디지털 데이터 스트림 또는 상기 제 1 디지털 데이터 스트림로부터 유도된 신호에 응답하여, 임의의 상수 값만큼 승산되고/되거나 진폭 및/또는 시간이 상수 값만큼 시프트된다는 점에서 제 1 디지털 데이터 스트림 신호와는 상이한 복제 신호를 제공하는 복제 신호 생성기를 포함한다. 또한, 이 통신 회로는 상기 복제 신호 및 상기 신호 라인의 상기 근사하여 있는 단부로부터 유도된 비교 신호에 응답하여, 상기 제 2 신호로부터 상기 제 2 디지털 데이터 스트림을 추출하는 추출 회로를 포함한다.

본 발명의 일 실시예에 따르면, 통신 회로는 통신 라인에 접속되어서 제 1 디지털 데이터 스트림에 응답하여 상기 통신 라인으로 제 1 데이터 신호를 송신하고, 상기 통신 라인으로부터 제 2 데이터 신호를 수신하여, 상기 수신된 제 2 데이터 신호에 응답하여 제 2 디지털 데이터 스트림을 생성한다. 따라서, 상기 제 1 디지털 데이터 스트림에 각기 응답하여 제 1 구동 신호 및 제 2 구동 신호를 생성하는 신호 생성기가 제공된다. 이 신호에 상기 제 1 구동 신호 및 제 2 구동 신호를 수신하여 이들 신호에 응답하여 제 1 전송 신호를 생성하는 신호 인터페이스 회로도 제공된다. 이와 반대의 방향에서는, 인터페이스 회로는 통신 라인으로부터 제 2 전송 신호를 수신하고 제 2 전송 신호 및 제 1 구동 신호에 응답하여 비교 신호를 생성한다. 또한, 신호 생성기는 비교 신호 및 제 2 구동 신호에 응답하여 제 2 디지털 데이터 스트림을 생성하며, 상기 제 2 디지털 데이터 스트림은 수신된 전송 신호 내의 비트 스트림 정보에 대응한다.

다른 실시예에서, 제 1 구동 신호 및 제 2 구동 신호는 서로 상보적인데, 즉 제 1 구동 신호가 하이 값에서 로우 값으로 변하면, 제 2 구동 신호가 로우 값에서 하이 값으로 변하고, 이와 반대의 경우도 성립된다.

수신된 전송 신호의 제 1 구동 신호의 영향은 제 2 구동 신호에 의해서 감소 또는 제거된다. 신호 수신기는 제 1 데이터 신호로부터의 정보와 제 2 데이터 신호로부터의 정보를 믹싱하지 않게 된다. 또한, 비교 신호는 제 1 디지털 데이터 스트림의 전환과는 독립적이다.

이로써, 유리하게는 가령 전송될 디지털 데이터의 실제 데이터 값에 따라서 2 개의 규정된 값들 간에서 신호 수신기의 비교 임계치를 능동적으로 스위칭함으로써 신호를 보정하는 것과 같은 능동 신호 보정 작업이 필요 없게 된다. 따라서, 신호 생성기와 신호 수신기 간의 어떠한 시간 정합 작업도 필요하지 않게 된다.

다른 실시예에서, 각각이 다수의 양방향 전송 라인을 통해서 DUT의 해당 핀에 접속된 다수의 단일 핀 전자 회로(per-pin electronic circuit)(테스터 노드)를 구비한 자동 테스트 장치(ATE)가 제공되며, 각 테스트 노드는 해당 DUT 핀으로부터 수신된 신호에 대한 자신의 전송 신호의 영향을 감소하거나 제거하는 수단을 포함한다. 이로써, DUT의 전자 회로와 ATE의 전자 회로의 거리를 크게 길게 하면서, 양방향 ATE로 고속 집적 회로의 테스트를 수행할 수 있다.

그러므로, 각 테스트 노드는 구동기의 입력, 구동기의 출력 또는 구동기의 입력과 출력의 결합에 직접적으로 의존하는 신호를 생성하는 복제 신호 생성기를 포함한다. 추출 회로는 테스트 노드에서의 신호 및 복제 신호 생성기의 출력을 취하고 DUT 출력부에서 생성된 신호들을 실질적으로 나타내는 신호들을 추출한다. 따라서, 이 추출 회로의 출력들은 DUT로부터 수신된 신호와 유사한 디지털 데이터를 제공하는 출력부를 갖는 비교기로 제공된다.

도 1은 본 발명의 실시예에 따른 통신 회로의 원리적인 블록도,

도 2는 본 발명의 다른 실시예에 따른 다수의 양방향 통신 라인을 통해 접속된 DUT 및 ATE의 테스트 셋업을 나타낸 도면,

도 3(a)는 도 1의 통신 회로의 제 1 실시예를 나타낸 전기 회로의 도면,

도 3(b)는 도 3(a)의 전기 회로에 관련된 예시적인 저항 및 신호 감쇠 값을 나타낸 표,

도 4(a)는 도 1의 통신 회로의 제 2 실시예를 나타낸 전기 회로의 도면,

도 4(b)는 도 4(a)와 관련된 등식,

도 5는 상이한 통신 링크를 통한 통신을 위해서 변형된 도 3(a)의 변형예의 도면,

도 6(a)는 상이한 통신 링크를 통한 통신을 위해서 변형된 도 4(a)의 변형예의 도면,

도 6(b)는 도 6(a)와 관련된 등식,

도 7(a)는 집적 회로 내에서 도 6(a)의 전기 회로를 예시적인 구현한 도면,

도 7(b)는 도 7(a)와 관련된 등식,

도 8(a)는 집적 회로 내에서 도 4(a)의 전기 회로를 예시적인 구현한 도면,

도 8(b)는 도 8(a)와 관련된 등식,

도 9(a)는 본 발명의 실시예에 따른 양방향 통신 셋업의 원리적인 블록도,

도 9(b)는 상이한 통신 링크를 갖는 도 9(a)의 변형예의 도면,

도 9(c)는 도 9(a)에 대한 제 1 예시적인 구현을 도시한 도면,

도 9(d)는 도 9(a)에 대한 제 2 예시적인 구현을 도시한 도면.

본 발명의 다른 목적 및 수많은 부수적인 이점들이 첨부 도면을 참조하여 바람직한 실시예들을 기술하는 다음의 상세한 설명 부분을 독해하면 분명해질 것이다. 기능적으로 또는 실질적으로 유사하거나 동일한 특징부들은 유사한 참조 부호가 부여된다.

도 2는 예시적으로 각각이 (ATE) 통신 회로로서도 지칭되는 ATE 핀 전자 회로(M11 또는 M12)를 포함하는 복수의 채널(211, 212)을 포함하는 자동 테스트 장치(ATE)(21) 및 복수의 DUT 핀 회로(M21, M22)를 포함하는 DUT(Device Under Test)(22)를 갖는 테스트 셋업의 실시예를 나타낸다. 각각의 ATE 핀 전자 회로(M11 또는 M12)는 복수의 양방향 전송 라인(TL1, TL2) 중 하나에 접속된다. 전송 라 인(TL1, TL2)의 상기 통신 회로에 근사하여 있는 단부 각각은 DUT 핀(221 또는 222)을 통하여 DUT 핀 회로(M21 또는 M22) 중 하나에 접속된다.

본 테스트 시스템에서의 데이터 전송 속도가 매우 높기 때문에(가령, 초당 3기가비트(Gigabits)), 상기 통신 레벨에서 임의의 대기 시간(waiting time)을 회피하는 것이 중요하다. 본 발명에 따르면, ATE(21)와 DUT(22) 간의 고속 통신이 가능해진다.

상기 ATE는 가령 DUT의 핀들이 공통 제어 회로에 의해 조정되어 서로에 대해서 독립적으로 테스트 시퀀스를 생성하고 응답 데이터를 수신하는 ATE 핀 전자 회로에 접속되는 단일 핀 아키텍처(per-pin architecture)를 기반으로 한 ATE이다. 단일 핀 아키텍처를 갖는 ATE에 대한 예는 애질런트 기술의 반도체 테스트 시스템인 애질런트(Agilent) 83000 및 93000 패밀리이다. 가령, EP-A-859318, EP-A-864977, EP-A-886214, EP-A-882991, US-A-5,499,248 및 US-A-5,453,995에는 또한 이들 패밀리에 대한 상세한 설명이 개시되어 있다.

도 9(a)는 전송 라인(TL)의 상기 통신 회로로부터 근사하여 있는 단부에 접속된 제 1 통신 회로(M11) 및 상기 통신 회로로부터 떨어져 있는 단부에 접속된 제 2 통신 회로(M21)를 예시적으로 나타낸 양방향 통신 셋업을 나타낸다. 제 1 통신 회로(M11)는 구동기(D), 회로 저항(RS), 복제 신호 생성기(RG), 및 추출 회로(EC)를 포함한다. 제 1 디지털 데이터 스트림(DD1)을 제공하는 디지털 신호 입력부가 구동기(D)의 입력부 및 복제 신호 생성기(RG)의 입력부에 각각 접속된다. 구동기(D)의 출력부는 회로 저항(RS)을 통하여 각 ATE 노드 또는 핀 TN 및 복제 신호 생성기(RG)의 제 2 입력부에 접속된다. 복제 신호 생성기(RG)의 출력부 및 ATE 노드(TN)는, 디지털 신호 출력부에 출력 신호(RC1)를 제공하는 추출 회로(EC)의 각 입력부에 접속된다.

제 1 및 제 2 통신 회로(M11, M21)는 유사할 수 있지만, 상이할 수도 있다. 이하에서는 본 발명에 따른 통신 회로의 실시예를 상세히 설명한다.

구동기(D)는 그 입력부에서 디지털 데이터 스트림(DD1)을 수신하고, 디지털 데이터 스트림의 전환(toggling)에 대응하는 고전압 레벨과 저전압 레벨 간의 전압 전환(voltage toggling)을 갖는 구동 신호를 그 출력부에서 생성하는데, 즉 그 입력부에서 값 "1"이 수신되면 제 1 구동기는 고전압 레벨을 생성하고, 값 "0"이 수신되면 저전압 레벨을 생성한다. 이 신호는 회로 저항(RS)을 통하여 신호 라인(TL)에 제공된다.

복제 신호 생성기(RG)는 디지털 데이터 스트림(DD1) 그 자체 및/또는 구동기(D)에 의해 생성된 구동 신호를 수신한다. 그 출력부에서, 복제 신호 생성기(RG)는 구동 신호에 실질적으로 비례하는(가령, 상수 계수만큼 곱해지거나, 진폭 및/또는 시간이 상수 값만큼 시프트된) 복제 신호를 제공한다.

이하의 예를 위해, 통신 회로(M11)는 원하지 않는 반사를 피하기 위해 전송 라인(TL)의 특성 임피던스(R)와 정합된다고 가정한다. 구동기(D)의 출력부 저항은 0으로 간주될 수 있기 때문에, 전송 라인(TL)으로부터 제 1 통신 회로(M11)를 향하여 보여지는 저항은 회로 저항(R)과 동일하다. 따라서, 회로 저항(RS)은 전송 라인(TL)의 특성 임피던스(R)와 유사하도록 선택된다. 복제 신호는 2로 나뉜 구동 신 호와 실질적으로 유사하도록 선택된다. 추출 회로(EC)는 복제 신호 및 신호 라인 단자(TN)로부터 선택된 신호를 수신한다. 이 단자(TN)로부터 유도된 신호는 제 1 통신 회로(M11)에 의해 생성된 제 1 구동 신호(S1)와 원격 통신 회로(M21)에 의해 생성된 제 2 신호(S2)의 중첩 신호이다. 원격 디바이스에 의해 생성된 디지털 정보를 포함하는 제 2 신호(S2)를 실질적으로 유도하기 위해, 추출 회로(EC)는 단자(TN)로부터 선택된 추출 회로(EC)와 복제 신호를 결합한다.

도 9(c)는 복제 신호 생성기(RG) 및 추출 회로(EC)의 제 1 예시적 구현을 나타낸다. 복제 신호 생성기는 구동기(D)에 수신된 디지털 데이터 스트림을 선택하고, 이 신호를 복제 신호 구동기(DG)에 제공한다. 복제 신호 구동기(DG)는 구동기(D)에 의해 생성된 신호에 대하여 진폭의 반을 나타내는 신호를 생성한다. 추출 회로는 복제 신호 및 단자(TN)로부터 선택된 신호 간의 차이인 차 신호를 생성하는 부가적인 회로(A)를 포함한다. 회로 저항(RS)과 전송 라인(TL)의 특성 임피던스(R)가 동일할 때, 상기 차 신호는 구동 신호의 영향을 이상적으로 나타내지 않고, 원격 디바이스에 의해 생성된 신호의 순수한 복제 신호를 형성한다. 추출 회로 비교기(DE)는 이 신호로부터 디지털 데이터 콘텐츠(RC1)를 추출한다.

구동기(D, DG)는 디지털 구동기 또는 선형 증폭기로서 구현될 수 있다.

구동기(D, DG)는 제 1 통신 회로로부터 원격 회로(M21)로의(송신 방향으로의) 주파수 의존 신호 손실을 보상하는 프리엠퍼시스(pre-emphasis) 수단을 포함할 수 있다.

비교기(DE)는 원격 회로(M21)로부터 통신 회로(M11)로의(수신 방향으로의) 주파수 의존 신호 손실을 보상하는 상기와 동일한 기능을 포함할 수 있다.

제 1 통신 회로(M11) 및/또는 원격 회로(M21)는 동시에 데이터를 송수신할 수 있다.

도 9(d)는 도 9(c)의 구현에 대한 변형예를 나타낸다. 복제 신호 구동기(DG) 대신에, 구동기의 출력부(D)와 접지(ground) 사이에 2개의 저항(Ry)이 직렬로 접속된다. 저항(Ry) 간의 접속부는 복제 신호 구동기의 출력부 대신에 가산기에 접속된다.

도 9(b)는 제 1 전송 라인(TL)과 제 2 전송 라인 또는 상보적 전송 라인(TL')을 통하여 병렬로 통신하는 차동 통신 회로(M11')를 갖는 도 9의 (a)의 변형예를 나타낸다. 제 1 전송 라인(TL1) 및 상보적 전송 라인(TL')은 차동 임피던스를 갖는 소위 차동 라인을 형성하도록 공간적으로 결합될 수 있다. 통신 회로(M11')는 차동 구동기(D'), 차동 복제 신호 생성기(RG') 및 차동 추출 회로(EC)를 포함하는 차동 데이터 링크를 포함한다. 또한, 구현의 상세한 내용은 도 5, 도 6(a) 및 도 7(a)의 설명으로부터 알 수 있다.

도 1은 제 1 통신 회로(M11)의 다른 예시적인 실시예의 원리적 블록도를 나타낸다. 제 1 통신 회로(M11)는 이와 달리 전송 라인(TL)에 접속된 통신 회로로서 사용될 수 있다. 통신 회로(M11)는 생성기 입력부(111), 제 1 생성기 출력부(112)와 제 2 생성기 출력부(113), 수신기 입력부(132)를 갖는 신호 수신기(RC)와 수신기 출력부(131), 및 인터페이스 회로(CI)를 포함하는 신호 생성기(DR)를 포함한다.

신호 생성기의 제 1 출력부(112)는 제 1 구동 신호(S1a)를 제공하고, 신호 생성기의 제 2 출력부(113)는 제 2 구동 신호(S1b)를 인터페이스 회로(CI)에 제공한다. 인터페이스 회로(CI)는 전송 라인(TL)의 상기 통신 회로에 근사하여 있는 단자 또는 단부에 제 1 전송 신호(S1)를 제공한다. 또한, 상기 단자에서는 전송 라인(TL)의 상기 통신 회로로부터 떨어져 있는 단부에 있는 원격 통신 회로(미도시)에 의해 생성된 제 2 전송 신호가 수신된다.

제 1 디지털 데이터 신호는 가령 값 "0"과 "1"로 표현된 이진 값의 스트림을 포함한다. 신호 생성기(DR)에 의해 생성된 제 1 및 제 2 구동 신호(S1a, S1b)는 물리적 전송 채널을 통하여 전송되는 물리적 신호이고, 이 물리적 전송 채널은 유선 전기 접속, 무선 전파 접속 또는 유무선 접속의 결합으로서 구현될 수 있다. 이들 신호는 입력 디지털 데이터 스트림의 디지털 데이터 시퀀스에 대응하는 전류 또는 전압 펄스의 시퀀스를 나타낸다. 각 데이터는 "0"으로서도 지칭되는 제 1 값 또는 "1"로서도 지칭되는 제 2 값 중 어느 하나를 나타낸다. 상기 구동기들은 이들 값의 각각에 대해, 가령 값 "0"을 위해서는 0 볼트의 전압 및 값 "1"을 위해서는 2 볼트의 전압을 갖는 제 1 펄스인 소정의 물리적 펄스를 생성한다. 이 예의 포맷 또는 변조는 또한 소위 NRZ(non-return-to-zero)로서 지칭된다. 다른 예는 소위 RZ(return-to-zero) 포맷인데, 이 펄스에서는 높은 펄스의 펄스 폭은 데이터 신호의 비트 사이클보다 작다. 일반적으로, 펄스는 임의의 적절한 포맷을 가질 수 있다.

일실시예에서, 제 1 및 제 2 구동 신호는 입력 디지털 신호(DD1)의 디지털 값에 대하여 상보적으로 되도록 생성된다. 이는 양 구동 신호의 합의 신호 스윙, 즉 입력 디지털 신호(DD1)의 상이한 값을 지칭하는 펄스들 간의 전류차 또는 전압차가 0이거나, 적어도 제 1 구동 신호(S1a)의 신호 스윙에 비하여 감소한다는 것을 의미한다.

인터페이스 회로(CI)는 제 1 및 제 2 구동 신호(S1a, S1b)를 전송 라인(TL)에 전송될 제 1 전송 신호(S1)에 결합한다. 상보적 구동 신호의 수동적 결합의 경우, 전송 신호의 신호 스윙은 제 1 구동 신호에 비하여 감소한다.

제 1 전송 신호(S1)를 전송하는 것과 동시적으로, 제 2 전송 신호(S2)는 전송 라인으로부터 동일한 단자에서 수신되고, 이로써 제 1 구동 신호(S1a) 및 제 2 구동 신호(S2)는 이 단자에서 필연적으로 믹싱된다. 인터페이스 회로(CI)는 전송 라인 단자에서 수신된 믹싱 신호에 응답하여 비교 신호를 제공한다. 인터페이스 회로(CI)의 다른 단자에 접속된 신호 수신기(RC)는 제 2 구동 신호(S1b)와 인터페이스 회로(CI)에 의해 제공된 비교 신호(S2b)의 합을 수신한다.

인터페이스 회로(CI)의 특성, 가령 신호 생성기(DR)에 접속된 인터페이스 회로의 단자의 임피던스는 적어도 신호 수신기가 제 2 전송 신호(S2)의 데이터 콘텐츠를 적절히 검출할 수 있을 정도로 제 1 구동 신호(S1a) 및 제 2 구동 신호(S1b)의 영향이 비교기 입력부(132)에서 사라지도록 선택된다.

도 3(a)는 이전의 도면에서 제시된 통신 회로(M11)의 다른 실시예를 나타낸 전기 회로를 나타낸다. 제 1 단자(1) 및 제 2 단자(2)를 포함하는 인터페이스 회로(CI)는 인터페이스 저항(R1b)으로서 구현된다. 제 1 단자(1)는 전송 라인(TL)의 상기 통신 회로에 근사하여 있는 단부에 접속되고, 제 1 저항(R1)을 통하여, 제 1 구동기(D1)의 출력부에 접속된다. 제 2 단자(2)는, 제 2 저항(R1a)을 통하여, 제 2 구동기(D1a)의 출력부 및 전압 비교기(C1)의 제 1 입력부(+)에 접속된다.

제 1 구동기(D1)는 그 입력부에서 디지털 데이터 스트림(DD1)을 수신하고, 디지털 데이터 스트림의 전환에 대응하는 제 1 고전압(VHI1)과 저전압(VLO1) 간의 전압 전환을 그 출력부에서 생성하는데, 즉 제 1 구동기는 그 입력부에서 값 "1"이 수신되면 제 1 고전압(VHI1)을 생성하고, 값 "0"이 수신되면 제 1 저전압(VLO1)을 생성한다.

제 2 구동기(D1a)는 인버터(INV)를 통하여 반전 디지털 스트림을 수신하고, 반전 디지털 데이터 스트림의 전환에 대응하는 제 1 고전압(VHI1)과 저전압(VLO1) 간의 전압 전환을 그 출력부에서 생성하는데, 즉 제 2 구동기(D1a)는 디지털 데이터 스트림(DD1)이 값 "0"을 나타내면 제 2 고전압(VHI1a)을 생성하고, 디지털 데이터 스트림(DD1)이 값 "1"을 나타내면 제 2 저전압(VLO1a)을 생성한다.

제 1 및 제 2 구동기(D1, D1a)는 디지털 구동기 또는 선형 증폭기로서 구현될 수 있다.

원칙적으로는, 제 1 구동기(D1) 및 제 2 구동기(D1a)의 전압 레벨이 상이한 값을 가질 수 있다. 이하에서는, 제 1 구동기(D1)의 제 1 고전압(VH1)이 제 2 구동기(D1a)의 제 2 고전압(VH1a(VH1=VH1a))과 동일하고, 제 1 저전압(VL1)은 제 2 저전압(VL1a(VL1=VL1a))과 동일하다고 가정한다.

양 구동기(D1, D1a)의 출력부는 제 1 저항(R1), 제 2 저항(R2) 및 제 3 저항(R1b)을 포함하는 저항 네트워크를 통하여 전송 라인(TL)에 접속된다.

신호 수신기(RC)는 전압 비교기(C1)로서 구현되는데, 전압 비교기(C1)의 포지티브 입력부는 제 2 단자(2)에 접속되고, 네거티브 입력부는 임계 전압(VTH1)에 접속된다.

제 2 디지털 데이터 스트림은 제 1 및 제 2 구동 신호의 임의의 전환에 의해 영향을 받지 않는다. 따라서, 이상적인 경우, 비교기의 포지티브 입력은 DD1이 전환하는 경우에 변화되지 않는다. 이것은 제 1 저항(R1), 제 2 저항(R2) 및 인터페이스 저항(R1b)에 대한 적절한 값을 선택함으로써 달성된다.

저항값(R1, R1a, R1b)을 결정하는 제 1 조건은, 네트워크가 전송 라인(TL)의 특성 임피던스(R)와 정합되어야 한다는 것이다. 구동기(D1, D1a)의 출력부 저항은 0이 되도록 고려될 수 있다. 이로써, 전송 라인(TL)으로부터 제 1 통신 회로(M11)를 향하여 보여지는 저항은 아래와 같이 제 1 저항(R1), 및 제 2 저항(R1a)과 인터페이스 저항(R1b)의 합의 병렬 접속 저항이 된다.

R = (R1·(R1a+R1b))/(R1+R1a+R1b)

충족되어야 할 다른 조건은 제 1 데이터 스트림(DD1)의 전환으로 인한 제 2 단자(2)에서의 전압 변화가 소정 값 이하가 되어서, 이러한 전환 동작이 제 2 단자(2)와 임계 전압(VTH1) 간의 전압차에 응답하여 비교기(C1)에 의해 생성된 제 2 디지털 데이터 스트림(RC1)에 어떠한 영향도 미치지 않아야 한다는 것이다. 이하에서는, 이 전압 변화가 0이라고 가정한다.

전송 라인 임피던스의 동일한 값의 제 1 저항 및 제 1 구동기로만 구성된 기준 셋업과 비교하여 최소 신호 감쇠 값을 달성하는 것이 바람직하다. 이 기준 셋업 의 경우에, 전송 라인에서의 전압 스윙은 기준 구동기에서의 전압 스윙의 절반이다(=VHI1-VIO1). 전력 저감 및 고 정확성이라는 이유 때문에, 상보적 구동기의 결합으로 인한 추가적인 구동기 신호 감쇠는 매우 작아야 한다. 또한, 인터페이스 저항(R1b)을 경유하는 전송 라인(TL)으로부터 비교기(C1)로의 제 2 전송 신호의 추가적인 수신기 신호 감쇠는 매우 작아야 한다.

3개의 저항값 간의 가능한 관계는 분석적으로 계산될 수 있다. 이러한 값들을 결정하기 위한 다른 가능한 방식이 시뮬레이션 또는 측정에 의해 수행될 수 있다. 시뮬레이션으로부터의 합리적인 결과는 다음과 같음을 알 수 있다.

R1 = 1.2·R, R1a = 4.5R, 및 R1b = 1.5·R

도 3(b)는 저항에 대한 예시적인 값 및 전송 라인 임피던스 R=50 Ohms에 대한 해당 신호 감쇠 정도 간의 관계를 나타낸 표이다.

제 1 내지 제 3 열은 제 1 저항(R1), 제 2 저항(R1a) 및 인터페이스 저항(R1b)의 예시적인 값을 옴(Ohms)으로 나타낸 것이다. 제 4 내지 제 6 열은 해당 구동기 신호 감쇠(DA), 수신기 또는 비교기 신호 감쇠(CA), 및 구동기 신호 감쇠(RA)와 비교기 신호 감쇠(DA)의 곱인 총 신호 감쇠(TA)를 나타내고, 값 1은 0 신호 감쇠를 지칭하고 값 0은 총 신호 감쇠를 지칭한다. 멀리 떨어져 있는 단부에 있는 통신 회로와 다른 단부에 있는 통신 회로가 유사하다고 가정할 때, 총 신호 감쇠(TA)는 상기 통신 회로로부터 떨어져 있는 단부에 있는 비교기에서의 신호와 상술한 기준 셋업의 대응하는 신호의 비율을 나타낸다.

여기에 개시된 실례에 있어서, 0.58의 총 신호 감쇠 정도(TA)를 나타내며 R1=55 Ohms, R1a=390 Ohms 및 R1b=160 Ohms을 갖는 제 2 행에 개시된 제 1 세트에 의해 상대적 최소 총 신호 감쇠 정도가 달성된다.

비교기(C1)의 포지티브 입력부와 전기적 접지 사이에 기생 커패시턴스가 존재하는 경우, 상기 수신된 신호는 상기 기생 커패시턴스와 3 개의 저항(R1, R1a, R1b) 값에 의존하는 시간 상수를 갖는 저역 통과 효과(low pass effect)에 의해 영향을 받으므로, 최대 데이터 레이트(data rate)가 감소된다. 이 경우, 저항(R1a, R1b)이 매우 낮게 된 세트를 선택하는 것이 바람직하다. 낮은 기생 커패시터 효과 및 낮은 총 신호 감쇠 정도 사이에서 양호한 절충을 갖는 선택에 대한 예는 도 3(b)의 제 2 행에 개시된 제 2 세트로 나타난다.

도 4(a)는 도 1의 통신 회로의 다른 구현을 나타낸다. 여기서, 제 1 구동 신호는 제 3 저항(R3)을 통해 인터페이스 저항(R3a)의 제 1 단자와 접속되는 버퍼 정전압(constant buffer voltage)(VHI1)을 제공하는 전압 버퍼(B1)에 의해 구현된다. 이와 병행하여, 제 1 전류 소스의 제 1 전류(I1)는 제 1 스위치(S1)를 통해 제 1 단자에 제공된다. 제 1 스위치(S1)는 동작 디지털 데이터가 하이(high) 값인지 로우(low) 값인지에 따라 제 1 단자(1)에 제 1 전류(I1)를 온/오프 스위칭하는 제 1 디지털 데이터 스트림(DD1)에 의해 제어된다. 또한, 제 2 전류 소스는 제 2 스위치(S1a)를 통해, 도 3(a)에 나타낸 비교기(C1)의 포지티브 입력부에 접속된 제 2 단자(2)로 제 1 전류(I1a)를 제공하는 것으로 도시되어 있다. 제 2 스위치(S1a)는 제 1 디지털 데이터 스트림(DD1)에 의해 제어될 수도 있지만, 제 1 스위치(S1)에 대해 상보적으로, 제 2 단자에 제 2 전류(I1a)를 온/오프로 스위칭한다. 예를 들 면, 제 1 스위치(S1)는 제 2 스위치(S1a)가 온으로 스위칭되는 경우 오프로 스위칭되고, 또한 이와 반대되는 동작도 수행된다. 도 3(a)의 실시예와 유사하게, 비교기(C1)의 제 2 입력부에는 일정한 임계 전압(VTH1)이 제공된다.

디지털 데이터 스트림(DD1)이 로우 값인 경우에 전송 라인에 제공되는 정전압(VHI1)으로 인한 전류, 제 2 전류(S1a) 및 R1에서의 신호 라인은 전송 라인(TL)에서의 신호 스윙을 단일 전류 소스 방식에 비하여 소정의 정도까지 저감시킬 수 있다. 그러나, 인터페이스 저항(R3)의 양단 전압의 강하 때문에, 도 4(b)의 등식으로 예시적으로 나타낸 바와 같이 I1a 및 R1a가 정확하게 규정된다면, 비교기(C1)의 포지티브 입력부는 제 1 데이터 스트림(DD1)과는 상관없이 그대로 유지된다.

이러한 전류 소스 방식으로 인해, 도 3(b) 및 도 3(b)에서 설명된 추가적인 비교기 신호 감쇠는 없다. 하나의 단일 전류 구동기를 갖는 기준 셋업과 비교되는 추가적인 구동기 신호 감쇠는 이하의 공식, 즉 DA = (I1-I1a)/I1으로 정의된다. 다시 말해, 큰 R3a/R3 비율과 결합된 작은 I1a/I1은 작은 신호 감쇠를 수반하는 양호한 선택 세트가 된다.

도 3(a)와 유사하게, 비교기(C1)의 포지티브 입력부와 접지 사이에 기생 캐패시턴스가 존재하는 경우에, 상기 캐패시턴스와 저항(R3, R3a)에 따른 시간 상수를 갖는 저역 통과 효과로 인해 상기 수신된 신호가 영향을 받게 된다. 이러한 효과를 감소시키기 위해, 저항(R3a, R3)의 병렬 접속 정도는 상당히 작게 선택되어야만 한다.

전류(I1a)와 저항(R3, R3a)에 의해 발생된 전압 시프트로 인해, 제 2 단자에 서의 전압은 비교기(C1)에 대한 적정 범위를 벗어날 수 있다. 단자(2)의 전압을 적정 범위로 시프트시키기 위해서는, 일정한 전류 소스에 의해 구현되는 오프셋 전류(IOS)를 단자(2)에 제공하는 것이 바람직하다. 이와 달리, 이러한 전류는 단자(2)와 적정 고전압(예를 들면 단자(1)에서의 전압보다 높은 전압) 사이에 접속되는 오프셋 저항에 의해 제공될 수 있다.

도 4(b)는 상술한 바와 같은 근접 통신 회로(M11)의 임계 전압(VTH1), 버퍼 전압(VHI1), 제 3 저항(R3), 제 1 전류(I1)와, 도면에 도시되지 않은 유사 원격 통신 회로의 제 1 원격 버퍼 전압(VHI1'), 제 3 원격 저항(R3'), 제 1 원격 전류(I1') 및 제 2 원격 전류(I1a')에 관계되는 제 1 등식을 나타낸다.

제 2 등식은 전송 라인 임피던스(R), 제 1 전류(I1) 및 제 2 전류(I1a)의 함수로서 인터페이스 저항(R3a)의 값을 나타낸다.

제 3 등식은 전송 라인 임피던스(R)와 제 1 및 제 2 전류(I1, I1a)의 함수로서 전송 라인(TL)에서의 소위 단일 단부형 신호 전압 스윙(single-ended signal voltage swing)(s/e-swing)을 나타낸다.

도 5는 도 3(a)의 변형예로서, 제 1 전송 라인(TL)과 제 2(또는 상보적) 전송 라인(TL')을 통해 병렬 연결되는 통신에 대해 나타낸다. 제 1 전송 라인(TL1)과 상보적 전송 라인(TL')은 공간적으로 결합되어, 차동 임피던스를 갖는 소위 차동 라인을 형성할 수 있다.

따라서 통신 회로(M11)는 상보적 제 1 단자(1') 및 상보적 제 2 단자(2')에 대해 상보적 인터페이스 저항(R1Nb)을 갖는 상보적 인터페이스 회로를 더 포함할 수 있다. 제 1 상보적 단자(1')는 상보적 전송 라인(TL')의 근접 단부에 접속되고, 상보적 제 1 저항(R1N)을 통해 상보적 구동기(D1a)의 출력부에 접속된다. 임계 전압(VTH1)과 접속되는 대신에, 접압 비교기(C1)의 제 2 입력부는 상보적 제 2 저항(R1Na)을 통해 제 1 구동기(D1)의 출력부에 더 접속되어 있는 제 2 상보적 단부(2')와 접속된다.

전압 비교기(C1)는 제 2 단자(2)와 제 2 상보적 단자(2') 사이의 전압 차에 응답하여 제 2 디지털 데이터 스트림(RC1)을 생성한다.

일반적으로, 제 1 및 제 2 구동기의 전압과 제 1 저항 네트워크(R1, R1a, R1b)의 저항은 제 2 저항 네트워크(R1N, R1Na, R1Nb)의 저항과 상관없이 결정될 수 있다. 가령 대칭성의 이유로 인해서, 제 1 고전압(VHI1) 값과 제 2 고전압(VHI1a) 값이 유사하고, 제 1 저전압(VLO1) 값과 제 2 저전압(VLO1a) 값이 유사하고, 제 1 저항(R1) 값과 제 1 상보적 저항(R1N) 값이 유사하고, 제 2 저항(R1a) 값과 제 2 상보적 저항(R1Na) 값이 유사하며, 또한 인터페이스 회로(R1b)의 저항 값과 상보적 인터페이스 회로(R1Nb)의 저항 값이 유사하도록 선택될 것이 제안된다.

도 6(a)는 도 4(a)의 변형예로서, 제 1 전송 라인(TL)과 상보적 전송 라인(TL')을 통해 병렬 연결되는 통신에 대해 나타낸다. 따라서, 통신 회로(M11)는 상보적 제 1 단자(1') 및 상보적 제 2 단자(2')에 대해 상보적 저항(R3Na)을 갖는 상보적 인터페이스 회로를 더 포함한다. 여기서, 제 1 스위치(S1) 및 제 2 스위치(S1a)는 도 4(a)에 나타낸 바와 같이, 그 입력 단자를 통해 각각의 대응되는 제 1 및 제 2 전류 소스(I1, I1a)에 접속된다. 또한 양 스위치는 기존 단자에 대대 각 각 반균등한(antivalent) 출력 단자를 추가로 갖는다.

제 1 상보적 단자(1')는 상보적 전송 라인(TL')에 접속되고, 상보적 제 3 저항(R3N)을 통해 직류 전압 구동기(B1)에 접속되고, 또한 제 1 스위치(S1)의 반균등 출력 단자에 접속된다.

제 2 상보적 단자(2')는 제 2 스위치(S1a)의 반균등 출력 단자에 및 전압 비교기(C1)의 제 2 입력부에 접속된다.

전압 비교기(C1)의 포지티브 입력부는 제 2 상보적 단자(2')에 접속되고, 비교기(C1)의 네거티브 입력부는 제 2 단자(2)에 접속된다. 이에 따라, 비교기(C1)는 제 2 단자(2)와 제 2 상보적 단자(2') 사이의 전압 차의 경과에 응답하여 제 2 디지털 데이터 스트림(RC1)을 생성한다.

도 4(a)에서의 오프셋 전류(IOS)와 유사하게, 이러한 단자들의 전압을 적정 범위로 시프트시키기 위해 각각의 제 2 단자(2) 및 제 2 상보적 단자(2')에 오프셋 전류를 제공할 수 있다. 이러한 전류의 제공은 일정한 전류 소스에 의해 구현되는 것이 바람직하다. 이와 달리, 이러한 전류는 적정 고전압 소스와 각 단자(2,2') 사이에 각각 접속되는 오프셋 저항에 의해 제공될 수 있다.

일례로서는, 제 3 저항(3a)은 제 3 상보적 저항(R3N)과 동일하고, 인터페이스 저항(R3a)은 상보적 인터페이스 저항(R3Na)과 동일하다. 도 6(b)는 전송 라인 임피던스(R), 제 1 전류(I1), 및 제 2 전류(I1a)의 함수로서 제 3(상보적) 저항(R3)을 표현한 제 1 등식을 나타낸다.

제 2 등식은 전송 라인 임피던스(R)와 제 1 및 제 2 전류(I1, I1a)의 함수로 서 전송 라인(TL)에서의 소위 단일 단부형 신호 전압 스윙(single-ended signal voltage swing)(s/e-swing)을 나타낸다.

도 7(a)는 도 6(a)의 회로를 구현하는 일례를 나타낸다. 여기서, 제 1 및 제 2 전류 소스(I1, I1a)와 제 1 스위치(S1)와 제 2 스위치(S1a)는 공통 전류 소스(I0)와 복수의 동일한 트랜지스터(Q1a-Q1f)에 의해 구현된다. 트랜지스터(Q1a-Q1f)의 이미터 또는 소스는 공통 전류 소스(I0)에 접속되고, 제 1 개수 n(그 예로서, 도면에서는 n=1로 도시)의 트랜지스터(트랜지스터Q1a)의 컬렉터 또는 드레인은 제 2 단자(2)에 접속되고, 제 2 개수 m(M=2)의 트랜지스터(트랜지스터 Q1b, Q1c)의 컬렉터 또는 소스는 제 1 상보적 단자(1')에 접속되고, 제 3 개수 n(n=1)의 트랜지스터(트랜지스터 Q1f)의 컬렉터 또는 드레인은 제 2 상보적 단자(2')에 접속되며, 또한 제 4 개수 m(m=2)의 트랜지스터(트랜지스터 Q1d, Q1e)의 컬렉터 또는 소스는 제 1 단자(1)에 접속된다. 제 1 및 제 2 개수의 트랜지스터의 베이스 또는 게이트에는 제 1 디지털 데이터 스트림(DD1)이 제공되고, 또한 제 3 및 제 4 개수의 베이스에는 상보적 디지털 데이터 스트림(DD1B)이 제공된다.

일례로서는, 제 1 및 제 3 개수는 숫자 n을 갖고, 또한 제 2 및 제 4 개수는 m을 갖으며, 여기서 n과 m은 임의의 자연수이다.

직접적으로 흐르거나 또는 일련의 저항들(R3a, R3Na)을 경유하여 상보적으로 흐르는 전류의 비율은 스위치를 구성하는 동일 디바이스의 숫자 비율에 의해 결정된다. 도면에서는, 그 비율이 m/n이다(그 예로서, 도면에서는 m=2, n=1로 도시).

도 6(b)와 유사하게 그 일례로서, 제 3 저항(3a)은 제 3 상보적 저항(R3N)과 동일하고, 인터페이스 저항(R3a)은 상보적 인터페이스 저항(R3Na)과 동일하다. 도 7(b)는 전송 라인 임피던스(R)와 숫자 n 및 m의 함수로서 제 3 저항(R3a)(또는 제 3 상보적 저항(R3Na))을 표현한 제 1 등식을 나타낸다.

제 2 등식은 전송 라인 임피던스(R), 공통 전류(I1) 및 숫자 n, m의 함수로서 전송 라인(TL)에서의 소위 단일 단부형 신호 전압 스윙을 나타낸다.

다른 실시예에서는, 트랜지스터의 크기가 서로 다르다. 이 경우, 직접적으로 흐르거나 또는 일련의 저항들(R3a, R3Na)을 경유하여 상보적으로 흐르는 전류의 비율은 해당 트랜지스터의 크기 및 숫자 비율에 따른다. 이에 따라, 작은 숫자의 비율을 획득할 수 있다.

또 다른 실시예에서는, 단일 컬렉터 또는 단일 드레인 트랜지스터 대신에 다중 컬렉터 또는 다중 드레인 트랜지스터가 사용될 수 있다.

도면에서는 바이폴라 npn 트랜지스터를 예시적으로 나타내었다. 이와 다르게, 트랜지스터는 npn 바이폴라 저항 또는 전계 효과 트랜지스터(FET's)로서 구현될 수도 있다.

반도체 제조공정에서는 저항값의 변동으로 인해, 저항 및 전송 라인 임피던스에 대해 의도했던 관계를 정확하게 성취하는 것이 어렵다. 이것이 비교기 입력부에서 전송된 신호를 비 이상적으로 억제하는 원인이다. 따라서, 일 실시예로서, 추가적인 전류 신호 감쇠기가 제 2 단자(2)와 제 1 개수의 트랜지스터(Q1a)의 컬렉터 사이 및 상보적 단자(2')와 제 3 개수의 트랜지스터(Q1f)의 컬렉터 사이에 접속된다. 상기 신호 감쇠기는 그 세팅(setting)이 교정 수단(calibration measurment)에 의해 결정되는 디지털-아날로그 변환기(digital-to-analog converter)에 의해 제어되는 것이 바람직하다. 이와 다른 실시예로서, 신호 감쇠기 대신에 승산기를 설치할 수도 있다.

도 8(a)는 도 4(a)를 구현하는 집적회로 내부의 예시도이다. 여기서 도 7(a)와 유사하게, 제 1 및 제 2 전류 소스(I1, I1a)와 제 1 스위치(S1)와 제 2 스위치(S1a)는 공통 전류 소스(I0)와 복수의 동일한 트랜지스터(Q1a-Q1f)에 의해 구현된다. 트랜지스터(Q1a-Q1f)의 이미터 또는 소스는 공통 전류 소스(I0)에 접속되고, 제 1 개수 n(그 예로서, 도면에서는 n=1로 도시)의 트랜지스터(트랜지스터Q1a)의 컬렉터 또는 드레인은 제 2 단자(2)에 접속되고, 제 2 개수 m(M=2)의 트랜지스터(트랜지스터 Q1b, Q1c)의 컬렉터 또는 소스는 트랜지스터의 베이스 전압 이상의 적정 정전압을 제공하는 단자(3)에 접속되고, 제 3 개수 n(n=1)의 트랜지스터(트랜지스터 Q1f)의 컬렉터 또는 드레인은 제 4 개수 m(m=2)의 트랜지스터(트랜지스터 Q1d, Q1e)와 함께 제 1 단자(1)에 접속된다. 제 1 및 제 2 개수의 트랜지스터의 베이스 또는 게이트에는 제 1 디지털 데이터 스트림(DD1)이 제공되고, 제 2 및 제 4 개수의 트랜지스터의 베이스에는 상보적 디지털 데이터 스트림(DD1B)이 제공된다.

도 7(a)와 유사하게 그 일례로서, 제 1 및 제 3 개수는 숫자 n을 갖고, 제 2 및 제 4 개수는 숫자 n을 갖으며, 여기서 n과 m은 임의의 자연수이다.

도 8(b)는 전송 라인 임피던스(R)와 숫자 n 및 m의 함수로서 제 3 저항(R3a)을 표현한 제 1 등식을 나타낸다.

제 2 등식은 전송 라인 임피던스(R), 공통 전류(I1) 및 숫자 n, m의 함수로 서 전송 라인(TL)에서의 소위 단일 단부형 신호 전압 스윙을 나타낸다.

Claims

신호 라인(TL)을 걸쳐서 양방향 데이터 전송을 수행하는 통신 회로(M11,M12)로되, 제 1 디지털 데이터 스트림(DD1)을 수신하여 원격 디바이스로 전송될 해당 제 1 신호(S1)를 상기 신호 라인(TL)의 상기 통신 회로에 근사하여 있는 단부-상기 신호 라인(TL)의 상기 통신 회로로부터 떨어져 있는 단부는 상기 원격 디바이스에 접속됨-로 전송하고, 상기 원격 디바이스로로부터의 제 2 신호(S2)를 상기 신호 라인(TL)의 상기 근사하여 있는 단부에서 수신하여 상기 제 2 신호로부터 제 2 디지털 데이터 스트림(RC1)을 유도하는 통신 회로(M11,M12)로서,

상기 제 1 디지털 데이터 스트림(DD1) 또는 상기 제 1 디지털 데이터 스트림(DD1)로부터 유도된 신호에 응답하여, 복제 신호(S1b)를 제공하는 복제 신호 생성기(RG)와,

상기 복제 신호(S1b) 및 상기 신호 라인(TL)의 상기 근사하여 있는 단부로부터 유도된 비교 신호(S2b)에 응답하여, 상기 제 2 신호(S2)로부터 상기 제 2 디지털 데이터 스트림(RC1)을 추출하는 추출 회로(EC)를 포함하는

통신 회로.
제 1 항에 있어서,

상기 제 1 디지털 데이터 스트림(DD1)에 응답하여, 제 1 출력부(112)에서는 제 1 구동 신호(S1a)를 제공하고 제 2 출력부(113)에서는 제 2 구동 신호(S1b)를 제공하는 신호 생성기(DR)-상기 제 2 구동 신호(S1b)는 상기 복제 신호(S1b)를 나타냄-와,

상기 제 1 구동 신호(S1a) 및 상기 제 2 구동 신호(S1b)에 응답하여, 상기 신호 라인(TL)의 상기 근사하여 있는 단부에 전송될 제 1 전송 신호(S1)를 제공하는 인터페이스 회로(CI)와,

상기 비교 신호(S2b) 및 상기 제 2 구동 신호(S1b)에 응답하여, 상기 제 2 디지털 데이터 스트림(S2)을 검출하는 신호 수신기(RC,C1)를 더 포함하는

통신 회로.
제 2 항에 있어서,

상기 제 1 구동 신호(S1a) 및 상기 제 2 구동 신호(S1b)는 서로에 대해 상보적이 되도록 생성되는

통신 회로.
제 2 항에 있어서,

상기 인터페이스 회로(CI)는,

상기 신호 생성기(DR)에 접속되어 상기 제 1 구동 신호(S1a)를 수신하고 상기 신호 라인(TL)의 상기 근사하여 있는 단부에 접속되는 제 1 단자(1)와,

상기 신호 생성기(DR)에 접속되어 상기 제 2 구동 신호(S1b)를 수신하고 상기 신호 수신기(RC,C1)의 입력부에 접속된 제 2 단자(2)를 구비하는

통신 회로.
제 4 항에 있어서,

상기 인터페이스 회로(CI)는 저항(R1b,R1Nb,R3a,R3Na) 및 저항 네트워크 중 어느 하나를 포함하는

통신 신호.
제 4 항에 있어서,

상기 신호 수신기(RC)는 상기 제 2 단자(2)에서의 전압을 검출하는 전압 비교기(C1)로서 설계되고,

상기 제 1 단자(1) 및 상기 제 2 단자(2)에 대한 상기 인터페이스 회로(C1)의 저항(R1b,R3a)은 상기 제 1 디지털 데이터 스트림(DD1) 내의 신호 값 변화로 인해서 소정의 전압 값 이하의 전압 레벨 변화가 상기 제 2 단자에서 발생되도록 선택되는

통신 회로.
제 6 항에 있어서,

상기 신호 수신기(RC)는 상기 제 2 단자(2)의 전압을 소정의 임계 전압(VTH1)과 비교하는

통신 회로.
제 1 항 내지 제 7 항 중 어느 한 항에 있어서,

상기 신호 생성기(DR)는,

상기 제 1 디지털 데이터 스트림(DD1)의 실제 비트 값에 따라서 제 1 고전압(VHI1) 또는 제 1 저전압(VLO1)을 출력부에서 생성하는 제 1 구동기(D1)-상기 제 1 구동기(D1)의 상기 출력부는 상기 인터페이스 회로(CI)의 상기 제 1 단자(1)에 제 1 저항(R1)을 통해서 접속됨-와,

상기 제 1 디지털 데이터 스트림(DD1)의 반전된 실제 비트 값에 따라서 제 2 고전압(VHI1a) 또는 제 2 저전압(VLO1a)을 출력부에서 생성하는 제 2 구동기(D2)-상기 제 2 구동기(D1)의 상기 출력부는 상기 인터페이스 회로(CI)의 상기 제 2 단자(2)에 제 2 저항(R1a)을 통해서 접속됨-를 포함하는

통신 회로.
제 6 항에 있어서,

상보적 제 1 단자(1') 및 상보적 제 2 단자(2')에 대해 상보적인 저항(R1Nb)을 갖는 상보적 인터페이스 회로를 더 포함하며,

상기 제 1 상보적 단자(1‘)는 상보적 전송 라인(TL')에 접속되고 상보적 제 1 저항(R1N)을 통해서 상기 상보적 구동기(D1a)의 상기 출력부에 접속되며,

상기 제 2 상보적 단자(2‘)는 상기 전압 비교기(C1)의 제 2 입력부에 접속되고 상보적 제 2 저항(R1Na)을 통해서 상기 상보적 구동기(D1)의 상기 출력부에 접속되고,

상기 전압 비교기(C1)는 상기 제 2 단자(2)와 상기 제 2 상보적 단자(2') 간의 전압 차에 응답하여 상기 제 2 디지털 데이터 스트림(RC1)을 생성하는

통신 회로.
제 9 항에 있어서,

상기 제 1 고전압(VHI1)과 상기 제 2 고전압(VHI1a)이 실질적으로 동일하고,

상기 제 1 저전압(VLO1)과 상기 제 2 저전압(VLO1a)이 실질적으로 동일하며,

상기 제 1 저항(R1)과 상기 제 1 상보적 저항(R1N)의 저항치가 실질적으로 동일하고,

상기 제 2 저항(R1a)과 상기 제 2 상보적 저항(R1Na)의 저항치가 실질적으로 동일하며,

상기 인터페이스 회로의 저항(R1b)과 상기 상보적 인터페이스 회로의 저항(R1Nb)의 저항치가 실질적으로 동일한

통신 회로.
제 6 항 또는 제 7 항에 있어서,

상기 신호 생성기(DR)는,

제 3 저항(R3)을 통해서 상기 인터페이스 회로(CI)의 상기 제 1 단자(1)에 직류 전압(VHI1)을 제공하는 직류 전압 구동기(B1)와,

제 1 스위치(S1)를 통해서 상기 제 1 단자(1)에 접속된 제 1 전류 소스(I1)와,

제 2 스위치(S1a)를 통해서 상기 제 2 단자(2)에 접속된 제 2 전류 소스(I1a)를 포함하며,

상기 제 1 스위치(S1) 및 상기 제 2 스위치(S1a)는 상기 제 1 디지털 데이터 스트림(DD1)에 응답하여 서로 반대로 온/오프 스위칭되는

통신 회로.
제 11 항에 있어서,

상기 제 2 단자(2)의 전압이 규정된 범위 내로 시프트되도록 일정한 전류 소스에 의해서 구현되는 오프셋 전류(IOS)를 상기 제 2 단자(2)에 제공하는 수단을 더 포함하는

통신 회로.
제 11 항 또는 제 12 항에 있어서,

상기 인터페이스 회로의 저항(R3a)은 R3a = R3/2*(I1/I1a - 1)에 의해서 유도되고,

상기 R3a는 상기 제 1 단자(1)와 상기 제 2 단자(2)와 관련된 상기 인터페이스 회로의 저항을 나타내며,

상기 R3는 상기 제 3 저항을 나타내며,

상기 I1은 상기 제 1 전류 소스의 전류값을 나타내고,

상기 I1a은 상기 제 2 전류 소스의 전류값을 나타내는

통신 회로.
제 1 항 내지 제 13 항 중 어느 한 항에 있어서,

상보적 제 1 단자(1') 및 상보적 제 2 단자(2')에 대해 상보적인 저항(R3Na)을 갖는 상보적 인터페이스 회로를 더 포함하며,

자신의 입력 단자들 각각이 해당 제 1 전류 소스(I1) 및 제 2 전류 소스(I1a)에 접속된 상기 제 1 스위치(S1) 및 상기 제 2 스위치(S1a) 각각은 반균등(antivalent) 출력 단자를 구비하며,

상기 제 1 상보적 단자(1')는 상보적 전송 라인(TL')에 접속되고, 상보적 제 3 저항(R3N)을 통해서 상기 직류 전압 구동기(B1)에 접속되며, 상기 제 1 스위치(S1)의 상기 반균등 출력 단자에 접속되고,

상기 제 2 상보적 단자(2')는 상기 제 2 스위치(S1a)의 상기 반균등 출력 단자 및 상기 전압 비교기(C1)의 제 2 입력부에 접속되며,

상기 전압 비교기(C1)는 상기 제 2 단자(2)와 상기 제 2 상보적 단자(2') 간의 전압 차에 응답하여 상기 제 2 디지털 데이터 스트림(RC1)을 생성하는

통신 회로.
제 14 항에 있어서,

상기 제 1 전류 소스, 상기 제 2 전류 소스, 상기 제 1 스위치 및 상기 제 2 스위치는 공통 전류 소스(I0) 및 다수의 트랜지스터(Q1a - Q1f)에 의해 제공되고,

상기 다수의 트랜지스터(Q1a - Q1f)의 이미터 또는 소스는 상기 공통 전류 소스(I0)에 접속되고,

제 1 개수의 상기 트랜지스터(Q1a)의 컬렉터 또는 드레인은 상기 제 2 단자(2)에 접속되고,

제 2 개수의 상기 트랜지스터(Q1b, Q1c)의 컬렉터 또는 드레인은 상기 제 1 상보적 단자(1')에 접속되고,

제 3 개수의 상기 트랜지스터(Q1f)의 컬렉터 또는 드레인은 상기 제 2 상보적 단자(2')에 접속되고,

제 4 개수의 상기 트랜지스터(Q1d, Q1e)의 컬렉터 또는 드레인은 상기 제 1 단자(1)에 접속되는

통신 회로.
제 15 항에 있어서,

상기 제 1 개수 및 상기 제 3 개수는 임의의 제 1 자연수(n)이며,

상기 제 2 개수 및 상기 제 4 개수는 임의의 제 2 자연수(m)인

통신 회로.
다수의 전송 라인(TL1,TL2)을 통해서 DUT(device under test)(22)의 해당 핀(221,222)에 접속된 다수의 단일 핀 전자 회로(per-pin electronic circuit)(211,212)를 구비한 자동 테스트 장치(ATE)(21)로서,

상기 다수의 전송 라인(TL1,TL2) 중 하나로 접속하기 위해서 제 1 항 내지 제 16 항 중 어느 한 항에 따른 통신 회로(M11,M12)를 다수 개로 포함하는

자동 테스트 장치.
신호 라인(TL)을 걸쳐서 양방향 데이터 전송을 수행하는 방법으로서,

제 1 디지털 데이터 스트림(DD1)을 수신하여 해당 제 1 신호(S1)를 상기 신호 라인(TL)의 근사하여 있는 단부에 전송하고 이어서 상기 신호 라인(TL)의 떨어져 있는 단부에 접속된 원격 디바이스에 전송하는 단계와,

상기 원격 디바이스로로부터의 제 2 신호(S2)를 상기 신호 라인(TL)의 상기 근사하여 있는 단부에서 수신하여 상기 제 2 신호로부터 제 2 디지털 데이터 스트림(RC1)을 유도하는 단계와,

상기 제 1 디지털 데이터 스트림(DD1) 또는 상기 제 1 디지털 데이터 스트림(DD1)로부터 유도된 신호에 응답하여, 복제 신호(S1b)를 제공하는 단계와,

상기 복제 신호(S1b) 및 상기 신호 라인(TL)의 상기 근사하여 있는 단부로부터 유도된 비교 신호(S2b)에 응답하여, 상기 제 2 신호(S2)로부터 상기 제 2 디지털 데이터 스트림(RC1)을 추출하는 단계를 포함하는

양방향 데이터 전송 방법.
제 18 항에 있어서,

신호 생성기(DR) 내에서, 상기 제 1 디지털 데이터 스트림(DD1)에 응답하여, 제 1 구동 신호(S1a) 및 제 2 구동 신호(S1b)를 생성하는 단계-상기 제 2 구동 신호(S1b)는 상기 복제 신호(S1b)를 나타냄-와,

인터페이스 회로(CI) 내에서, 상기 제 1 구동 신호(S1a) 및 상기 제 2 구동 신호(S1b)를 결합하여, 상기 신호 라인(TL)으로 제 1 전송 신호(S1)를 제공하는 단계와,

상기 인터페이스 회로(CI) 내에서 상기 신호 라인(TL)으로부터 제 2 전송 신호(S2)를 수신하고 상기 제 2 전송 신호(S2) 및 상기 제 1 구동 신호(S1a)에 응답하여 비교 신호(S2b)를 생성하는 단계와,

상기 비교 신호(S2b) 및 상기 제 2 구동 신호(S1b)에 응답하여, 상기 제 2 디지털 데이터 스트림(S2)을 검출하는 단계를 더 포함하는

양방향 데이터 전송 방법.