KR20070115330A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명의 반도체소자의 제조방법은, 상대적으로 높은 밀도의 패턴들이 배치되는 제1 영역과 상대적으로 낮은 밀도의 패턴들이 배치되는 제2 영역을 갖는 반도체기판 위에서, 라인 형태로 배치되는 게이트패턴, 및 게이트패턴 주위에서 게이트패턴과 유사한 형태를 갖는 보조패턴을 형성하는 단계와, 그리고 보조패턴 중 평탄화 더미패턴용으로 사용될 보조패턴을 제외한 나머지 보조패턴을 제거하는 단계를 포함한다.
게이트, 균일도, 노광, 보조패턴

Description

반도체소자의 제조방법{Method of fabricating the semiconductor device}
도 1은 본 발명에 따른 제조방법에 의해 형성하고자 하는 반도체소자의 레이아웃도이다.
도 2는 본 발명에 따라 보조패턴이 형성된 반도체소자의 레이아웃도이다.
도 3은 도 1의 선 Ⅲ-Ⅲ'을 따라 절단하여 나타내 보인 단면도이다.
도 4는 본 발명에 따라 보조패턴의 일부를 제거하는 과정을 설명하기 위하여 나타내 보인 레이아웃도이다.
도 5는 본 발명에 따라 보조패턴의 일부가 제거된 반도체소자의 레이아웃도이다.
도 6은 도 5의 선 Ⅵ-Ⅵ'를 따라 절단하여 나타내 보인 단면도이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 보조패턴과 이에 대한 이중식각(double etch)을 이용하여 패턴 균일도를 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체소자, 예컨대 디램(DRAM; Dynamic Random Access Memory)과 같은 반도 체 메모리소자는 셀영역 및 주변회로영역을 갖는다. 셀영역 내에는 밀도가 높은, 즉 밀집한 라인 & 스페이스(line & space) 형태의 패턴들이 배치되는 반면에, 주변회로영역 내에는 크기도 크고, 간격도 상대적으로 큰 낮은 패턴 밀도를 갖는 패턴들이 배치되는 것이 일반적이다.
그런데 노광공정시 밀도가 높은 셀영역에서의 해상도(resolution)가 향상되도록 셀영역 레이아웃의 임계치수를 기준으로 노광을 수행한다. 그런데 패턴 밀도 차이로 인하여, 셀영역에서는 패턴이 정상적으로 형성되는 반면에, 주변회로영역에서는 공정마진 및 균일도가 취약하여 패턴이 정상적으로 형성되지 않는 경우가 발생한다.
또한 낮은 패턴밀도를 갖는 패턴들로 이루어진 주변회로영역에서는 플레어(flare)와 같이 노광에서 나타나는 노이즈(noise)에 취약하여 균일도를 더욱 더 저하시키며, 특히 개구(open)되는 부분이 많아서 식각 로딩(etch loading) 및 식각 바이어스(etch bias)가 불안정해져 균일도 향상에 제약이 있다.
기존에는 개구되는 부분을 조절하기 위하여 CMP(Chemical Mechanical Polishing) 더미(dummy)를 형성하였으나, 이는 소자분리영역, 게이트, 이온주입, 다른 막 등과의 분리가 요구되어 패턴의 밀집도를 향상시키는데는 한계가 있다.
이와 같이 주변회로영역의 게이트 공정마진 및 균일도의 취약은 수율을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 공정마진 및 균일도를 향상 시킬 수 있는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 제조방법은, 상대적으로 높은 밀도의 패턴들이 배치되는 제1 영역과 상대적으로 낮은 밀도의 패턴들이 배치되는 제2 영역을 갖는 반도체기판 위에서 라인 형태로 배치되는 게이트패턴 및 상기 게이트패턴 주위에서 상기 게이트패턴과 유사한 형태를 갖는 보조패턴을 형성하는 단계; 및 상기 보조패턴 중 평탄화 더미패턴용으로 사용될 보조패턴을 제외한 나머지 보조패턴을 제거하는 단계를 포함한다.
상기 보조패턴은, 상기 제2 영역에서의 패턴밀도가 상기 제1 영역의 게이트패턴의 밀도와 유사하도록 형성하는 것이 바람직하다.
상기 보조패턴의 일부를 제거하는 단계는, 임플란트 층과의 오버랩 마진을 고려하여 수행하는 것이 바람직하다.
상기 게이트패턴 및 보조패턴을 형성하는 단계는, 상기 제1 영역에서 소망하는 해상도를 얻는데 필요한 조건하에서의 노광으로 수행하는 것이 바람직하다.
이하 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 제조방법에 의해 형성하고자 하는 반도체소자의 레이아웃도이다. 그리고 도 2는 본 발명에 따라 보조패턴이 형성된 반도체소자의 레이아웃도이고, 도 3은 도 1의 선 Ⅲ-Ⅲ'을 따라 절단하여 나타내 보인 단면도이다. 도 2의 레이아웃은 도 1에서 "100"으로 나타낸 부분으로 한정된 것이다.
먼저 도 1에 도시된 바와 같이, 액티브영역(111, 112)을 가지며, 게이트패턴(120)은 액티브영역(112)에 중첩되는 라인 형태로 배치된다. 액티브영역(111) 내에는 밀도가 높은 패턴들로 이루어지는 영역이 있을 수 있고, 밀도가 낮은 패턴들로 이루어지는 영역이 있을 수 있다. 또한 평탄화시 더미패턴으로 사용한 CMP 더미패턴(140)도 배치될 수 있다.
다음에 도 2 및 도 3에 도시된 바와 같이, 게이트패턴(120)과, 이 게이트패턴(120) 주변에 배치되는 보조패턴(130)에 대응되는 패턴들을 갖는 마스크를 이용하여 반도체기판(200) 위에 게이트패턴(120) 및 보조패턴(130)을 형성한다. 반도체기판(200)은 소자분리막(220)에 의해 한정되는 액티브영역(210)을 갖는다. 상기 게이트패턴(120) 및 보조패턴(130) 형성을 위한 노광시, 상대적으로 밀도가 높은 영역, 예컨대 셀영역에서 소망하는 해상도를 얻는데 필요한 조건, 일 예로서 소정의 조명계 하에서 노광을 수행한다. 상기 보조패턴(130)에 의해 상대적으로 밀도가 낮은 영역에서도 밀도가 높아지며, 따라서 공정마진이 증대되며 노광 노이즈에 의한 균일도 저하가 억제된다. 보조패턴(130)은 액티브영역, 임플란트 층(implant layer)와의 이격거리나 중첩 여부를 무시하고 형성해도 된다.
도 4는 본 발명에 따라 보조패턴의 일부를 제거하는 과정을 설명하기 위하여 나타내 보인 레이아웃도이다. 그리고 도 5는 본 발명에 따라 보조패턴의 일부가 제거된 반도체소자의 레이아웃도이고, 도 6은 도 5의 선 Ⅵ-Ⅵ'를 따라 절단하여 나타내 보인 단면도이다.
먼저 도 4에 도시된 바와 같이, 보조패턴(130)의 일부를 제거하기 위하여 일 부 보조패턴(130)을 노출시키는 마스크 레이아웃을 이용하여 보조패턴(130)의 일부를 제거한다. 도 4에서 "140"으로 표시된 부분은 보조패턴(130) 중 남아야 할 부분을 나타낸다.
다음에 도 5 및 도 6에 도시된 바와 같이, 도 4의 마스크 레이아웃을 이용하여 보조패턴(130) 중 일부를 제거한다. 이때 액티브영역 위에 있는 보조패턴(130)은 제거되도록 하며, 특히 임플란트 층과의 중첩 마진을 고려하여 제거한다. 남아 있는 보조패턴(130)은 CMP 더미패턴으로 사용하며, 이에 따라 별도의 CMP 더미패턴을 형성할 필요가 없다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 패턴밀도가 낮은 주변회로영역에서도 패턴밀도를 증대시켜 노광시 공정마진을 증대시킬 수 있으며 노광 노이즈에 의한 균일도 저하가 억제된다. 또한 일부 보조패턴을 남겨 CMP 더미패턴으로 사용함으로써 별도의 CMP 더미패턴을 형성할 필요가 없다.

Claims (4)

  1. 상대적으로 높은 밀도의 패턴들이 배치되는 제1 영역과 상대적으로 낮은 밀도의 패턴들이 배치되는 제2 영역을 갖는 반도체기판 위에서 라인 형태로 배치되는 게이트패턴 및 상기 게이트패턴 주위에서 상기 게이트패턴과 유사한 형태를 갖는 보조패턴을 형성하는 단계; 및
    상기 보조패턴 중 평탄화 더미패턴용으로 사용될 보조패턴을 제외한 나머지 보조패턴을 제거하는 단계를 포함하는 반도체소자의 제조방법.
  2. 제1항에 있어서,
    상기 보조패턴은, 상기 제2 영역에서의 패턴밀도가 상기 제1 영역의 게이트패턴의 밀도와 유사하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서,
    상기 보조패턴의 일부를 제거하는 단계는, 임플란트 층과의 오버랩 마진을 고려하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서,
    상기 게이트패턴 및 보조패턴을 형성하는 단계는, 상기 제1 영역에서 소망하는 해상도를 얻는데 필요한 조건하에서의 노광으로 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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US8398874B2 (en) 2009-11-24 2013-03-19 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductors using dummy patterns

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