KR20070114156A - Ｓｎｓｅ 기반의 제한적인 재프로그램 가능 셀 - Google Patents

Ｓｎｓｅ 기반의 제한적인 재프로그램 가능 셀

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KR20070114156A
KR20070114156A KR1020077021078A KR20077021078A KR20070114156A KR 20070114156 A KR20070114156 A KR 20070114156A KR 1020077021078 A KR1020077021078 A KR 1020077021078A KR 20077021078 A KR20077021078 A KR 20077021078A KR 20070114156 A KR20070114156 A KR 20070114156A
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Abstract

본 발명은 제한된 횟수만큼 프로그램 가능한 메모리 장치를 제공하는 방법 및 장치를 제공한다. 대표적인 실시예에 따르면, 메모리 장치와 그 형성 방법은 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이에 칼코게나이드의 층이나 게르마늄 함유층을 제공한다. 메모리 장치는 칼코게나이드 또는 게르마늄 함유층과 제2 전극 사이에 주석-칼코게나이드층을 더 구비한다.

Description

ＳＮＳＥ 기반의 제한적인 재프로그램 가능 셀{SNSE-BASED LIMITED REPROGRAMMABLE CELL}
본 발명은 메모리 장치의 분야에 관한 것으로, 특히 제한된 횟수 프로그래밍될 수 있는 메모리 장치에 관한 것이다.
프로그램 가능 도전성 랜덤 액세스 메모리(PCRAM) 소자를 구비하는 저항성 가변 메모리 소자가 반휘발성 및 비휘발성 랜덤 액세스 메모리 소자로서의 적절성에 대해 조사되어 왔다. 예시적인 PCRAM 장치는 마이크론 테크놀로지, 인코포레이티드에 양도된 미국 특허 제6,348,365호에 개시되어 있다.
PCRAM 장치는 일반적으로 활성 스위칭 재료로서 칼코게나이드 유리를 구비한다. 은과 같은 도전성 재료가 칼코게나이드 유리에 일체화되어 도전성 채널을 생성한다. 장치의 동작 중에, 도전성 채널은 기입 및 소거 전압과 같은 이후의 프로그래밍 전압을 통해 메모리 소자에 대한 특별한 저항 상태(예컨대, 더 높거나 더 낮은 저항 상태)를 프로그램하도록 금속 이온을 수용 및 방출할 수 있다. 프로그래밍 전압이 제거된 후, 프로그래밍된 저항 상태는 일반적으로 몇 시간 ∼ 몇 주의 기간 동안 그대로 유지될 수 있다. 이러한 방식으로, 일반적인 칼코게나이드 유리 기반의 PCRAM 장치는 2개의 각각의 논리 상태를 정의하는 적어도 2개의 저항 상태 를 갖는 가변 저항성 메모리로서 기능을 한다.
하나의 예시적인 PCRAM 장치는 은(Ag) 및 은 셀레나이드(Ag2+/-xSe)와 함께 백본(backbone)으로서 게르마늄 셀레나이드(즉, GexSe100 -x) 칼코게나이드 유리를 사용한다. 예를 들면, 마이크론 테크놀로지 인코포레이트에 양도된 미국 특허 출원 제2004/0038432호를 참조하라.
은-칼코게나이드 재료가 칼코게나이드 유리층을 통해 은 이온이 이동하기 위한 도전성 채널의 형성에 도움을 주기에 적합하지만, 은의 사용과 관련된 어떤 결점으로 인해, 다른 은 기반이 아닌 칼코게나이드 재료가 바람직할 수도 있다. 예를 들면, Ag2Se와 같은 은 함유 화합물/합금의 사용이 PCRAM 장치 계층화(layering)에서의 응집 문제를 초래할 수 있고, Ag-칼코게나이드 기반의 장치는 예컨대, 260℃ 이상에 접근하는 더 높은 처리 온도에 견딜 수 없다. 주석(Sn)은 은에 비해 GexSe100 -x 내에서 감소된 열 이동성을 갖고, 주석-칼코게나이드는 은-칼코게나이드보다 독성이 덜하다.
박막을 가로질러 전압 전위의 인가 하에 스위칭 장치로서 SnSe(주석 셀레나이드)의 박막의 사용에 대한 연구가 행해져 왔다. 580Å SnSe막은 Sn이 풍부한 재료(예컨대, 덴드라이트)를 형성함으로써 5∼15V의 전위가 인가될 때 더 높은 저항 상태(MOhm으로 측정 가능)와 더 낮은 저항 상태(kOhm으로 측정 가능) 사이에서 비휘발성 스위칭을 나타내는 것으로 밝혀진 바 있다. 또한, 칼코게나이드 유리인 GexSe100 -x로의 Sn의 첨가는, 충분히 높은 전위 예컨대, 〉40V가 칼코게나이드 유리를 가로질러 인가되면, 메모리 스위칭을 생성하는 것으로 밝혀진 바 있다. 그러나, 그러한 스위칭 전위는 가변 메모리 장치에는 너무 높다.
1회 프로그램 가능한(OTP) 메모리 셀이 공지되어 있고 다수의 애플리케이션을 갖는다. 일반적인 OTP 메모리 셀은 퓨즈나 안티퓨즈(antifuse)로서 기능을 할 수 있다. 메모리 장치 애플리케이션에서는, 그러한 퓨즈나 안티퓨즈는 칼럼 라인과 로우 라인 사이에 접속될 수 있다. 퓨즈를 갖는 메모리 셀에서는, 칼럼 라인을 통해 전송된 전하는 1의 값을 나타내는 접지된 로우 라인으로 셀 내의 손상되지 않은 퓨즈를 통과할 것이다. 셀의 값을 0으로 변화시키기 위해, 특정한 양의 전류가 셀에 인가되어 퓨즈를 연소시킨다. 초기 프로그래밍된 상태가 0인 안티퓨즈를 갖는 셀에서는, 셀은 1 상태로 프로그래밍된다. 종래의 OTP 셀은 일단 프로그래밍되면, 그 셀들은 소거되거나 재프로그래밍될 수 없다.
따라서, OTP나 OTP 같은 메모리 셀로서 동작할 수 있는 저항성 가변 메모리 소자를 갖는 것이 바람직하다. 또한, 초기 프로그래밍 후에 적어도 1회 재프로그래밍될 수 있는 그러한 메모리 소자를 갖는 것이 바람직하다.
본 발명의 대표적인 실시예는 제한된 횟수 프로그래밍될 수 있는 메모리를 제공하는 방법 및 장치를 제공한다. 대표적인 실시예에 따르면, 메모리 장치 및 그 형성 방법은 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이에 재료를 포함하는 칼코게나이드 또는 게르마늄의 층을 제공한다. 메모리 장치는 재료층을 포함하는 칼코게나이드 또는 게르마늄과 제2 전극 사이에 주석-칼코게나이드층을 더 구비한다.
본 발명의 상기 및 다른 특징 및 이점은 첨부하는 도면과 관련하여 제공되는 이하의 상세한 설명으로부터 더 잘 이해될 것이다.
본 발명의 상술한 특징 및 이점은 첨부하는 도면을 참조하여 제공되는 이하의 대표적인 실시예의 상세한 설명으로부터 더욱 명확해질 것이다.
도 1은 본 발명의 대표적인 실시예에 따르는 메모리 소자의 횡단면도이다.
도 2A∼2D는 처리의 다른 단계에서의 도 1의 메모리 소자의 횡단면도이다.
도 3은 본 발명의 다른 대표적인 실시예에 따르는 메모리 소자의 횡단면도이다.
도 4는 본 발명의 또 다른 대표적인 실시예에 따르는 메모리 소자의 횡단면도이다.
도 5는 본 발명의 또 다른 대표적인 실시예에 따르는 메모리 소자의 횡단면도이다.
도 6은 본 발명의 대표적인 실시예에 따르는 처리 시스템을 도시하는 도면이다.
이하의 상세한 설명에서, 본 발명의 여러 가지 특정 실시예에 대해 언급한다. 이들 실시예는 당업자가 발명을 실시할 수 있게 하기에 충분히 상세하게 설명된다. 다른 실시예들이 채용될 수 있고, 여러 가지 구조적, 논리적 및 전기적인 변경이 본 발명의 사상이나 범위를 벗어남 없이 이루어질 수 있음을 이해할 것이다.
이하의 설명에서 사용되는 용어 "기판"은 노출된 기판 표면을 갖는 반도체 기판으로 한정되는 것은 아니지만 그것을 포함하는 어떤 지지 구조를 포함할 수 있다. 반도체 기판은 실리콘 온 인슐레이터(SOI), 실리콘 온 사파이어(SOS), 도핑 및 도핑되지 않은 반도체, 베이스 반도체 기초에 의해 지지되는 실리콘의 에피택셜층, 및 다른 반도체 구조를 포함하는 것으로 이해해야 한다. 이하의 설명에서 반도체 기판이나 웨이퍼에 대해 언급할 때, 베이스 반도체나 기초 내 또는 상에 영역이나 접합을 형성하기 위해 이전의 프로세스 단계들이 이용될 수 있다. 기판은 반도체 기반일 필요는 없지만, 금속, 합금, 유리, 폴리머, 세라믹, 및 당업계에 공지되어 있는 바와 같은 임의의 다른 지지 재료에 한정되는 것은 아니지만 그것을 포함하는, 집적 회로를 지지하는 데 적합한 임의의 지지 구조일 수 있다.
용어 "주석"은 원소 주석뿐만 아니라, 주석 합금이 도전성인 한, 그리고 주석의 물리적 및 전기적 성질이 불변인 채로 유지되는 한, 반도체 산업에서 공지되어 있는 바와 같이, 다른 금속과의 다양한 합금의 조합으로 또는 다른 트레이스 금속을 갖는 주석을 포함하도록 의도된다.
용어 "주석-칼코게나이드"는 주석을 미량 초과 또는 부족하게 갖는 일부 종들(species)을 포함하는 주석과 칼코겐(예컨대, 황(S), 셀레늄(Se), 텔루르(Te), 폴로늄(Po) 및 산소(O))의 여러 가지 합금, 화합물 및 혼합물을 포함하도록 의도된다. 예를 들면, 주석 셀레나이드, 주석-칼코게나이드의 종들은 일반식 Sn1 +/- xSe로 표현될 수 있다. Sn과 Se 사이의 특별한 화학양론비에 의한 제한은 없지만, 본 발명의 장치는 일반적으로 Sn1 +/- xSe 종들을 포함하며, 여기에서 x는 약 1과 약 0 사이의 범위이다.
용어 "칼코게나이드 재료", "칼코게나이드 유리" 또는 "결정질 칼코게나이드"는 주기율표의 ⅥA족(또는 16족)으로부터의 원소를 포함하는 유리나 결정질 재료를 구비하는 재료를 구비하도록 의도된다 칼코겐이라고도 하는 ⅥA족 원소는 황(S), 셀레늄(Se), 텔루르(Te), 폴로늄(Po) 및 산소(O)를 포함한다. 칼코게나이드 재료의 예는 모두 다양한 화학양론을 갖는 GeTe, GeSe, GeS, InSe 및 SbSe를 포함한다.
본 발명을 이하 대표적인 실시예들을 예시하는 도면을 참조하여 설명하고, 그 전체에 걸쳐 동일한 참조 번호는 동일한 특징을 나타낸다. 도 1은 본 발명에 따라 구성된 메모리 소자(100)의 대표적인 실시예를 도시한다. 도 1에 도시된 소자(100)는 기판(10)에 의해 지지된다. 기판(10) 상에는, 반드시 바로 위일 필요는 없지만, 도시된 소자(100)와 도시된 소자(100)가 하나의 부품인 메모리 어레이의 일부분의 복수의 다른 유사한 장치를 상호 접속하는 역할을 하는 도전성 어드레스 라인(12)이 있다. 기판(10)과 어드레스 라인(12) 사이에 선택적인 절연층(11)을 일체화하는 것이 가능하고, 이것은 기판(10)이 반도체 기반인 경우 바람직할 수 있다. 도전성 어드레스 라인(12)은 도핑된 폴리실리콘, 은(Ag), 금(Au), 동(Cu), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 백금(Pt), 티타늄(Ti), 및 기타 재료와 같은 상호 접속 라인을 제공하는 데 유용한 것으로 당업계에서 알려진 임의의 재료일 수 있다. 어드레스 라인(12) 상에는, 또한 어드레스 라인(12) 상에 있는 절연층(14) 내에 한정되는 제1 전극(16)이 있다. 이 전극(16)은 후술하는 층(18)으로 이동하지 않는 바람직하게는 텅스텐(W)인 임의의 도전성 재료일 수 있다. 절연층(14)은 예를 들면, 실리콘 니트라이드(Si3N4), 저(低) 유전상수 재료, 절연 유리, 또는 절연 폴리머일 수 있지만, 그러한 재료에 한정되는 것은 아니다. 도 1에 도시된 바와 같이, 선택적인 절연층(11)은 어드레스 라인(12)과 기판(10) 사이에 있을 수 있다.
메모리 소자(100)(즉, 정보를 저장하는 부분)는 제1 전극(16) 상에 형성된다. 도 1에 도시된 실시예에서는, 칼코게나이드 재료층(18) 예컨대, 게르마늄 셀레나이드(GexSe100-x)가 제1 전극(16) 상에 제공된다. 게르마늄 셀레나이드는 약 Ge33Se67∼약 Ge60Se40의 화학양론 범위 내에 있을 수 있다. 칼코게나이드 재료층(18)은 약 100Å 및 약 1000Å 사이의 두께 예컨대, 약 300Å 두께일 수 있다. 층(18)은 단일 층일 필요는 없고, 동일하거나 상이한 화학양론을 갖는 복수의 칼코게나이드 서브층으로 이루어질 수도 있다. 칼코게나이드 재료층(18)은 하부 전극(16)과 전기적인 접촉을 하고 있다. 이와 달리, 메모리 소자(100)는 칼코게나이드 재료층(18)의 위치에 칼코게나이드 재료를 포함할 필요가 없는 게르마늄 함유 층을 구비할 수 있다.
칼코게나이드 재료층(18)(또는 게르마늄 함유 층) 상에는, 주석-칼코게나이드 예컨대, 주석 셀레나이드(Sn1 +/- xSe, 여기에서 x는 약 1과 0 사이에 있다)의 층(20)이 있다. 또한, 황, 산소, 또는 텔루르와 같은 다른 칼코게나이드 재료가 셀레늄을 대체될 수 있는 것도 가능하다. 주석-칼코게나이드층(20)은 약 100Å∼약 400Å 두께일 수 있지만, 그 두께는 하부 칼코게나이드 재료층(18)의 두께에 부분적으로 의존한다. 주석-칼코게나이드층(20)의 두께 대 하부 칼코게나이드 재료층(18)의 두께의 비는 약 4:3 미만 예컨대, 약 1:3과 약 4:3 사이이어야 한다. 주석-칼코게나이드층(20)의 두께 대 하부 칼코게나이드 재료층(18)의 두께의 비가 감소함에 따라(즉, 주석-칼코게나이드층(20)이 칼코게나이드 재료층(18)에 비해 더욱 얇아짐에 따라), 메모리 소자(100)는 더욱 OTP 셀처럼 동작할 수 있다.
도 1을 또한 참조하면, 선택적인 금속층(22)이 은(Ag)이 대표적인 금속인 상태로 주석-칼코게나이드층(20) 상에 제공된다. 이 금속층(22)은 약 500Å 두께이다. 금속층(22) 상에는 제2 전극(24)이 있다. 제2 전극(24)은 제1 전극(16)과 동일한 재료로 만들어질 수 있지만, 그럴 필요는 없다. 도 1에 도시된 대표적인 실시예에서는, 제2 전극(24)은 바람직하게는 텅스텐(W)이다. 장치(들)는 절연층(26)에 의해 분리될 수 있다.
본 발명이 어떤 특정 이론에 의해 뒷받침될 필요는 없지만, 조절 전압의 인가 시에, 하나 이상의 주석-칼코게나이드층(20)으로부터의 금속 이온이 칼코게나이드 재료층(18) 내에 하나 이상의 도전성 채널을 형성하는 것으로 믿어진다. 특히, 조절 단계는 장치(100)의 메모리 소자 구성을 가로질러 전위를 인가하여, 주석-칼코게나이드층(20)으로부터의 재료가 칼코게나이드 유리층(18)에 일체화됨으로써, 칼코게나이드 유리층(18)을 통해 도전성 채널을 형성하는 단계를 포함한다. 후속 하는 프로그래밍 중에 도전성 채널의 내외로의 층(20)으로부터의 이온의 이동은 메모리 장치(100)를 가로질러 검출 가능한 저항이 변화하게 하는 도전성 경로를 형성한다.
또한, 본 발명의 본 실시예 및 다른 실시예에 층(20)과 같은 주석-칼코게나이드층을 사용하면, 결과적으로 생성된 장치(10)에 향상된 온도 안정성을 제공한다. 예를 들면, 본 발명에 따라 주석-칼코게나이드층을 포함하는 장치들은 대략 200℃의 온도에서 기능하도록 보여져 왔고, 칼코게나이드 유리 및 은 함유층을 이용하는 장치가 견딜 수 없는 대략 300℃의 초과하여 온도 내성을 가질 수 있다.
도 1의 대표적인 실시예에서는, 도전성 전압은 칼코게나이드층(18)의 저항 상태를 고저항 상태로부터 중간 저항 상태로 변경한다. 조절 전압보다 낮은 에너지를 갖는 후속 인가되는 기입 전압은 그 후 칼코게나이드층을 더 낮은 저항 상태로 프로그램할 수 있다. 기입 전압의 인가는 기입 전압이 제거되어 도전성 통로를 형성한 후에도 금속 이온들이 남아 있는 사용 가능한 금속 이온들이 도전성 채널로 이동하게 한다.
본 발명의 대표적인 실시예에 따르는 메모리 소자(예컨대, 메모리 소자(100))는 OTP나 OTP형 메모리 소자로서 동작한다. 즉, 메모리 소자(100)는 1회만 프로그래밍될 수 있어, 소거될 수 없거나; 제한된 횟수(예컨대, 약 20 이하의 횟수)만큼 프로그래밍 및 소거될 수 있다.
상기 언급한 바와 같이, 주석-칼코게나이드층(20)의 두께 대 하부 칼코게나이드 재료(또는 게르마늄)층(18)의 두께의 비가 감소함에 따라, 메모리 소자(100) 는 더욱 OTP 셀처럼 동작할 수 있다. 이것이 발생하는 하나의 이유는 금속층(22)으로부터의 금속(예컨대, 은)이 주석-칼코게나이드층(20)으로부터의 주석과 반응하기 때문이라고 믿어지고 있다. 결과적으로 생성된 합금은 도전성을 유지하며, 그로 인해 메모리 소자(100)의 저저항 상태를 촉진한다.
도 2A∼2D는 본 발명의 대표적인 방법 실시예에 따르는 메모리 소자(100)의 형성을 도시하는 다양한 제조 단계에서의 웨이퍼의 횡단면도이다. 이전의 동작의 결과를 논리적으로 필요로 하는 것을 제외하고는, 여기에 설명한 동작 중 어느 것에 대해 특별한 순서는 필요 없다. 따라서, 이하의 동작들은 일반적인 순서로 실행되는 것으로 설명되고, 그 순서는 대표적인 것일 뿐 원하는 경우 변경될 수 있다. 하나의 메모리 소자(100)의 형성이 도시되어 있지만, 메모리 소자(100)는 동시에 형성될 수 있는 메모리 소자의 어레이 내의 하나의 메모리 소자일 수 있음이 이해될 것이다.
또한 도 2A에 도시된 바와 같이, 기판(10)이 먼저 제공된다. 상기에 나타낸 바와 같이, 기판(10)은 반도체 기반일 수 있거나, 지지 구조로서 유용한 다른 재료일 수 있다. 원하는 경우, 선택적인 절연층(11)이 기판(10) 상에 형성될 수 있다. 선택적인 절연층(11)은 실리콘 산화물, 실리콘 질화물, 또는 다른 절연성 재료일 수 있다. 기판(10)(및 원하는 경우, 선택적인 절연층(11)) 상에는, 바람직하게는 텅스텐이지만, 도핑된 폴리실리콘, 알루미늄, 백금, 은, 금, 니켈, 티타늄과 같은 도전성 재료를 증착함으로써 도전성 어드레스 라인(12)이 형성된다. 도전성 재료는 예컨대, 포토리소그래픽 기술을 이용하여 패터닝되고, 에칭되어 어드레스 라 인(12)을 형성한다. 도전성 재료는 스퍼터링, 화학적 기상 증착, 플라즈마 강화 화학적 기상 증착, 증착(evaporation), 또는 도금과 같은 당업계에 공지된 임의의 기술에 의해 증착되어도 된다.
어드레스 라인(12) 상에 절연층(14)이 형성된다. 절연층(14)은 실리콘 질화물, 저 유전상수 재료, 또는 당업계에 공지된 다른 절연체일 수 있고, 임의의 공지된 방법에 의해 형성될 수도 있다. 바람직하게는, 절연층(14)(예컨대, 실리콘 질화물)은 주석 이온 이동을 허용하지 않는다. 예컨대, 포토리소그래픽 및 에칭 기술에 의해 절연층(14) 내에 개구(14a)가 생성되어, 하부 어드레스 라인(12)의 일부분을 노출시킨다. 절연층(14) 상과 개구(14a) 내에 도전성 재료의 층을 형성함으로써, 개구(14a) 내에 제1 전극(16)이 형성된다. 절연층(14) 상으로부터 도전성 재료를 제거하기 위해 화학 기계적 연마(CMP) 단계가 실행된다. 바람직하게는, 제1 전극(16)은 텅스텐으로 형성되지만, 층(18) 내로 이동하지 못하게 하는 임의의 적절한 도전성 재료가 사용될 수도 있다.
도 2B에 도시된 바와 같이, 칼코게나이드 재료층(18)은 제1 전극(16)과 절연층(14) 상에 형성된다. 칼코게나이드 재료층(18)의 형성은 임의의 적절한 방법에 의해 예컨대, 스퍼터링에 의해 달성될 수 있다. 칼코게나이드 재료층(18)은 예컨대, 약 100Å과 약 1000Å 사이의 두께로 예컨대, 약 300Å 두께로 형성된다.
메모리 소자(100)는 칼코게나이드 재료층(18)의 위치에 칼코게나이드 재료를 포함할 필요가 없는 게르마늄 함유층을 대신 포함할 수도 있다. 그러한 경우에, 게르마늄 함유층은 임의의 공지된 기술에 의해 예컨대, 스퍼터링에 의해 형성될 수 있다.
칼코게나이드 재료층(18) 상에 주석-칼코게나이드층(20)이 형성된다. 주석-칼코게나이드층(20)은 다른 기술등 중에서 임의의 적절한 방법 예컨대, 물리적 기상 증착, 화학적 기상 증착, 코이베이퍼레이션(co-evaporation), 스퍼터링에 의해 형성될 수 있다. 주석-칼코게나이드층(20)은 예를 들면, 약 100Å과 약 400Å 사이의 두께로 형성되지만, 그 두께는 부분적으로는 하부 칼코게나이드 재료층(18)의 두께에 의존한다. 주석-칼코게나이드층(20)의 두께 대 하부 칼코게나이드 재료층(18)의 두께의 비는 바람직하게는 약 4:3 미만 예컨대, 약 1:3과 약 4:3 사이이다.
선택적으로, 주석-칼코게나이드층(20) 상에는 금속층(22)이 형성된다. 금속층(22)은 바람직하게는, 은(Ag)이거나, 또는 적어도 은을 함유하며, 약 300Å∼약 500Å의 바람직한 두께로 형성된다. 금속층(22)은 당업계에 공지된 임의의 기술에 의해 증착될 수 있다.
금속층(22) 상에는 도전성 재료가 증착되어 제2 전극(24)을 형성한다. 제1 전극(16)과 유사하게, 제2 전극(24)용의 도전성 재료는 도전성 전극에 적합한 임의의 재료일 수 있다. 하나의 대표적인 실시예에서, 제2 전극(24)은 텅스텐이다.
도 2C를 참조하면, 제2 전극(24)층 상에 포토레지스트의 층(30)이 증착되고, 마스크 및 패터닝되어 메모리 소자(100)의 스택(33)을 형성한다. 절연층(14)이 에치 스탑(etch stop)으로 사용되고 도 2C에 도시된 바와 같은 스택(33)을 남겨둔 상태로 층들(18, 20, 22, 24)의 부분들을 제거하기 위해 에칭 단계가 사용된다. 포 토레지스트(30)는 도 2D에 도시된 구조를 남겨두고 제거된다.
스택(33) 및 절연층(14) 상에 절연층(26)이 형성되어 도 1에 도시된 구조를 얻는다. 이러한 격리 단계는 한정된 메모리 셀 전극(16, 24)으로부터 메모리 소자(100)가 일부인 집적 회로(예컨대, 논리 회로, 감지 증폭기 등)의 다른 회로로의 접속의 형성이 후속할 수 있다.
도 3은 본 발명의 대표적인 실시예에 따르는 메모리 소자(300)를 도시한다. 메모리 소자(300)에 대해, 어드레스 라인(12)은 또한 제1 전극(16)으로서의 역할을 한다. 그러한 경우, 별개의 제1 전극의 형성은 생략된다.
도 4는 본 발명의 대표적인 실시예에 따르는 메모리 소자(400)를 도시한다. 메모리 소자(400)는 제2 전극(24)의 위치에 의해 현저하게 정해진다. 메모리 소자(400)의 층들(18, 20, 22)은 조합된 어드레스 라인 및 전극 구조(12/16) 상에 형성되는 블랭킷층이다. 이와 달리, 하부 어드레스 라인(12)으로부터 분리되어 있는 제1 전극(16)이 메모리 소자(100)(도 1)에서와 같이 사용될 수 있다. 도 4에서, 제2 전극(24)은 페이지의 면에 수직으로 도시되어 있고, 어드레스 라인 및 전극 구조(12/16)는 페이지의 면에 평행하게 도시되어 있다. 제2 전극(24)이 어드레스 라인 및 전극 구조(12/16) 바로 위에 있는 배치는 메모리 소자(400)의 동작 중에 형성되는 도전성 경로의 위치를 정한다. 이러한 방법으로, 제2 전극(24)이 메모리 소자(400)의 배치를 정한다.
도 5는 본 발명의 다른 대표적인 실시예에 따르는 메모리 소자(500)를 도시한다. 도시된 메모리 소자(500)에서, 칼고게나이드 재료(또는 게르마늄), 주석-칼 코게나이드 및 선택적인 금속층(18, 20, 22)이 비아(via)(28) 내에 형성된다. 비아(28)는 어드레스 라인 및 전극 구조(12/16) 상의 절연층(14) 내에 형성된다. 제2 전극(24)뿐만 아니라 층들(18, 20)은 절연층(14) 상에 및 비아(28) 내에 등각으로 증착된다. 층들(18, 20, 22, 24)은 비아(28) 상에 스택을 형성하도록 패터닝되고 그것이 에칭되어 완전한 메모리 소자(500)를 형성한다. 이와 달리, 하부 어드레스 라인(12)으로부터 분리되어 있는 제1 전극(16)이 사용될 수 있다. 그러한 분리 전극(16)은 칼코게나이드 재료(또는 게르마늄)층(18)의 형성 이전에 비아(28) 내에 형성될 수 있다.
상술한 실시예들은 메모리 어레이의 부분일 수 있는 본 발명에 따르는 몇 가지 가능한 저항성 가변 메모리 소자만의 형성을 언급한다. 그러나, 메모리 어레이로서 제조되어 메모리 소자 액세스 회로와 함께 동작할 수 있는, 본 발명은 발명의 사상 내에서 다른 메모리 구조의 형성을 의도하는 것으로 이해되어야 한다.
도 6은 본 발명에 따르는 저항성 가변 메모리 소자(예컨대, 소자(100, 300, 400, 및/또는 500)를 채용하는 메모리 회로(648) 예컨대, 메모리 장치를 구비하는 프로세서 시스템(600)을 도시한다. 예컨대, 컴퓨터 시스템일 수 있는 프로세서 시스템(600)은 일반적으로 버스(652)를 통해 입/출력(I/O) 장치(646)와 통신하는 마이크로프로세서, 디지털 신호 프로세서, 또는 다른 프로그램 가능 디지털 논리 장치와 같은 중앙 처리 장치(CPU: 644)를 포함한다. 메모리 회로(648)는 일반적으로 메모리 제어기를 통해 버스(652) 상에서 CPU(644)와 통신한다.
컴퓨터 시스템의 경우에, 프로세서 시스템(600)은 버스(652)를 통해 또한 CPU(644)와 통신하는 컴팩트 디스크(CD) ROM 드라이브(656) 및 플로피 디스크 드라이브(654)와 같은 주변 장치를 구비할 수 있다. 메모리 회로(648)는 바람직하게는 하나 이상의 저항성 가변 메모리 소자 예컨대, 소자(100)(도 1)를 구비하는 집적 회로로 구성된다. 원하는 경우, 메모리 회로(648)는 하나의 집적 회로 내에서 프로세서 예컨대, CPU(644)와 조합될 수도 있다.
상기 설명 및 도면들은 본 발명의 특징 및 이점을 달성하는 대표적인 실시예의 예시만을 위한 것이다. 본 발명의 사상 및 범위를 벗어남 없이 특정 프로세스 조건 및 구조에 대한 변형 및 치환이 이루어질 수 있다. 따라서, 본 발명은 이상의 설명 및 도면들에 의해 한정되는 것으로 간주되는 것이 아니라, 첨부하는 청구항들의 범위에 의해서만 한정된다.

Claims (69)

  1. 제1 전극;
    제2 전극;
    상기 제1 전극과 상기 제2 전극 사이의 칼코게나이드 또는 반금속 재료의 재료층; 및
    상기 칼코게나이드 재료층과 상기 제2 전극 사이의 주석-칼코게나이드층을 포함하고, 상기 주석-칼코게나이드층의 두께 대 상기 재료층의 두께의 비는 약 4:3 미만인, 메모리 장치.
  2. 청구항 1에 있어서, 상기 재료층은 칼코게나이드 유리를 포함하는, 메모리 장치.
  3. 청구항 1에 있어서, 상기 재료층은 결정질 칼코게나이드 재료를 포함하는, 메모리 장치.
  4. 청구항 1에 있어서, 상기 재료층은 게르마늄의 층인, 메모리 장치.
  5. 청구항 1에 있어서, 상기 재료층은 게르마늄 텔루라이드를 포함하는, 메모리 장치.
  6. 청구항 1에 있어서, 상기 재료층은 GexSe100 -x를 포함하는, 메모리 장치.
  7. 청구항 5에 있어서, 상기 GexSe100 -x는 약 Ge33Se67∼약 Ge60Se40 사이의 화학양론을 갖는, 메모리 장치.
  8. 청구항 1에 있어서, 상기 주석-칼코게나이드층과 상기 제2 전극 사이에 금속층을 더 포함하는, 메모리 장치.
  9. 청구항 1에 있어서, 상기 금속층은 은을 포함하는, 메모리 장치.
  10. 청구항 1에 있어서, 상기 주석-칼코게나이드층은 Sn1 +/- xSe를 포함하고, 여기에서 x는 약 1과 약 0 사이에 있는, 메모리 장치.
  11. 청구항 1에 있어서, 상기 주석-칼코게나이드층은 주석-텔루라이드를 포함하는 층을 포함하는, 메모리 장치.
  12. 청구항 1에 있어서, 상기 제1 및 제2 전극 중 적어도 하나는 텅스텐을 포함하는, 메모리 장치.
  13. 청구항 1에 있어서, 상기 제2 전극은 금속 함유층 상에 있고 은을 포함하는, 메모리 장치.
  14. 청구항 1에 있어서, 상기 재료층과 상기 주석-칼코게나이드층은 절연층 내의 비아(via) 내에 제공되는, 메모리 장치.
  15. 청구항 1에 있어서, 상기 재료층과 상기 주석-칼코게나이드층은 기판 상의 블랭킷(blanket)층이고, 상기 제2 전극은 메모리 소자의 배치를 정하는, 메모리 장치.
  16. 청구항 1에 있어서, 상기 재료층의 두께와 상기 주석-칼코게나이드층의 두께는 상기 메모리 장치가 제한된 횟수만큼 프로그램 가능하도록 되어 있는, 메모리 장치.
  17. 청구항 1에 있어서, 상기 재료층의 두께와 상기 주석-칼코게나이드층의 두께는 상기 메모리 장치가 일단 프로그래밍되면 소거될 수 없도록 되어 있는, 메모리 장치.
  18. 청구항 1에 있어서, 상기 재료층의 두께는 약 300Å이고, 상기 주석-칼코게 나이드층의 두께는 약 100Å∼약 400Å 사이인, 메모리 장치.
  19. 청구항 18에 있어서, 상기 주석-칼코게나이드층과 상기 제2 전극 사이에 금속층을 더 포함하고, 상기 금속층은 약 300Å∼약 500Å의 두께를 갖는, 메모리 장치.
  20. 청구항 1에 있어서, 상기 재료층의 두께는 약 100Å과 약 1000Å 사이인, 메모리 장치.
  21. 청구항 1에 있어서, 상기 주석-칼코게나이드층의 두께 대 상기 재료층의 두께의 비는 약 1:3 및 약 4:3 사이인, 메모리 장치.
  22. 기판;
    상기 기판 상의 도전성 어드레스 라인;
    상기 도전성 어드레스 라인 상의 제1 전극;
    상기 제1 전극 상의 결정질 칼코게나이드 재료층;
    상기 결정질 칼코게나이드 재료층 상의 주석-칼코게나이드층; 및
    금속 함유층 상의 제2 전극을 포함하는, 메모리 장치.
  23. 청구항 22에 있어서, 상기 주석-칼코게나이드층과 상기 제2 전극 사이에 금 속층을 더 포함하는, 메모리 장치.
  24. 청구항 22에 있어서, 상기 결정질 칼코게나이드 재료층의 두께와 상기 주석-칼코게나이드층의 두께는 상기 메모리 장치가 제한된 횟수만큼 프로그램 가능하도록 되어 있는, 메모리 장치.
  25. 청구항 22에 있어서, 상기 주석-칼코게나이드층의 두께 대 상기 결정질 칼코게나이드 재료층의 두께의 비는 약 4:3 미만인, 메모리 장치.
  26. 기판;
    상기 기판 상의 도전성 어드레스 라인;
    상기 도전성 어드레스 라인 상의 제1 전극;
    상기 제1 전극 상의 게르마늄층;
    상기 게르마늄층 상의 주석-칼코게나이드층; 및
    금속 함유층 상의 제2 전극을 포함하는, 메모리 장치.
  27. 청구항 26에 있어서, 상기 주석-칼코게나이드층과 상기 제2 전극 사이에 금속층을 더 포함하는, 메모리 장치.
  28. 청구항 26에 있어서, 상기 게르마늄층의 두께와 상기 주석-칼코게나이드층의 두께는 상기 메모리 장치가 제한된 횟수만큼 프로그램 가능하도록 되어 있는, 메모리 장치.
  29. 청구항 26에 있어서, 상기 주석-칼코게나이드층의 두께 대 상기 게르마늄층의 두께의 비는 약 4:3 미만인, 메모리 장치.
  30. 프로세서; 및
    제한된 횟수만큼 프로그램 가능하도록 구성되는 메모리 장치를 포함하는 프로세서 시스템으로서, 상기 메모리 장치는:
    제1 전극;
    제2 전극;
    상기 제1 전극과 상기 제2 전극 사이의 칼코게나이드 또는 반금속 재료의 재료층; 및
    상기 칼코게나이드 재료층과 상기 제2 전극 사이의 주석-칼코게나이드층을 포함하고, 상기 주석-칼코게나이드층의 두께 대 상기 재료층의 두께의 비는 약 4:3 미만인, 프로세서 시스템.
  31. 청구항 30에 있어서, 상기 재료층은 칼코게나이드 유리를 포함하는, 프로세서 시스템.
  32. 청구항 30에 있어서, 상기 재료층은 결정질 칼코게나이드 재료를 포함하는, 프로세서 시스템.
  33. 청구항 30에 있어서, 상기 재료층은 게르마늄의 층인, 프로세서 시스템.
  34. 청구항 30에 있어서, 상기 주석-칼코게나이드층과 상기 제2 전극 사이에 금속층을 더 포함하는, 프로세서 시스템.
  35. 청구항 34에 있어서, 상기 금속층은 은을 포함하는, 프로세서 시스템.
  36. 메모리 장치를 형성하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 제1 전극을 형성하는 단계;
    상기 기판 상에 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 칼코게나이드 또는 반금속 재료의 재료층을 형성하는 단계; 및
    상기 칼코게나이드 재료층과 상기 제2 전극 사이에 주석-칼코게나이드층을 형성하는 단계로서, 상기 재료층과 상기 주석-칼코게나이드층은 상기 주석-칼코게나이드층의 두께 대 상기 재료층의 두께의 비가 약 4:3 미만이 되도록 형성되는, 단계를 포함하는, 메모리 장치 형성 방법.
  37. 청구항 36에 있어서, 상기 재료층을 형성하는 단계는 칼코게나이드 유리를 포함하는 층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  38. 청구항 36에 있어서, 상기 재료층을 형성하는 단계는 결정질 칼코게나이드 재료를 포함하는 층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  39. 청구항 36에 있어서, 상기 재료층을 형성하는 단계는 게르마늄의 층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  40. 청구항 36에 있어서, 상기 재료층을 형성하는 단계는 게르마늄 텔루라이드를 포함하는 층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  41. 청구항 36에 있어서, 상기 재료층을 형성하는 단계는 GexSe100 -x를 포함하는 층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  42. 청구항 41에 있어서, 상기 GexSe100 -x는 약 Ge33Se67∼약 Ge60Se40 사이의 화학양론을 갖고 형성되는, 메모리 장치 형성 방법.
  43. 청구항 36에 있어서, 상기 주석-칼코게나이드층과 상기 제2 전극 사이에 금속층을 형성하는 단계를 더 포함하는, 메모리 장치 형성 방법.
  44. 청구항 36에 있어서, 상기 금속층을 형성하는 단계는 은 함유층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  45. 청구항 36에 있어서, 상기 주석-칼코게나이드층을 형성하는 단계는 Sn1 +/-xSe의 층을 형성하는 단계를 포함하고, 여기에서 x는 약 1과 약 0 사이에 있는, 메모리 장치 형성 방법.
  46. 청구항 36에 있어서, 상기 주석-칼코게나이드층을 형성하는 단계는 주석-텔루라이드를 포함하는 층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  47. 청구항 36에 있어서, 상기 제1 및 제2 전극 중 적어도 하나는 텅스텐을 포함하여 형성되는, 메모리 장치 형성 방법.
  48. 청구항 36에 있어서, 상기 재료층과 상기 주석-칼코게나이드층을 형성하는 단계는, 상기 메모리 장치가 제한된 횟수만큼 프로그램 가능하도록 하는 두께를 갖는 상기 재료층과 상기 주석-칼코게나이드층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  49. 청구항 36에 있어서, 상기 재료층과 상기 주석-칼코게나이드층을 형성하는 단계는, 상기 메모리 장치가 일단 프로그래밍되면 소거될 수 없도록 하는 두께를 갖는 상기 재료층과 상기 주석-칼코게나이드층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  50. 청구항 36에 있어서, 상기 재료층은 약 300Å의 두께를 갖고 형성되고, 상기 주석-칼코게나이드층은 약 100Å∼약 400Å 사이의 두께를 갖고 형성되는, 메모리 장치 형성 방법.
  51. 청구항 50에 있어서, 상기 주석-칼코게나이드층과 상기 제2 전극 사이에 은층을 형성하는 단계를 더 포함하고, 상기 은층은 약 300Å∼약 500Å의 두께를 갖고 형성되는, 메모리 장치 형성 방법.
  52. 청구항 36에 있어서, 상기 재료층은 약 100Å과 약 1000Å 사이의 두께를 갖고 형성되는, 메모리 장치 형성 방법.
  53. 청구항 36에 있어서, 상기 주석-칼코게나이드층과 상기 재료층은 상기 주석-칼코게나이드층의 두께 대 상기 재료층의 두께의 비가 약 1:3과 약 4:3 사이가 되도록 형성되는, 메모리 장치 형성 방법.
  54. 청구항 36에 있어서, 상기 제1 전극과 전기적으로 접속되는 어드레스 라인을 제공하는 단계를 더 포함하는, 메모리 장치 형성 방법.
  55. 청구항 36에 있어서, 상기 제1 전극을 형성하는 단계는 조합된 어드레스 라인/전극 구조를 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  56. 청구항 36에 있어서, 상기 재료층과 상기 주석-칼코게나이드층을 형성하는 단계는, 형성하는 상기 재료층과 상기 주석-칼코게나이드층을 블랭킷 증착하는 단계를 포함하는, 메모리 장치 형성 방법.
  57. 청구항 56에 있어서, 수직 스택을 형성하도록 형성하는 상기 재료층과 상기 주석-칼코게나이드층을 에칭하는 단계를 더 포함하는, 메모리 장치 형성 방법.
  58. 청구항 36에 있어서, 절연층 내에 비아(via)를 형성하는 단계를 더 포함하고, 상기 재료층과 상기 주석-칼코게나이드층을 형성하는 단계는 상기 비아 내에 상기 재료층과 상기 주석-칼코게나이드층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  59. 메모리 소자를 형성하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 도전층을 형성하는 단계;
    상기 기판 상에 제1 전극을 형성하는 단계;
    상기 도전층과 상기 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 내에 개구를 형성하여 상기 개구 내에 상기 도전층의 일부분을 노출시키는 단계;
    상기 제1 전극 상에 및 상기 개구 내에 칼코게나이드 재료 또는 게르마늄인 재료층을 형성하는 단계;
    상기 재료층 상에 및 상기 개구 내에 주석-칼코게나이드층을 형성하는 단계로서, 상기 재료층과 상기 주석-칼코게나이드층은 상기 주석-칼코게나이드층의 두께 대 상기 재료층의 두께의 비가 약 4:3 미만이 되도록 형성되는, 단계;
    상기 주석-칼코게나이드층 상에 제2 전극층을 형성하는 단계;
    상기 제2 전극층 상에 마스크를 제공하는 단계;
    상기 재료층, 상기 주석-칼코게나이드층, 및 상기 제2 전극을 에칭하여 스택을 형성하는 단계를 포함하는, 메모리 소자 형성 방법.
  60. 청구항 59에 있어서, 상기 재료층을 형성하는 단계는 칼코게나이드 유리층을 형성하는 단계를 포함하는, 메모리 소자 형성 방법.
  61. 청구항 59에 있어서, 상기 재료층을 형성하는 단계는 결정질 칼코게나이드 재료층을 형성하는 단계를 포함하는, 메모리 소자 형성 방법.
  62. 청구항 59에 있어서, 상기 재료층을 형성하는 단계는 게르마늄층을 형성하는 단계를 포함하는, 메모리 소자 형성 방법.
  63. 청구항 59에 있어서, 상기 재료층과 상기 주석-칼코게나이드층을 형성하는 단계는, 상기 메모리 장치가 제한된 횟수만큼 프로그램 가능하도록 하는 두께를 갖는 상기 재료층과 상기 주석-칼코게나이드층을 형성하는 단계를 포함하는, 메모리 소자 형성 방법.
  64. 메모리 장치를 형성하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 제1 전극을 형성하는 단계;
    상기 기판 상에 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 결정질 칼코게나이드 재료층을 형성하는 단계;
    상기 칼코게나이드 재료층과 상기 제2 전극 사이에 주석-칼코게나이드층을 형성하는 단계; 및
    상기 주석-칼코게나이드층과 상기 제2 전극 사이에 은층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  65. 청구항 64에 있어서, 상기 결정질 칼코게나이드 재료층과 상기 주석-칼코게나이드층은 상기 메모리 장치가 제한된 횟수만큼 프로그램 가능하도록 하는 두께를 갖고 형성되는, 메모리 장치 형성 방법.
  66. 청구항 64에 있어서, 상기 주석-칼코게나이드층과 상기 결정질 칼코게나이드 재료층은 상기 주석-칼코게나이드층의 두께 대 상기 결정질 칼코게나이드 재료층의 두께의 비가 약 4:3 미만이 되도록 형성되는, 메모리 장치 형성 방법.
  67. 메모리 장치 형성 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 제1 전극을 형성하는 단계;
    상기 기판 상에 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 게르마늄층을 형성하는 단계;
    칼코게나이드 재료층과 상기 제2 전극 사이에 주석-칼코게나이드층을 형성하는 단계; 및
    상기 주석-칼코게나이드층과 상기 제2 전극 사이에 은층을 형성하는 단계를 포함하는, 메모리 장치 형성 방법.
  68. 청구항 67에 있어서, 상기 게르마늄층과 상기 주석-칼코게나이드층은 상기 메모리 장치가 제한된 횟수만큼 프로그램 가능하도록 하는 두께를 갖고 형성되는, 메모리 장치 형성 방법.
  69. 청구항 67에 있어서, 상기 주석-칼코게나이드층과 상기 게르마늄층은 상기 주석-칼코게나이드층의 두께 대 상기 게르마늄층의 두께의 비가 약 4:3 미만이 되도록 형성되는, 메모리 장치 형성 방법.
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